KR20070025824A - 반도체 메모리 소자 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000000034 method Methods 0.000 title claims description 15
- 239000010410 layer Substances 0.000 claims abstract description 55
- 239000011229 interlayer Substances 0.000 claims abstract description 45
- 239000003990 capacitor Substances 0.000 claims abstract description 25
- 230000002093 peripheral effect Effects 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 9
- 230000002035 prolonged effect Effects 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 6
- 239000005380 borophosphosilicate glass Substances 0.000 description 5
- 239000005360 phosphosilicate glass Substances 0.000 description 5
- 239000005388 borosilicate glass Substances 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- -1 Ta 2 O 5 Inorganic materials 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
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Abstract
반도체 메모리 소자 및 그 제조 방법이 제공된다. 반도체 메모리 소자는 셀 영역의 층간 절연막 상에 위치하는 랜딩 패드, 셀 영역의 가장자리에 위치하며 랜딩 패드와 동일층에 형성된 더미 패드, 랜딩 패드와 연결된 하부 전극과 하부 전극 상에 형성되며 더미 패드 상부까지 연장된 유전막 및 상부 전극을 포함하는 캐패시터 및 캐패시터를 덮는 층간 절연막을 포함한다.
더미 패드, 셀 영역, 주변 회로 영역, 단차
Description
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 단면도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 메모리 소자 제조 공정 단계별 각각의 단면도들이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 반도체 기판 110: 제 1 층간 절연막
112: 콘택 플러그 122a: 랜딩 패드
122b: 더미 패드 122c: 저항 패턴
130: 식각 정지막 140: 몰드용 절연막
152: 하부 전극 154: 유전막
162: 상부 전극 164: 더미 패턴
170: 제 2 층간 절연막 172: 배선용 콘택 플러그
182: 배선
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 셀 영역과 주변 회로 영역 간의 단차를 감소시킬 수 있는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자 중 디램(DRAM: Dynamic Random Access Memory) 소자는 하나의 트랜지스터와 하나의 캐패시터로 구성된다. 이러한 반도체 메모리 소자는 캐패시터의 정전 용량, 즉 캐패시턴스(capacitance)에 의해 데이터 저장 능력이 좌우된다. 따라서 캐패시턴스가 부족할 경우 데이터를 저장한 후 다시 읽고자할 때 잘못 읽어내는 오류가 발생할 수 있으며, 이러한 오류를 방지하기 위해 일정 시간 경과 후 데이터를 재저장하는 리프레시(refresh) 동작이 필수적이다. 이러한 리프레시 동작은 캐패시턴스에 의해 영향을 받으므로 캐패시턴스를 증가시킬수록 리프레시 특성이 증가된다.
이에 따라 반도체 메모리 소자의 제한된 면적 내에 보다 큰 표면적을 갖는 캐패시터를 형성하기 위해 실린더(cylinder) 형태의 캐패시터를 이용하고 있다. 그러나 실린더 형태의 캐패시터 형성시 캐패시터가 형성되는 셀 영역(cell area)과 주변 회로 영역(core and peripheral area) 간에 큰 단차가 발생한다. 따라서 단차를 줄이기 위해 후속 공정에서 캐패시터 상부에 층간 절연막을 증착한 후 화학 기계적 연마 공정을 이용하여 절연막을 평탄화한다.
그러나, 평탄화 공정 수행시 셀 영역과 주변 회로 영역 간의 단차 부분에서 크랙(crack)이 발생된다. 그리고 크랙은 이후 배선 형성시 배선 간에 브릿지를 유발시킨다.
따라서 본 발명이 이루고자 하는 기술적 과제는 셀 영역과 주변 회로 영역 간의 단차를 감소시킬 수 있는 반도체 메모리 소자를 제공하는데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 이러한 반도체 메모리 소자 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 소자는 셀 영역의 층간 절연막 상에 위치하는 랜딩 패드, 셀 영역의 가장자리에 위치하며 랜딩 패드와 동일층에 형성된 더미 패드, 랜딩 패드와 연결된 하부 전극과 하부 전극 상에 형성되며 더미 패드 상부까지 연장된 유전막 및 상부 전극을 포함하는 캐패시터 및 캐패시터를 덮는 층간 절연막을 포함한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 소자 제조 방법은 층간 절연막 상의 셀 영역에 위치하는 랜딩 패드와 셀 영역의 가장자리에 위치하는 더미 패드를 형성하는 단계, 랜딩 패드와 연결된 하부 전극을 형성하고, 하부 전극 및 더미 패드 상에 유전막 및 상부 전극용 도전막을 증착하는 단계, 상부 전극용 도전막, 유전막 및 더미 패드를 층간 절연막이 노출될 때까지 부분적으로 식각하여 셀 영역에 캐패시터를 완성하는 단계 및 캐패시터를 덮는 절연막을 증착하고 평탄화하여 층간 절연막을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 상세히 설명하기로 한다.
도 1 내지 도 6을 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 소자 및 그 제조 방법에 대해 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 단면도이다.
도 1에 도시된 바와 같이, 셀 영역(A)과 주변 회로 영역(B)으로 구분된 반도체 기판(100) 상부에는 제 1 층간 절연막(110)이 형성되어 있다. 그리고 반도체 기판(100)의 셀 영역(A) 상에는 게이트 전극(미도시) 및 비트 라인(미도시)이 위치한다. 제 1 층간 절연막(110) 내에는 반도체 기판(100) 내에 형성된 불순물 영역(미도시)과 전기적으로 연결되는 콘택 플러그(112)를 포함한다.
그리고, 셀 영역(A)의 제 1 층간 절연막(110) 상에는 콘택 플러그(112)와 연결되는 랜딩 패드(122a)가 위치한다. 랜딩 패드(122a)는 폴리 실리콘과 같은 도전성 물질로 형성되어 있어 콘택 플러그(112)와 전기적으로 연결된다. 그리고 랜딩 패드(122a) 상부에는 캐패시터의 하부 전극(152)이 위치한다. 하부 전극(152)은 반도체 메모리 소자의 집적도와 캐패시턴스를 증가시키기 위해 실린더(cylinder) 형태로 형성되어 있으며, 하부 전극(152) 상에는 하부 전극(152)을 따라 컨포말하게 유전막(154) 및 상부 전극(162)이 위치한다. 이 때, 유전막(154) 및 상부 전극(162)은 하부 전극(152) 상에서 연장되어 셀 영역(A)의 가장 자리까지 연장되어 있다.
또한, 셀 영역(A) 가장자리의 제 1 층간 절연막(110) 상에는 랜딩 패드(122a)와 동일한 형태의 더미 패드(122b)가 형성되어 있다. 따라서 더미 패드(122b) 상에 셀 영역(A)의 하부 전극(152) 상으로부터 연장된 유전막(154) 및 상부 전극(162)이 위치한다. 이와 같이 셀 영역(A) 가장자리에 더미 패드(122b)가 형성되어 있어 셀 영역(A)과 주변 회로 영역(B) 간의 단차를 감소시킬 수 있다.
주변 회로 영역(B)의 제 1 층간 절연막(110) 상에는 랜딩 패드(122b)와 동일한 물질로 형성된 저항 패턴(122c)이 형성되어 있다. 그리고 셀 영역(A)과 주변 회로 영역(B) 간의 단차를 감소시키기 위해 주변 회로 영역(B)의 제 1 층간 절연막(110) 상에도 더미 패턴(164)이 형성될 수 있다. 이 때, 더미 패턴(164)은 셀 영역(A) 가장 자리의 더미 패드(122b)와 주변 회로 영역(B)의 저항 패턴(122c) 사이에 위치할 수 있으며, 상부 전극(162)과 동일한 물질로 형성될 수 있다. 또한 더미 패 턴(164) 하부에도 더미 패드가 위치할 수 있다.
이와 같이 캐패시터, 더미 패턴(164) 및 저항 패턴(122c)들이 형성된 제 1 층간 절연막(110) 상에는 캐패시터의 상부 전극(162), 더미 패턴(164) 및 저항 패턴(122c)을 덮는 제 2 층간 절연막(170)이 위치한다. 그리고 제 2 층간 절연막(170) 내에는 상부 전극(162) 또는 저항 패턴(122c)과 전기적으로 연결되는 배선용 콘택 플러그(172)가 형성되어 있다. 또한 제 2 층간 절연막(170) 상에는 배선용 콘택 플러그(172)와 전기적으로 연결되는 배선(182)들이 형성되어 있다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 메모리 소자 제조 공정 단계별 각각의 단면도들이다.
먼저, 도 2에 도시된 바와 같이, 게이트 전극(미도시) 및 비트 라인(미도시) 등이 형성된 반도체 기판(100) 상부에 제 1 층간 절연막(110)을 형성한다. 그리고 나서 화학 기계적 연마(CMP) 또는 에치백(etch back) 공정을 수행하여 제 1 층간 절연막(110) 상부를 평탄화시킨다. 제 1 층간 절연막(110)으로는 BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthlyOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성할 수 있다.
그리고 나서, 제 1 층간 절연막(110)에 통상의 사진 식각 공정을 수행하여 셀 영역(A)에 콘택 홀들을 형성한다. 그리고 제 1 층간 절연막(110) 상에 콘택 홀을 매립시키는 도전 물질을 증착한 다음 통상의 사진 식각 공정을 수행하여 제 1 층간 절연막(110) 내에 콘택 플러그(112)를 형성하고, 상부에는 콘택 플러그(112)와 연결되는 랜딩 패드(122a)를 형성한다. 이 때, 콘택 플러그(112) 및 랜딩 패드(122a)는 폴리 실리콘과 같은 도전성 물질로 형성될 수 있다.
이와 같이 형성된 콘택 플러그(112)는 반도체 기판(100)에 형성된 불순물 영역(미도시)과 전기적으로 연결된다. 그리고 콘택 플러그(112)와 연결된 랜딩 패드(122a)는 랜딩 패드(122a) 상에 형성될 캐패시터를 지그 재그로 배치할 수 있다.
그리고, 셀 영역(A)의 제 1 층간 절연막(110) 상에 랜딩 패드(122a)를 형성할 때, 셀 영역(A) 가장자리의 제 1 층간 절연막(110) 상에는 랜딩 패드(122a)와 동일한 형태의 더미 패드(122b)를 형성한다. 또한 주변 회로 영역(B)의 제 1 층간 절연막(110) 상에는 저항 패턴(122c)을 형성한다.
그리고 나서, 상부에 랜딩 패드(122a), 더미 패드(122b) 및 저항 패턴(122c)이 형성된 제 1 층간 절연막(110) 상에 컨포말하게 식각 정지막(130)을 형성한다. 이 때, 식각 정지막(130)은 상부에 형성될 몰드용 절연막(도 2의 140 참조)과 식각 선택비를 갖는 질화막으로 형성될 수 있다.
다음으로, 도 3에 도시된 바와 같이, 식각 정지막(130) 상부에 몰드용 절연막(140)을 형성한다. 이 때, 몰드용 절연막(140)의 두께는 반도체 메모리 소자에 요구되는 캐패시턴스에 따라 두께가 달라질 수 있다. 그리고 몰드용 절연막(140)은 BSG, PSG, BPSG, USG, TEOS 또는 HDP-CVD 등과 같은 실리콘 산화물로 형성할 수 있다.
그리고 나서 실린더 형태의 하부 전극(152)을 형성하기 위해 포토레지스트 패턴 등과 같은 식각 마스크를 이용하여 제 1 층간 절연막(110) 상에 형성된 랜딩 패드(122a)의 상부가 노출될 때까지 적절한 식각 가스를 이용하여 건식 식각함으로써 개구부를 형성한다. 이 때, 몰드용 절연막(140)은 식각 정지막(130)에 의해 식각이 종료되며, 과도 식각함으로써 하부의 랜딩 패드(122a)를 노출시킨다.
이와 같이 개구부가 형성된 몰드용 절연막(140) 상에 컨포말하게 하부 전극용 도전막을 증착한다. 이 때, 하부 전극용 도전막으로는 폴리 실리콘 또는 금속 물질이 사용될 수 있다. 그리고 나서 결과물 전면에 갭 필링(gap filling) 특성이 좋은 절연막, 예를 들어 BPSG, PSG 또는 USG 등을 증착한 뒤, 절연막 및 하부 전극용 도전막을 화학 기계적 연마 또는 에치백 공정으로 제거하여 하부의 몰드용 절연막(140)을 노출시킨다. 이와 같이 수행하고 나면 분리된 하부 전극(152) 내에는 절연막이 남아있게 된다.
그리고 나서, HF와 NH4F의 혼합 용액을 이용하여 몰드용 절연막(140)과 하부 전극(152) 내에 남아있는 절연막을 습식 식각한다. 따라서 셀 단위로 분리된 실린더형 캐패시터의 하부 전극(152)이 완성된다.
다음으로, 도 4에 도시된 바와 같이, 실린더형의 하부 전극(152)을 따라 컨포말하게 유전막(154) 및 상부 전극용 도전막(160)을 증착한다. 이 때, 유전막(154)은 HfO2, Al2O3, Ta2O5, La2O3 또는 ZrO2 등에서 선택된 어느 하나이거나 이들의 조합인 고유전 물질(High-k) 로 형성된다. 또한, 유전막(154)으로는 ONO(Oxide-Nitride-Oxide)와 같은 고유전율을 가지는 적층막을 사용할 수 있다. 그리고 상부 전극용 도전막(160)은 폴리 실리콘 또는 금속 물질이 사용될 수 있다. 그리고 하부 전극(152) 상에 형성된 유전막(154) 및 상부 전극용 도전막(160)은 셀 영역(A)뿐만 아니라 주변 회로 영역(B)의 식각 정지막(130) 상부까지 연장되어 형성된다.
그리고 나서, 도 5에 도시된 바와 같이, 상부 전극용 도전막(160) 및 유전막(154)을 부분 식각하여 셀 영역(A)에 상부 전극(162)을 완성한다. 이 때, 하부 전극(152) 상에 위치하는 유전막(154) 및 상부 전극(162)이 셀 영역(A)의 가장자리에 위치한 더미 패드(122b) 상부까지 연장되어 형성된다. 또한, 셀 영역(A)의 상부 전극(162)을 형성할 때 주변 회로 영역(B)의 제 1 층간 절연막(110) 상에는 더미 패턴(164)이 함께 형성될 수 있다.
이와 같이 셀 영역(A) 가장 자리에 더미 패드, 유전막 및 상부 전극이 적층되게 형성함으로써 더미 패드(122b)에 의해 셀 영역(A)과 주변 회로 영역(B) 간의 단차가 감소된다. 따라서, 후속 공정에서 제 2 층간 절연막(도 5의 170 참조)을 증착시 제 2 층간 절연막(도 5의 170 참조)의 단차가 감소되므로 제 2 층간 절연막(도 5의 170 참조)을 평탄화할 때 크랙 발생을 방지할 수 있다.
이와 같이, 셀 영역(A)의 상부 전극(162)과 주변 회로 영역(B)의 더미 패턴(164)을 형성한 다음, 도 6에 도시된 바와 같이, 결과물 전면에 BSG, PSG, BPSG, USG, TEOS 또는 HDP-CVD 등과 같은 실리콘 산화물을 도포하여 리플로우한 후 화학 기계적 연마 또는 에치백 방법에 의해 평탄화하여 제 2 층간 절연막(170)을 형성한다.
그리고 나서, 제 2 층간 절연막(170)을 부분 식각하여 하부에 위치하는 상부 전극(162) 및 저항 패턴(164)을 배선(182)과 연결하기 위한 콘택홀을 형성한다. 이와 같이 제 2 층간 절연막(170) 내에 콘택홀을 형성한 다음에는 콘택홀을 매립시키는 도전성 물질을 증착하고 제 2 층간 절연막(170)이 노출될 때까지 평탄화하여 배선용 콘택 플러그(172)을 형성한다. 그리고 나서 제 2 층간 절연막(170) 상부에 배선용 도전막을 증착하고 사진 식각 공정을 수행하여 배선(182)을 완성한다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 반도체 메모리 소자 및 그 제조 방법에 따르면 셀 영역의 가장자리에 형성된 유전막 및 상부 전극 하부에 더미 패드를 형성함으로써 셀 영역과 주변 회로 영역 간의 단차를 감소시킬 수 있다.
그리고 더미 패드는 셀 영역의 랜딩 패드 또는 주변 회로 영역의 저항 패턴 형성시 동시에 형성할 수 있으므로 추가 공정없이 셀 영역과 주변 회로 영역 간의 단차를 감소시킬 수 있다.
따라서, 캐패시터 상에 절연막을 증착하고 평탄화할 때 단차가 시작되는 부분에서 크랙이 발생하는 것을 방지할 수 있다. 그러므로 층간 절연막 상에 형성되는 배선 간에 브릿지가 발생하는 것을 방지할 수 있다.
Claims (7)
- 셀 영역의 층간 절연막 상에 위치하는 랜딩 패드;상기 셀 영역의 가장자리에 위치하며 상기 랜딩 패드와 동일층에 형성된 더미 패드;상기 랜딩 패드와 연결된 하부 전극과 상기 하부 전극 상에 형성되며 상기 더미 패드 상부까지 연장된 유전막 및 상부 전극을 포함하는 캐패시터; 및상기 캐패시터를 덮는 층간 절연막을 포함하는 반도체 메모리 소자.
- 제 1 항에 있어서,주변 회로 영역에 위치하며 상기 랜딩 패드와 동일층에 형성된 저항 패턴을 더 포함하는 반도체 메모리 소자.
- 제 2 항에 있어서,상기 랜딩 패드는 셀 영역 하부에 위치하는 불순물 영역과 전기적으로 연결되는 반도체 메모리 소자.
- 층간 절연막 상의 셀 영역에 위치하는 랜딩 패드와 상기 셀 영역의 가장자리에 위치하는 더미 패드를 형성하는 단계;상기 랜딩 패드와 연결된 하부 전극을 형성하고, 상기 하부 전극 및 상기 더 미 패드 상에 유전막 및 상부 전극용 도전막을 증착하는 단계;상기 상부 전극용 도전막, 상기 유전막 및 상기 더미 패드를 상기 층간 절연막이 노출될 때까지 부분적으로 식각하여 상기 셀 영역에 캐패시터를 완성하는 단계; 및상기 캐패시터를 덮는 절연막을 증착하고 평탄화하여 층간 절연막을 형성하는 단계를 포함하는 반도체 메모리 소자 제조 방법.
- 제 4 항에 있어서,상기 랜딩 패드 및 상기 더미 패드 형성시 주변 회로 영역에 저항 패턴을 동시에 형성하는 반도체 메모리 소자 제조 방법.
- 제 5 항에 있어서,상기 랜딩 패드 및 상기 더미 패드는 폴리 실리콘으로 형성된 반도체 메모리 소자 제조 방법.
- 제 4 항에 있어서,상기 랜딩 패드는 상기 셀 영역 하부에 위치하는 불순물 영역과 전기적으로 연결되는 반도체 메모리 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050082372A KR20070025824A (ko) | 2005-09-05 | 2005-09-05 | 반도체 메모리 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050082372A KR20070025824A (ko) | 2005-09-05 | 2005-09-05 | 반도체 메모리 소자 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070025824A true KR20070025824A (ko) | 2007-03-08 |
Family
ID=38100044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050082372A KR20070025824A (ko) | 2005-09-05 | 2005-09-05 | 반도체 메모리 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070025824A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101120182B1 (ko) * | 2008-10-29 | 2012-02-27 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
-
2005
- 2005-09-05 KR KR1020050082372A patent/KR20070025824A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101120182B1 (ko) * | 2008-10-29 | 2012-02-27 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
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