KR20070081642A

KR20070081642A - 반도체 메모리 소자의 제조 방법 및 이에 의해 제조된반도체 메모리 소자

Info

Publication number: KR20070081642A
Application number: KR1020060013748A
Authority: KR
Inventors: 문일영
Original assignee: 삼성전자주식회사
Priority date: 2006-02-13
Filing date: 2006-02-13
Publication date: 2007-08-17

Abstract

반도체 메모리 소자의 제조 방법 및 이에 의해 제조된 반도체 메모리 소자가 제공된다. 반도체 메모리 소자의 제조 방법은 반도체 기판의 상부에 층간 절연막을 형성하고, 층간 절연막 내에 스토리지 노드 콘택을 형성하고, 스토리지 노드 콘택과 연결되는 도전막 패턴을 형성하고, 도전막 패턴 상에 몰드 절연막을 형성하고, 몰드 절연막 내에 도전막 패턴을 노출시키는 개구부를 형성하고, 몰드 절연막의 상부 및 개구부의 내면을 따라 형성되되 도전막 패턴과 접촉하는 캐패시터 하부 전극용 도전막을 컨포멀하게 형성하고, 캐패시터 하부 전극용 도전막 상에 직접 에치백 공정을 수행하여 노드 분리된 캐패시터 하부 전극을 형성하는 것을 포함한다.

캐패시터, 에치백, 노드 분리, 캐패시터 하부 전극

Description

반도체 메모리 소자의 제조 방법 및 이에 의해 제조된 반도체 메모리 소자{Method for fabricating semiconductor memory device and semiconductor memory device by the same}

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 단면도이다.

도 2 내지 도 8은 본 발명의 일 실시예에 따른 반도체 메모리 소자 제조 공정 단계별 각각의 단면도들이다.

<도면의 주요 부분에 관한 부호의 설명>

100: 반도체 기판 110: 층간 절연막

112: 스토리지 노드 콘택 122: 도전막 패턴

124: 저항 패턴 130: 식각 정지막

140: 몰드 절연막 152: 캐패시터 하부 전극

154: 유전막 156: 캐패시터 상부 전극

본 발명은 반도체 메모리 소자의 제조 방법 및 이에 의해 제조된 반도체 메모리 소자에 관한 것으로서, 더욱 상세하게는 캐패시터 형성 공정이 단순화된 반도 체 메모리 소자의 제조 방법 및 이에 의해 제조된 반도체 메모리 소자에 관한 것이다.

일반적으로, 반도체 메모리 소자 중 디램(DRAM: Dynamic Random Access Memory) 소자는 하나의 트랜지스터와 하나의 캐패시터로 구성된다. 이러한 반도체 메모리 소자는 캐패시터의 정전 용량, 즉 캐패시턴스(capacitance)에 의해 데이터 저장 능력이 좌우된다. 따라서 캐패시턴스가 부족할 경우 데이터를 저장한 후 다시 읽고자할 때 잘못 읽어내는 오류가 발생할 수 있으며, 이러한 오류를 방지하기 위해 일정 시간 경과 후 데이터를 재저장하는 리프레시(refresh) 동작이 필수적이다. 이러한 리프레시 동작은 캐패시턴스에 의해 영향을 받으므로 캐패시턴스를 증가시킬수록 리프레시 특성이 증가된다.

이에 따라 반도체 메모리 소자의 제한된 면적 내에 보다 큰 표면적을 갖는 캐패시터를 형성하기 위해 실린더(cylinder) 형태의 캐패시터를 이용하고 있다.

종래의 캐패시터 형성 방법에 의하면, 실린더형 캐패시터의 하부 전극을 형성하기 위해서는 실린더형 개구부가 형성된 몰드 절연막 상에 캐패시터 하부 전극용 도전막을 컨포멀하게 형성한 다음, 실린더형 개구부를 매립하며 몰드 절연막 상부를 덮는 희생막을 형성하고, 이어서 주로 화학 기계적 연마 공정을 통해 캐패시터 하부 전극을 노드 분리하였다.

그러나, 이러한 화학 기계적 연마 공정은 균일성이 좋지 않을 뿐만 아니라, 희생막은 화학 기계적 연마 공정 이전에 형성된 후 화학 기계적 연마 공정 이후에 희생막을 제거되어야 하는 등 그 공정이 복잡하므로 경제적이지 못하다.

본 발명이 이루고자 하는 기술적 과제는 공정이 단순화된 반도체 소자의 제조 방법을 제공하는데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 상기 제조 방법에 의해 제조된 반도체 메모리 소자를 제공하는데 있다.

본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판의 상부에 층간 절연막을 형성하고, 상기 층간 절연막 내에 스토리지 노드 콘택을 형성하고, 상기 스토리지 노드 콘택과 연결되는 도전막 패턴을 형성하고, 상기 도전막 패턴 상에 몰드 절연막을 형성하고, 상기 몰드 절연막 내에 상기 도전막 패턴을 노출시키는 개구부를 형성하고, 상기 몰드 절연막의 상부 및 상기 개구부의 내면을 따라 형성되되 상기 도전막 패턴과 접촉하는 캐패시터 하부 전극용 도전막을 컨포멀하게 형성하고, 상기 캐패시터 하부 전극용 도전막 상에 직접 에치백 공정을 수행하여 노드 분리된 캐패시터 하부 전극을 형성하는 것을 포함한다.

상기 다른 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 소자는 반도체 기판, 상기 반도체 기판 상에 형성되며, 그 안에 스토리 지 노드 콘택이 형성된 층간 절연막, 상기 층간 절연막 상에 형성되어 상기 스토리지 노드 콘택과 연결되는 도전막 패턴, 상기 도전막 패턴의 상면을 일부 노출시키며 상기 도전막 패턴 상에 실린더형으로 형성된 캐패시터 하부 전극, 상기 캐패시터 하부 전극 및 상기 노출된 도전막 패턴 상에 컨포멀하게 형성된 유전막 및 상기 유전막 상에 형성된 캐패시터 상부 전극을 포함한다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

이하, 도 1을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자에 대해 상세히 설명하기로 한다.

도 1에 도시된 바와 같이, 셀 영역(I)과 주변 회로 영역(II)으로 구분된 반도체 기판(100) 상부에는 층간 절연막(110)이 형성되어 있다. 그리고 반도체 기판(100)의 셀 영역(I) 상에는 게이트 전극(미도시) 및 비트 라인(미도시)이 위치한 다. 층간 절연막(110) 내에는 반도체 기판(100) 내에 형성된 불순물 영역(미도시)과 전기적으로 연결되는 스토리지 노드 콘택(112)을 포함한다.

그리고, 셀 영역(I)의 층간 절연막(110) 상에는 스토리지 노드 콘택(112)과 연결되는 도전막 패턴(122)가 위치한다. 도전막 패턴(122)은 폴리실리콘이나 금속과 같은 도전성 물질로 형성되어 있어 스토리지 노드 콘택(112)과 전기적으로 연결된다.

도전막 패턴(122) 상부에는 캐패시터 하부 전극(152)이 위치한다. 캐패시터 하부 전극(152)은 반도체 메모리 소자의 집적도와 캐패시턴스를 증가시키기 위해 실린더(cylinder) 형태로 형성되어 있다. 여기서, A영역에 도시된 캐패시터 하부 전극(152)의 저면은 그 하부에 형성된 도전막 패턴(122)의 상면을 노출시킨다. 본 발명의 목적 범위 내에서, 경우에 따라서는 캐패시터 하부 전극(152)에 의해 노출되는 도전막 패턴(122)의 상면은 리세스될 수도 있다. 이 때, 캐패시터 하부 전극(152)의 저면의 폭은 도전막 패턴(122)의 폭보다 좁게 형성된다.

캐패시터 하부 전극(152) 상에는 캐패시터 하부 전극(152)을 따라 컨포멀하게 유전막(154) 및 캐패시터 상부 전극(156)이 위치한다. 이 때, 유전막(154) 및 캐패시터 상부 전극(156)은 캐패시터 하부 전극(152) 상에서 연장되어 셀 영역(I)의 가장 자리까지 연장될 수 있다.

주변 회로 영역(II)의 층간 절연막(110) 상에는 도전막 패턴(122)과 동일한 물질로 형성된 저항 패턴(124)이 도전막 패턴(122)과 동일층에 형성될 수 있다.

이하, 도 2 내지 도 8을 참조하여 도 1에 도시된 반도체 소자의 제조 방법에 대해 설명하기로 한다. 도 2 내지 도 8은 본 발명의 일 실시예에 따른 반도체 메모리 소자 제조 공정 단계별 각각의 단면도들이다. 이하 제조 방법 설명시 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명하기로 한다.

먼저, 도 2에 도시된 바와 같이, 게이트 전극(미도시) 및 비트 라인(미도시) 등이 형성된 반도체 기판(100) 상부에 층간 절연막(110)을 형성한다. 그리고 나서 화학 기계적 연마(CMP) 또는 에치백(etch back) 공정을 수행하여 층간 절연막(110) 상부를 평탄화시킨다.

층간 절연막(110)으로는 예를 들어 BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthlyOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성할 수 있다.

그리고 나서, 층간 절연막(110)에 통상의 사진 식각 공정을 수행하여 셀 영역(I)에 콘택 홀들을 형성한다. 그리고 제1 층간 절연막(110) 상에 콘택 홀을 폴리실리콘이나 금속과 같은 도전성 물질로 매립하여 제1 층간 절연막(110) 내에 스토리지 노드 콘택(112)을 형성한다. 이와 같이 형성된 스토리지 노드 콘택(112)은 반도체 기판(100)에 형성된 불순물 영역(미도시)과 전기적으로 연결된다.

그런 다음, 도 3에 도시된 바와 같이, 층간 절연막(110) 상에 스토리지 노드 콘택(112)과 연결되는 도전막 패턴(122)을 형성한다. 이 때, 도전막 패턴(122)은 폴리실리콘이나 금속과 같은 도전성 물질로 형성될 수 있다. 여기서, 도전막 패턴(122)은 후술할 캐패시터 하부 전극 형성 공정시 얼라인 마진을 고려하여, 디자인룰이 허용하는 범위 내에서 충분한 폭으로 형성될 수 있다.

또한, 셀 영역(I)의 층간 절연막(110) 상에 도전막 패턴(122)를 형성하는 것과 함께, 주변 회로 영역(II)의 층간 절연막(110) 상에는 저항 패턴(124)을 형성할 수 있다.

그리고 나서, 상부에 도전막 패턴(122) 및 저항 패턴(124)이 형성된 층간 절연막(110) 상에 컨포멀하게 식각 정지막(130)을 형성한다. 이 때, 식각 정지막(130)은 상부에 형성될 몰드 절연막과 식각 선택비를 갖는 질화막으로 형성될 수 있다.

다음으로, 도 4에 도시된 바와 같이, 식각 정지막(130) 상부에 도전막 패턴(122)을 덮는 몰드 절연막(140)을 형성한다. 이 때, 몰드 절연막(140)의 두께는 반도체 메모리 소자에 요구되는 캐패시턴스에 따라 달라질 수 있다. 그리고 몰드 절연막(140)은 BSG, PSG, BPSG, USG, TEOS 또는 HDP-CVD 등과 같은 실리콘 산화물로 형성할 수 있다.

계속해서, 실린더 형태의 캐패시터 하부 전극(152)을 형성하기 위해 포토레지스트 패턴 등과 같은 식각 마스크를 이용하여 층간 절연막(110) 상에 형성된 도전막 패턴(122)의 상부가 노출될 때까지 적절한 식각 가스를 이용하여 건식 식각함으로써 캐패시터 하부 전극 형성을 위한 개구부(142)를 형성한다. 이 때, 몰드 절연막(140)은 식각 정지막(130)에 의해 식각이 종료되며, 과도 식각함으로써 하부의 도전막 패턴(122)의 상면을 노출시킬 수 있다. 여기서, 개구부(142)의 저면은 그 폭이 도전막 패턴(122)의 폭보다 좁게 형성될 수 있다.

그런 다음, 도 5에 도시된 바와 같이, 개구부가 형성된 몰드 절연막(140) 상에 컨포멀하게 캐패시터 하부 전극용 도전막(152a)을 형성한다. 이 때, 캐패시터 하부 전극용 도전막(152a)으로는 폴리실리콘 또는 금속 물질이 사용될 수 있다.

그런 다음, 도 6에 도시된 바와 같이, 에치백하여 노드 분리된 캐패시터 하부 전극(152)을 형성한다.

이 때, 에치백 공정은 희생막을 별도로 형성하지 않고, 캐패시터 하부 전극용 도전막(도 5의 152a) 상에 직접 수행한다. 이러한 에치백 공정은 본 발명이 속하는 기술분야에 잘 알려진 공정에 의할 수 있으며, 예를 들면 고밀도 플라즈마 방식으로 수행될 수 있는데, 캐패시터 하부 전극용 도전막(도 5의 152a)의 재질을 고려하여 본 발명의 목적 범위 내에서 적절한 조건으로 수행될 수 있다.

이러한 에치백 공정을 수행하면, 몰드 절연막(140)의 상면이 노출된다. 나아가, 도 6의 A 영역을 참조하면, 에치백 공정에 의해 개구부(142)의 저면에 형성되며 도전막 패턴(122)의 상면과 접촉하는 캐패시터 하부 전극용 도전막(도 5의 152a)이 제거될 수 있다. 이로 인해, 도전막 패턴(122)의 상면이 노출될 수 있으며, 경우에 따라서는 도전막 패턴(122) 내에 소정의 리세스가 형성될 수도 있다.

그러나, 캐패시터 하부 전극용 도전막(도 5의 152a)의 하부에는 도전막 패턴(122)이 형성되어 있으므로, 이러한 에치백 공정은 도전막 패턴(122) 상 또는 그 안에서 정지될 수 있다. 따라서, 과도하게 식각이 진행되지 않을 수 있으므로, 희 생막을 형성하지 않고서도 층간 절연막(110)이나 반도체 기판(100) 등 하부 구조에 영향이 없이 캐패시터 하부 전극의 노드 분리가 가능하다.

이와 같이, 본 발명의 일 실시예에 따르면, 별도의 희생막을 형성하거나 제거하는 공정없이 캐패시터 하부 전극을 노드 분리시킬 수 있으므로, 공정이 단순해질 수 있다.

그리고 나서, 도 7에 도시된 바와 같이, 몰드 절연막(140)을 제거한다. 이 경우, 예를 들어 HF와 NH₄F의 혼합 용액을 이용하여 몰드 절연막(도 6의 140)을 습식 식각하여 제거할 수 있다. 이로써 셀 단위로 분리된 실린더형 캐패시터 하부 전극(152)을 완성할 수 있다

다음으로, 도 8에 도시된 바와 같이, 실린더형의 캐패시터 하부 전극(152)을 따라 컨포멀하게 유전막(154) 및 캐패시터 상부 전극(156)을 순차적으로 형성한다.

이 때, 유전막(154)은 예를 들어 TiO₂, HfO₂, Y₂O₃, Al₂O₃, Ta₂O₅, La₂O₃, 또는 ZrO₂, BaTiO₃, SrTiO₃ 등에서 선택된 어느 하나이거나 이들의 조합 물질로 형성될 수 있으며, 단일막 혹은 복합막 형태일 수 있는데 이에 한정되지는 않는다. 또한, 유전막(154)으로는 ONO(Oxide-Nitride-Oxide)와 같은 고유전율을 가지는 적층막을 사용할 수도 있다. 그리고 캐패시터 상부 전극(156)은 폴리실리콘 또는 금속 물질이 사용될 수 있다.

이후, 반도체 메모리 소자의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 트랜지스터 및 캐패시터 등에 각각 전기적 신호의 입출 력이 가능하도록 하는 배선들을 형성하는 단계, 기판상에 패시베이션층을 형성하는 단계 및 상기 기판을 패키지하는 단계를 더 수행할 수 있다. 이와 같은 후속단계들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

상기한 바와 같이 본 발명의 실시예들에 따르면, 희생막을 형성하지 않고서 에치백 공정에 의하여 캐패시터 하부 전극을 노드 분리하여도 반도체 소자의 특성에는 영향을 주지 않는다. 따라서, 희생막 형성 및 제거 공정을 생략함으로써 반도체 소자의 제조 공정을 단순화할 수 있으므로, 반도체 소자 제조의 생산성이 증대될 수 있다.

Claims

반도체 기판의 상부에 층간 절연막을 형성하고,

상기 층간 절연막 내에 스토리지 노드 콘택을 형성하고,

상기 스토리지 노드 콘택과 연결되는 도전막 패턴을 형성하고,

상기 도전막 패턴 상에 몰드 절연막을 형성하고,

상기 몰드 절연막 내에 상기 도전막 패턴을 노출시키는 개구부를 형성하고,

상기 몰드 절연막의 상부 및 상기 개구부의 내면을 따라 형성되되 상기 도전막 패턴과 접촉하는 캐패시터 하부 전극용 도전막을 컨포멀하게 형성하고,

상기 캐패시터 하부 전극용 도전막 상에 직접 에치백 공정을 수행하여 노드 분리된 캐패시터 하부 전극을 형성하는 것을 포함하는 반도체 메모리 소자의 제조 방법.
제1항에 있어서,

상기 개구부를 형성하는 것은 상기 개구부의 저면의 폭이 상기 도전막 패턴의 폭보다 좁되 상기 도전막 패턴의 상면에 형성되도록 수행하는 것을 포함하는 반도체 메모리 소자의 제조 방법.
제1항에 있어서,

상기 에치백 공정을 수행하는 것은 상기 도전막 패턴과 접촉하는 영역에 형 성된 상기 캐패시터 하부 전극용 도전막을 제거하여 상기 도전막 패턴의 상면을 노출시키는 것을 포함하는 반도체 소자의 제조 방법.
제1항에 있어서, 상기 에치백 공정을 수행한 이후에,

상기 몰드 절연막을 제거하고,

상기 캐패시터 하부 전극 상에 유전막을 컨포멀하게 형성하고

상기 유전막 상에 캐패시터 상부 전극을 형성하는 것을 포함하는 반도체 메모리 소자의 제조 방법.
제1항에 있어서,

상기 도전막 패턴을 형성하는 것은 상기 반도체 기판의 주변 회로 영역의 저항 패턴과 동일층에 형성하는 것인 반도체 메모리 소자의 제조 방법.
반도체 기판;

상기 반도체 기판 상에 형성되며, 그 안에 스토리지 노드 콘택이 형성된 층간 절연막;

상기 층간 절연막 상에 형성되어 상기 스토리지 노드 콘택과 연결되는 도전막 패턴;

상기 도전막 패턴의 상면을 일부 노출시키며 상기 도전막 패턴 상에 실린더형으로 형성된 캐패시터 하부 전극;

상기 캐패시터 하부 전극 및 상기 노출된 도전막 패턴 상에 컨포멀하게 형성된 유전막;및

상기 유전막 상에 형성된 캐패시터 상부 전극을 포함하는 반도체 메모리 소자.
제6항에 있어서,

상기 캐패시터 하부 전극의 저면은 상기 도전막 패턴의 상면을 노출시키되, 상기 캐패시터 하부 전극의 저면의 폭이 상기 도전막 패턴의 폭보다 좁게 형성된 반도체 메모리 소자.
제6항에 있어서,

상기 도전막 패턴과 동일층에 형성되되 상기 반도체 메모리 소자의 주변 회로 영역에 형성된 저항 패턴을 더 구비하는 반도체 메모리 소자.