KR20110057289A - 반도체 소자의 레저부아 캐패시터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 레저부아 캐패시터 및 그 제조 방법에 관한 것으로, 비트라인 패드 상부에 레저부아 캐패시터를 형성함으로써, MOS 캐패시터와 레저부아 캐패시터를 동시에 사용할 수 있도록 하는 기술을 개시한다.
본 발명에 따른 반도체 소자의 레저부아 캐패시터 제조 방법은 제 1 주변회로 영역 및 제 2 주변회로 영역이 정의되는 반도체 소자에 있어서, 상기 제 2 주변회로 영역의 반도체 기판 상부에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 포함하는 반도체 기판 전체 상부에 층간 절연막을 형성하는 단계와, 상기 제 2 주변회로 영역의 상기 층간 절연막을 식각하여 비트라인 콘택홀을 형성하는 단계와, 상기 비트라인 콘택홀을 포함하는 상기 층간 절연막 상부에 비트라인 물질 및 희생막을 형성하는 단계와, 상기 제 1 주변회로 영역의 상기 희생막을 식각하여 상기 비트라인 물질이 노출되는 트렌치를 형성하는 단계를 포함한다.
또한, 본 발명에 따른 반도체 소자의 레저부아 캐패시터 제조 방법은 셀 영역, 제 1 주변회로 영역 및 제 2 주변회로 영역이 정의된 반도체 소자에 있어서, 상기 셀 영역의 반도체 기판 내에 매립 게이트 및 랜딩 플러그 콘택을 형성하는 단계와, 상기 제 1 및 제 2 주변회로 영역의 상기 반도체 기판 상부에 게이트 물질을 증착하는 단계와, 상기 제 2 주변회로 영역의 상기 게이트 물질을 패터닝하여 게이트 전극을 형성하는 단계와, 상기 셀 영역의 상기 반도체 기판 상부에 상기 랜딩 플러그 콘택과 접속되는 비트라인 및 저장전극 콘택을 형성하는 단계와, 상기 셀 영역의 상기 비트라인 및 상기 저장전극 콘택을 포함하는 상기 반도체 기판, 상기 제 1 주변회로 영역의 상기 게이트 물질 상부와 제 2 주변회로 영역의 상기 게이트 전극을 포함하는 상기 반도체 기판 상부에 층간 절연막을 형성하는 단계와, 상기 제 2 주변회로 영역의 상기 층간 절연막을 식각하여 비트라인 콘택홀을 형성하는 단계와, 상기 비트라인 콘택홀을 포함하는 상기 층간 절연막 상부에 비트라인 물질을 형성하는 단계와, 상기 제 2 주변회로 영역의 상기 비트라인 물질을 패터닝하여 비트라인 패드를 형성하고, 상기 셀 영역의 상기 비트라인 물질을 제거하는 단계와, 상기 셀 영역의 상기 층간 절연막, 상기 제 1 주변회로 영역의 상기 비트라인 물질과 상기 제 2 주변회로 영역의 상기 비트라인 패드를 포함한 상기 층간 절연막 상부에 희생막을 형성하는 단계와, 상기 셀 영역 및 제 1 주변회로 영역의 상기 희생막을 식각하여 각각 상기 저장전극 콘택 및 상기 비트라인 물질을 노출시키는 트렌치를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 레저부아 캐패시터는 제 1 주변회로 영역 및 제 2 주변회로 영역이 정의된 반도체 소자에 있어서, 상기 제 2 주변회로 영역의 상기 반도체 기판 상부에 형성된 게이트 전극과, 상기 게이트 전극 상부에 형성된 비트라인 패드와, 상기 비트라인 패드와 동일한 레이어의 제 2 주변회로 영역에 형성된 비트라인 물질과, 상기 비트라인 물질이 노출되도록 형성된 트렌치를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 레저부아 캐패시터 및 그 제조 방법에 관한 것이다. 특히, 매립 게이트(Buried gate) 공정 적용 시 형성되는 레저부아 캐패시터에 관한 것이다.
일반적으로, 디램(DRAM: Dynamic Random Access Memory)과 같은 반도체 소자는 수많은 미세 소자로 이루어져 있으며, 이와 같은 미세 소자를 동작시키기 위해 내부 전압(Internal voltage)을 생성하여 이를 사용한다.
한편, 내부 전압 사용에 의해 필연적으로 노이즈가 발생하여 전압 준위(voltage level)가 불안정해 진다. 따라서, 캐패시터 용량이 큰 레저부아 캐패시터를 형성하여 노이즈의 발생을 억제한다. 이러한 레저부아 캐패시터는 미세 소자가 형성된 주변 회로영역(peripheral)에 형성한다.
도 1은 종래 기술에 따른 반도체 소자의 레저부아 캐패시터 및 그 제조 방법에 관한 단면도들이다. 여기서, 도 1의 (Ⅰ),(Ⅱ) 및 (Ⅲ)은 각각 셀 영역, 레저부아 캐패시터가 형성될 제 1 주변회로 영역 및 MOS 캐패시터가 형성될 제 2 주변회 로 영역을 도시한다.
도 1을 참조하면, 소자분리막(15)이 구비된 반도체 기판(10) 상부에 게이트 전극(37) 및 랜딩 플러그 콘택(40)을 형성한다. 이때, 제 2 주변회로 영역에도 게이트 전극(37)이 형성되며, 이는 MOS 캐패시터로 사용된다. 여기서, 게이트 전극(37)은 게이트 산화막(미도시), 게이트 폴리실리콘층(20), 게이트 금속층(25) 및 게이트 하드마스크층(30)의 적층구조로 형성되며, 상기 적층구조 측벽에 스페이서(35)가 형성된다. 상기 적층구조는 제 1 주변회로 영역에도 증착되며, 셀 영역 및 제 2 주변회로 영역의 게이트 패터닝 공정은 진행되지 않도록 한다. 즉, 제 1 주변회로 영역에는 상기 적층구조가 증착되어 있다.
그 다음, 셀 영역의 랜딩 플러그 콘택(40)과 접속되는 비트라인(57a)을 형성한다. 이때, 제 2 주변회로 영역에는 게이트 금속층(25) 및 반도체 기판(10)과 각각 접속되는 비트라인 패드(57b)들을 형성한다. 여기서, 비트라인(57a) 및 비트라인 패드(57b)는 배리어 메탈층(50) 및 텅스텐층(55)의 적층으로 형성한다.
다음에, 셀 영역에 랜딩 플러그 콘택(40)을 노출시키는 저장전극 콘택홀을 형성하고, 이를 폴리실리콘층(65)으로 매립하여 저장전극 콘택을 형성한다. 이때, 제 1 주변회로 영역에도 폴리실리콘층(65)이 형성된다. 즉, 게이트 전극(37) 형성을 위해 증착된 게이트 하드마스크층(30) 상부에 폴리실리콘층(65)이 형성된다.
그 다음, 상술한 구조물 전체 표면에 식각정지 질화막(67), 제 1 희생막(70) 및 제 2 희생막(75)을 순차적으로 형성한다. 그리고, 셀 영역 및 제 1 주변회로 영역의 제 2 희생막(75), 제 1 희생막(70) 및 식각정지 질화막(67)을 식각하여 각각 저장전극 영역(80) 및 레저부아 캐패시터 영역(85)을 형성한다. 이때, 저장전극 영역(80) 및 레저부아 캐패시터 영역(85)은 폴리실리콘층(65)이 노출되도록 식각하여 형성하는 것이 바람직하다.
이와 같이 저장전극 콘택을 형성하기 위해 증착한 폴리실리콘층 상부에 레저부아 캐패시터를 형성하였다.
그러나, 현재 적용되고 있는 매립 게이트 구조는 셀 영역의 저장전극 콘택이 주변회로 영역의 비트라인 패드 형성 공정 이전에 진행된다. 즉, 셀 영역의 게이트 전극과 주변회로 영역의 게이트 전극, 셀 영역의 비트라인과 주변회로 영역의 비트라인 패드가 각각 다른 높이에 형성된다.
따라서, 셀 영역의 저장전극 콘택과 주변회로 영역의 게이트 전극, 즉, MOS 캐패시터가 동일한 높이에 형성된다. 이에 따라, 저장전극 콘택을 이용하여 레저부아 캐패시터를 형성하면 기존의 주변회로 영역의 MOS 캐패시터에 저장전극 콘택이 형성되기 때문에 MOS 캐패시터와 레저부아 캐패시터를 동시에 사용할 수 없게되는 문제점이 있다.
본 발명은 셀 영역의 매립 게이트 구조 적용 시 MOS 캐패시터와 레저부아 캐패시터를 동시에 사용할 수 있는 반도체 소자의 레저부아 캐패시터 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 레저부아 캐패시터 제조 방법은 제 1 주변회로 영역 및 제 2 주변회로 영역이 정의되는 반도체 소자에 있어서, 상기 제 2 주변회로 영역의 반도체 기판 상부에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 포함하는 반도체 기판 전체 상부에 층간 절연막을 형성하는 단계와, 상기 제 2 주변회로 영역의 상기 층간 절연막을 식각하여 비트라인 콘택홀을 형성하는 단계와, 상기 비트라인 콘택홀을 포함하는 상기 층간 절연막 상부에 비트라인 물질 및 희생막을 형성하는 단계와, 상기 제 1 주변회로 영역의 상기 희생막을 식각하여 상기 비트라인 물질이 노출되는 트렌치를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 좀 더 구체적으로는 셀 영역, 제 1 주변회로 영역 및 제 2 주변회로 영역이 정의된 반도체 소자에 있어서, 상기 셀 영역의 반도체 기판 내에 매립 게이트 및 랜딩 플러그 콘택을 형성하는 단계와, 상기 제 1 및 제 2 주변회로 영역의 상기 반도체 기판 상부에 게이트 물질을 증착하는 단계와, 상기 제 2 주변회로 영역의 상기 게이트 물질을 패터닝하여 게이트 전극을 형성하는 단계와, 상기 셀 영 역의 상기 반도체 기판 상부에 상기 랜딩 플러그 콘택과 접속되는 비트라인 및 저장전극 콘택을 형성하는 단계와, 상기 셀 영역의 상기 비트라인 및 상기 저장전극 콘택을 포함하는 상기 반도체 기판, 상기 제 1 주변회로 영역의 상기 게이트 물질 상부와 제 2 주변회로 영역의 상기 게이트 전극을 포함하는 상기 반도체 기판 상부에 층간 절연막을 형성하는 단계와, 상기 제 2 주변회로 영역의 상기 층간 절연막을 식각하여 비트라인 콘택홀을 형성하는 단계와, 상기 비트라인 콘택홀을 포함하는 상기 층간 절연막 상부에 비트라인 물질을 형성하는 단계와, 상기 제 2 주변회로 영역의 상기 비트라인 물질을 패터닝하여 비트라인 패드를 형성하고, 상기 셀 영역의 상기 비트라인 물질을 제거하는 단계와, 상기 셀 영역의 상기 층간 절연막, 상기 제 1 주변회로 영역의 상기 비트라인 물질과 상기 제 2 주변회로 영역의 상기 비트라인 패드를 포함한 상기 층간 절연막 상부에 희생막을 형성하는 단계와, 상기 셀 영역 및 제 1 주변회로 영역의 상기 희생막을 식각하여 각각 상기 저장전극 콘택 및 상기 비트라인 물질을 노출시키는 트렌치를 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 주변회로 영역은 레저부아 캐패시터가 형성되는 영역이며, 상기 게이트 전극 형성 시 상기 제 1 주변회로 영역에는 게이트 물질을 형성하고, 상기 제 1 주변회로 영역의 상기 게이트 물질은 MOS 캐패시터로 사용된다.
그리고, 상기 제 2 주변회로 영역의 상기 비트라인 물질을 패터닝하여 비트라인 패드를 형성하는 단계를 더 포함하고, 상기 비트라인 물질은 배리어 메탈층, 텅스텐층 및 하드마스크 질화막의 적층이며, 상기 층간 절연막 상부에 식각 정지 질화막을 형성하는 단계를 더 포함한다.
그리고, 상기 희생막은 산화막 계열의 물질로 형성하고, 상기 셀 영역에 형성되는 상기 트렌치는 저장전극 영역이며. 상기 제 1 주변회로 영역에 형성되는 상기 트렌치는 레저부아 캐패시터 영역인 것을 특징으로 한다. 그리고, 상기 트렌치 내에 도전층을 증착하여 저장전극 및 레저부아 캐패시터를 형성하는 단계를 더 포함한다.
또한, 본 발명에 따른 반도체 소자는 제 1 주변회로 영역 및 제 2 주변회로 영역이 정의된 반도체 소자에 있어서, 상기 제 2 주변회로 영역의 상기 반도체 기판 상부에 형성된 게이트 전극과, 상기 게이트 전극 상부에 형성된 비트라인 패드와, 상기 비트라인 패드와 동일한 레이어의 제 2 주변회로 영역에 형성된 비트라인 물질과, 상기 비트라인 물질이 노출되도록 형성된 트렌치를 포함하는 것을 특징으로 한다.
여기서, 상기 게이트 전극과 동일한 레이어의 제 1 주변회로 영역에 게이트 물질이 형성되며, 상기 게이트 물질은 MOS 캐패시터로 사용된다.
그리고, 상기 게이트 전극은 게이트 산화막, 게이트 폴리실리콘층, 게이트 금속층 및 하드마스크층의 적층구조이며, 상기 비트라인 패드는 상기 게이트 전극 또는 상기 반도체 기판과 접속되며, 상기 비트라인 물질은 배리어 메탈층, 텅스텐층 및 하드마스크 질화막의 적층으로 형성되며, 상기 트렌치는 레저부아 캐패시터 영역인 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 레저부아 캐패시터 및 그 제조 방법은 주변회로 영역의 비트라인 패드를 이용하여 레저부아 캐패시터를 형성함으로써, MOS 캐패시터와 레저부아 캐패시터를 동시에 사용할 수 있다. 따라서, 레저부아 캐패시터의 용량을 증가시킬 수 있으며 이로 인해, 반도체 소자의 형성 공정 수율을 증가시킬 수 있고, 캐패시터의 정전용량 상승에 따른 전원 전압의 안정화 능력을 향상시킬 수 있는 효과를 제공한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 레저부아 캐패시터 제조 방법을 도시한 단면도들이다. 여기서, (Ⅰ), (Ⅱ) 및 (Ⅲ)은 각각 셀 영역, 레저부아 캐패시터가 형성될 제 1 주변회로 영역 및 MOS 캐패시터가 형성될 제 2 주변회로 영역을 도시한다. 본 발명에 따른 레저부아 캐패시터 형성 공정은 셀 영역에 게이트 전극, 비트라인 및 캐패시터를 형성하는 공정을 이용하여 그 효율을 증가시킬 수 있다.
도 2a를 참조하면, 소자 분리막(105)이 형성된 반도체 기판(100)이 구비되고, 셀 영역의 반도체 기판(100) 내에 매립 게이트(117)을 형성한다. 다음에, 매립 게이트(117)들 사이의 활성 영역에 랜딩 플러그(120)를 형성한다. 여기서, 매립 게이트(117)는 반도체 기판(100)을 식각하여 리세스를 형성한 후 이를 텅스텐층(110) 및 질화막(115)으로 매립하여 형성할 수 있다.
그 다음, 셀 영역을 제외한 제 1 및 제 2 주변회로 영역의 반도체 기판(100) 상부에 게이트 산화막(미도시), 게이트 폴리실리콘층(125), 게이트 금속층(130) 및 게이트 하드마스크층(135)의 적층구조를 형성한다. 이때, 게이트 금속층(130)은 텅스텐으로 형성하며, 게이트 하드마스크층(135)은 질화막으로 형성한다. 그리고, 게이트 하드마스크층(135)은 500 ~ 700Å의 두께로 형성하는 것이 바람직하다.
그 다음, 제 2 주변회로 영역의 상기 적층구조를 패터닝하여 게이트 패턴을 형성한 후 상기 게이트 패턴 측벽에 스페이서(137)를 형성하여 게이트 전극(141)을 형성한다.
이때, 제 1 주변회로 영역에 형성된 적층구조는 패터닝하지 않는 것이 바람직하며, 상기 적층구조는 MOS 캐패시터로 사용된다.
그 다음, 셀 영역 오픈 마스크(미도시)를 형성한 후 셀 영역 상부에만 제 1 층간 절연막(140)을 형성한다. 그리고, 제 1 층간 절연막(140) 식각하여 랜딩 플러그(120)를 노출시키는 저장전극 콘택홀(미도시) 및 비트라인 영역(미도시)을 형성한다.
그 다음, 상기 저장전극 콘택홀(미도시)을 폴리실리콘층으로 매립하여 저장전극 콘택(143)을 형성한다.
그 다음, 상기 비트라인 영역(미도시) 내벽에 배리어 메탈층(148)을 증착하고, 텅스텐층(145) 및 하드마스크 질화막(147)으로 상기 비트라인 영역(미도시)을 매립하여 비트라인(149)을 형성한다. 이때, 하드마스크 질화막(147)은 500 ~ 700Å의 두께로 형성하는 것이 바람직하다.
그 다음, 상기 셀 영역 오픈 마스크(미도시)를 제거한다.
그 다음, 비트라인(149) 및 저장전극 콘택(143)이 개재된 셀 영역의 제 1 층간 절연막(140), 제 1 주변회로 영역의 게이트 하드마스크층(135)과 제 2 주변회로 영역의 게이트 전극(141)을 포함하는 반도체 기판(100) 상부에 제 2 층간 절연막(150)을 형성한다. 여기서, 제 2 층간 절연막(150)은 산화막으로 형성하며, 300 ~ 400Å의 두께로 형성하는 것이 바람직하다.
도 2b를 참조하면, 제 2 주변회로 영역 오픈 마스크(미도시)를 형성한다. 그리고, 제 2 주변회로 영역에 복수 개의 비트라인 콘택홀(160)을 형성한다. 이때, 하나의 비트라인 콘택홀(160)은 제 2 층간 절연막(150), 게이트 하드마스크층(135) 및 게이트 금속층(130)의 일부를 식각하여 게이트 금속층(130)이 노출되도록 형성한다. 또한, 비트라인 콘택홀(160)은 게이트 전극(141)과 인접한 제 2 층간 절연막(150)을 식각하여 반도체 기판(100)이 노출되도록 형성할 수 도 있다.
다음으로, 제 2 주변회로 영역 오픈 마스크(미도시)를 제거한다.
도 2c를 참조하면, 셀 영역 및 제 1 주변회로 영역의 제 2 층간 절연막(150) 상부와 제 2 주변회로 영역의 비트라인 콘택홀(160)을 포함하는 제 2 층간 절연막(150) 상부에 배리어 메탈층(165) 및 텅스텐층(170)을 증착한다. 이때, 텅스텐층(170)은 700 ~ 1000Å의 두께로 형성한 후 CMP 공정을 진행하여 300 ~ 600Å의 두께만큼 남겨지도록 한다.
도 2d를 참조하면, 제 2 주변회로 영역의 텅스텐층(170) 및 배리어 메탈층(165)를 패터닝하여 비트라인 패드(173)를 형성한다. 이때, 셀 영역의 텅스텐 층(170) 및 배리어 메탈층(165)의 제거되도록 하고, 제 1 주변회로 영역의 텅스텐층(170) 및 배리어 메탈층(165)은 남겨지도록 하는 것이 바람직하다.
도 2e 및 도 2f를 참조하면, 셀 영역의 제 2 층간 절연막(150)을 제거한다.
그 다음, 저장전극 콘택(143) 및 비트라인(149)를 포함하는 제 1 층간 절연막(140) 상부, 제 1 주변회로 영역의 텅스텐층(170) 상부 및 제 2 주변회로 영역의 비트라인 패드(173)을 포함하는 제 1 층간 절연막(150) 상부에 식각 정지막(175)을 증착한다. 여기서, 식각 정지막(175)은 제 1 주변회로 영역의 레저부아 캐패시터 형성을 위해 증착하며, 500 ~ 600Å 두께의 질화막으로 형성하는 것이 바람직하다.
여기서, 셀 영역의 저장전극 영역과 저장전극 콘택 간의 오버레이가 어긋나더라도 비트라인(149)의 하드마스크 질화막(147)과 식각 정지막(175)의 두께의 합이 1000 ~ 1300Å정도가 된다. 따라서, 셀 영역의 저장전극과 셀 영역의 비트라인 사이에는 페일이 발생하지 않는다.
그리고, 셀 영역, 제 1 주변회로 영역 및 제 2 주변회로 영역의 식각 정지막(175) 상부에 제 1 희생막(180) 및 제 2 희생막(185)을 형성한다. 여기서, 제 1 희생막(180) 및 제 2 희생막(185)은 산화막 계열의 물질로 형성하며, 각각 PSG 산화막 및 TEOS 산화막으로 형성하는 것이 더욱 바람직하다.
도 2g를 참조하면, 셀 영역의 제 2 희생막(185), 제 1 희생막(180) 및 식각 정지막(175)을 식각하여 저장전극 콘택(143)을 노출시키는 저장전극 영역(190)을 형성한다. 이때, 셀 영역의 저장전극 영역(190) 식각 공정 시 제 1 주변회로 영역의 제 2 희생막(185), 제 1 희생막(180) 및 식각 정지막(175)도 동시에 식각하여 텅스텐층(170)을 노출시키는 레저부아 캐패시터 영역(195)을 형성한다. 그리고, 도전층 증착 등의 후속 공정을 진행하여 셀 영역에 저장전극을 형성하고, 제 1 주변회로 영역에 레저부아 캐패시터를 형성한다.
상술한 바와 같이 비트라인 패드를 이용한 레저부아 캐패시터를 형성함으로써, MOS 캐패시터와 레저부아 캐패시터를 동시에 사용할 수 있다.
여기서, 레저부아 캐패시터는 도 2a 내지 도 2g에 도시된 방법에 한정하지 않는다. 상기 도 2g를 참조하여 반도체 기판의 레저부아 캐패시터를 설명하면 다음과 같다. 여기서는 셀 영역을 생략하고 MOS 캐패시터 및 레저부아 캐패시터가 형성되는 주변회로 영역 만을 설명하도록 한다.
먼저, 레저부아 캐패시터가 형성되는 제 1 주변회로 영역(Ⅱ) 및 MOS 캐패시터가 형성되는 제 2 주변회로 영역(Ⅲ)이 정의되는 반도체 기판이 구비된다.
그리고, 제 2 주변회로 영역의 반도체 기판(100) 상부에 게이트 전극(141)이 형성된다. 여기서, 게이트 전극(141)은 게이트 산화막(미도시), 게이트 폴리실리콘층(125), 게이트 금속층(130) 및 게이트 하드마스크층(135)의 적층구조로 형성되고, 상기 적층구조 측벽에 스페이서(137)가 구비된다. 이때, 제 1 주변회로 영역에는 상기 적층구조가 패터닝되지 않고 남겨지도록 한다. 여기서, 상기 적층 구조는 MOS 캐패시터로 사용된다.
그리고, 제 2 주변회로 영역의 게이트 전극(141) 상부에 비트라인 패드(173) 구비된다. 비트라인 패드(173)는 게이트 전극(141)과 연결되거나, 반도체 기판(100)과 연결되도록 형성한다. 여기서, 비트라인 패드(173)는 배리어 메탈 층(165) 및 텅스텐층(170)으로 이루어진다. 이때, 제 1 주변회로 영역에도 배리어 메탈층(165) 및 텅스텐층(170)이 증착되어 있다.
그리고, 제 1 주변회로 영역에 텅스텐층(170)이 노출된 레저부아 캐패시터 영역(195)이 구비된다.
상술한 바와 같이, 비트라인 패드(173)를 이용하여 레저부아 캐패시터를 형성함으로써, 하부의 MOS 캐패시터에 영향을 주지 않고 레저부아 캐패시터를 형성할 수 있다. 따라서, MOS 캐패시터 및 레저부아 캐패시터를 모두 사용할 수 있게 된다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래 기술에 따른 반도체 소자의 레저부아 캐패시터 제조 방법을 도시한 단면도들.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 레저부아 캐패시터 제조 방법을 도시한 단면도들.
< 도면의 주요 부분에 대한 부호 설명 >
100 : 반도체 기판 105 : 소자 분리막
110, 145 : 텅스텐층 115 : 질화막
117 : 매립 게이트 120 : 랜딩 플러그
125 : 게이트 폴리실리콘층 130 : 게이트 금속층
135 : 게이트 하드마스크층 137 : 스페이서
140 : 제 1 층간 절연막 141 : 게이트 전극
143 : 저장전극콘택 147 : 하드마스크 질화막
149 : 비트라인 150 : 제 2 층간 절연막
160 : 비트라인 콘택홀 165 : 배리어 메탈층
170 : 텅스텐층 173 : 비트라인 패드
175 : 식각 정지막 180 : 제 1 희생막
185 : 제 2 희생막 190 : 저장전극 영역
195 : 레저부아 캐패시터 영역
Claims (27)
- 제 1 주변회로 영역 및 제 2 주변회로 영역이 정의되는 반도체 소자에 있어서,상기 제 2 주변회로 영역의 반도체 기판 상부에 게이트 전극을 형성하는 단계;상기 게이트 전극을 포함하는 반도체 기판 전체 상부에 층간 절연막을 형성하는 단계;상기 제 2 주변회로 영역의 상기 층간 절연막을 식각하여 비트라인 콘택홀을 형성하는 단계;상기 비트라인 콘택홀을 포함하는 상기 층간 절연막 상부에 비트라인 물질 및 희생막을 형성하는 단계; 및상기 제 1 주변회로 영역의 상기 희생막을 식각하여 상기 비트라인 물질이 노출되는 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 1 주변회로 영역은 레저부아 캐패시터가 형성되는 영역인 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 게이트 전극 형성 시 상기 제 1 주변회로 영역에는 게이트 물질을 형성하는 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터 제조 방법.
- 제 3 항에 있어서,상기 제 1 주변회로 영역의 상기 게이트 물질은 MOS 캐패시터로 사용되는 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 2 주변회로 영역의 상기 비트라인 물질을 패터닝하여 비트라인 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 비트라인 물질은 배리어 메탈층, 텅스텐층 및 하드마스크 질화막의 적층인 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 희생막은 산화막 계열의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 트렌치는 레저부아 캐패시터 영역인 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 트렌치 내에 도전층을 증착하여 레저부아 캐패시터를 형성하는 단계를 더 포함하는 특징으로 하는 반도체 소자의 레저부아 캐패시터 제조 방법.
- 셀 영역, 제 1 주변회로 영역 및 제 2 주변회로 영역이 정의된 반도체 소자에 있어서,상기 셀 영역의 반도체 기판 내에 매립 게이트 및 랜딩 플러그 콘택을 형성하는 단계;상기 제 1 및 제 2 주변회로 영역의 상기 반도체 기판 상부에 게이트 물질을 증착하는 단계;상기 제 2 주변회로 영역의 상기 게이트 물질을 패터닝하여 게이트 전극을 형성하는 단계;상기 셀 영역의 상기 반도체 기판 상부에 상기 랜딩 플러그 콘택과 접속되는 비트라인 및 저장전극 콘택을 형성하는 단계;상기 셀 영역의 상기 비트라인 및 상기 저장전극 콘택을 포함하는 상기 반도체 기판, 상기 제 1 주변회로 영역의 상기 게이트 물질 상부와 제 2 주변회로 영역의 상기 게이트 전극을 포함하는 상기 반도체 기판 상부에 층간 절연막을 형성하는 단계;상기 제 2 주변회로 영역의 상기 층간 절연막을 식각하여 비트라인 콘택홀을 형성하는 단계;상기 비트라인 콘택홀을 포함하는 상기 층간 절연막 상부에 비트라인 물질을 형성하는 단계;상기 제 2 주변회로 영역의 상기 비트라인 물질을 패터닝하여 비트라인 패드를 형성하고, 상기 셀 영역의 상기 비트라인 물질을 제거하는 단계;상기 셀 영역의 상기 층간 절연막, 상기 제 1 주변회로 영역의 상기 비트라인 물질과 상기 제 2 주변회로 영역의 상기 비트라인 패드를 포함한 상기 층간 절연막 상부에 희생막을 형성하는 단계; 및상기 셀 영역 및 제 1 주변회로 영역의 상기 희생막을 식각하여 각각 상기 저장전극 콘택 및 상기 비트라인 물질을 노출시키는 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터 제조 방법.
- 제 10 항에 있어서,상기 제 1 주변회로 영역은 레저부아 캐패시터가 형성되는 영역인 것을 특징 으로 하는 반도체 소자의 레저부아 캐패시터 제조 방법.
- 제 10 항에 있어서,상기 게이트 전극 형성 시 상기 제 1 주변회로 영역에는 게이트 물질을 형성하는 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터 제조 방법.
- 제 12 항에 있어서,상기 제 1 주변회로 영역의 상기 게이트 물질은 MOS 캐패시터로 사용되는 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터 제조 방법.
- 제 10 항에 있어서,상기 제 2 주변회로 영역의 상기 비트라인 물질을 패터닝하여 비트라인 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터 제조 방법.
- 제 11 항에 있어서,상기 비트라인 물질은 배리어 메탈층, 텅스텐층 및 하드마스크 질화막의 적층인 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터 제조 방법.
- 제 11 항에 있어서,상기 층간 절연막 상부에 식각 정지 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터 제조 방법.
- 제 11 항에 있어서,상기 희생막은 산화막 계열의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터 제조 방법.
- 제 11 항에 있어서,상기 셀 영역에 형성되는 상기 트렌치는 저장전극 영역인 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터 제조 방법.
- 제 11 항에 있어서,상기 제 1 주변회로 영역에 형성되는 상기 트렌치는 레저부아 캐패시터 영역인 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터 제조 방법.
- 제 11 항에 있어서,상기 트렌치 내에 도전층을 증착하여 저장전극 및 레저부아 캐패시터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터 제조 방법.
- 제 1 주변회로 영역 및 제 2 주변회로 영역이 정의된 반도체 소자에 있어서,상기 제 2 주변회로 영역의 상기 반도체 기판 상부에 형성된 게이트 전극;상기 게이트 전극 상부에 형성된 비트라인 패드;상기 비트라인 패드와 동일한 레이어의 제 2 주변회로 영역에 형성된 비트라인 물질; 및상기 비트라인 물질이 노출되도록 형성된 트렌치을 포함하는 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터.
- 제 21 항에 있어서,상기 게이트 전극과 동일한 레이어의 제 1 주변회로 영역에 게이트 물질이 형성된 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터.
- 제 22 항에 있어서,상기 게이트 물질은 MOS 캐패시터로 사용되는 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터.
- 제 21 항 또는 제 22 항에 있어서,상기 게이트 전극은 게이트 산화막, 게이트 폴리실리콘층, 게이트 금속층 및 하드마스크층의 적층구조인 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터.
- 제 21 항에 있어서,상기 비트라인 패드는 상기 게이트 전극 또는 상기 반도체 기판과 접속된 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터.
- 제 21 항에 있어서,상기 비트라인 물질은 배리어 메탈층, 텅스텐층 및 하드마스크 질화막의 적층으로 형성된 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터.
- 제 21 항에 있어서,상기 트렌치는 레저부아 캐패시터 영역인 것을 특징으로 하는 반도체 소자의 레저부아 캐패시터.
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