KR960013037B1 - 휴즈가 있는 반도체장치 - Google Patents

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후지쓰 가부시끼가이샤
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Abstract

내용없음

Description

휴즈가 있는 반도체장치
제1A도는 절연층, 부동화(Passivation) 층 및 질소산화물층이 제거된 1차 종래의 반도체장치에 대한 약(略)평면도.
제1B도는 제1A도의 B-B선을 따라 이뤄진 1차 종래의 반도체장치에 대한 약(略)단면도.
제2A도는 절연층, 질소산화물층 및 부동화 층 부위가 제거된 약평면도.
제2B도는 제 2 도의 B-B선을 따라 이뤄진 2차 종래의 반도체장치에 대한 약단면도.
제3A도는 부동화 층, 질소산화물층 및 절연층의 부위가 제거된 본 발명의 제 1 실시예에 따른 반도체장치의 약평면도.
제3B도는 제3A도의 B-B선을 따라 이뤄진 2차 종래의 반도체장치에 대한 약단면도.
제 4 도는 본 발명의 다른 실시예에 따라 홈고립층(trench isolation layer)이 있는 반도체장치의 약단면도.
본 발명의 여분의 회로소자 또는 프로그래밍을 위해 사용되는 휴즈를 포함하고 있는 반도체장치(예, 기억장치)에 관한 것이다. 예를들어, 휴즈는 정적 랜덤 액세스 메모리(SRAM)의 복호기내에 형성된다.
반도체장치의 휴즈는 여분의 회로로 결함회로를 대체하기 위해 또는 메모리셀(memory cell)에 정보를 프로그래밍(기록)하기 위해 전류펄스나 레이저를 사용하는 것이 필요할 경우 끊어진다. 휴즈를 포함하는 반도체장치의 부분적인 구조는 반도체기판과 휴즈가 있는 회로사이로부터 발생하는 전기적 단락회로를 방지하고 대기로부터 장치의 내부로 들어오는 습기를 방지하기 위해 설계되었다.
휴즈가 있는 두개의 종래 반도체장치가 제1A, 제1B, 제2B도를 각각 참고로 하여 설명된다.
제1A, 제1B도에 도시된 바와 같이, 휴즈가 있는 1차 종래의 반도체장치는 p형 실리콘 기저판 2와 그 위에 형성된 n형 에피텍샬 실리콘층 3으로 구성된 반도체기판 1을 포함한다. 에피택샬층 3에 있어서 4각 링의 p형 고립영역 4는 기저판 2내에 연장하기 위하여 형성된다. 따라서 휴즈 5의 협소한 단락가능 부위 5A 아래 에피텍샬층의 부위 3A는 기저판 2와 에피텍샬층의 3의 다른 부위로부터 격리된다. 기판 1(즉, 에피택샬층3) 위에서 SiO2의 산화물계층 6이 형성된다. 다결정 실리콘, 알루미늄 또는 다른 금속의 휴즈 5는 산화물계층 6 위에 형성되고 단락가능 협소부위 5A(제1A도)를 갖는다. PSG(Phosphosili Cate Glass : 인규산염 유리)와 같은 것의 절연층 7은 휴즈 5와 상부 내부 접속으로부터 휴즈를 포함하는 하부 내부 접속(전도성 라인을 격리하기 위한 산화물계층 6 위에 형성된다. 더우기, PSG와 같은 부동화 층 8은 절연층 7 위에 형성된다. 그리고 Si3N4와 같은 질소화물층 9는 부동화 층 8 위에 형성된다. 부동화 PSG층 8 은 흡수성(즉, 낮은 방습)을 갖기 때문에 고방습성을 갖는 질소화물층 9는 반도체장치로 침투하는 습기를 방지한다. 층 9와 8은 협소부위 5A 위에 개구 10을 형성하기 위해 선택적으로 에칭된다.
필요시, 휴즈 5의 협소부위 5A는 개구 10을 통해 레이저 빔으로 조사(照射)되거나 협소부위 5A를 차단시켜 휴즈가 단락되도록 펄스전류가 휴즈 5를 통해 궤환된다. 개구 10은 협소부위의 차단을 촉진하며 절연층 7은 차단부위가 스프레싱(splashing)하지 않도록 한다.
휴즈가 동작할 때, 휴즈 5의 차단부위는 에피텍샬층 3내로 연장하기 위해 산화물계층 6에 손상을 줄 수도 있다. 따라서 문제를 일으키는 휴즈 5와 에피텍샬층 3 사이에 단락회로가 있는 것이다. 격리영역 4는 고장을 일으키는 것으로부터 단락을 방지하기 위해 형성된다.
제2A, 2B도에 도시된 바와 같이, 휴즈가 있는 2차 종래의 반도체장치의 부위는 반도체기판 11과 기판 위에 형성된 SiO2의 산화물계층 16을 포함한다. 기판 11은 실리콘 기저판과 그 위에 형성된 에피텍샬층으로 구성될 수도 있다. 다결정 실리콘, 알루미늄 또는 다른 금속으로 만들어진 협소한 단락가능 부위 15A와 함께 휴즈 15는 산화물계층 16 위에 형성된다. PSG와 같은 절연층은 휴즈 15와 상부 내부 접속으로부터 휴즈를 포함하는 하부 내부 접속(전도성 라인)을 격리하기 위한 산화물계층 16 위에 형성된다. 절연층 17은 휴즈 15에 상응하는 두 부위를 제외하고 협소부위 15A를 둘러싸고 있는 홈을 형성하기 위해 선택적으로 에칭된다. 알루미늄과 같은 금속안내링 21은 홈을 채우기 위해 형성되어 산화물계층 16과 접촉되게 한다. 안내링 21은 제2A도에 도시된 바와 같이 광채널 형태로 2개의 부위로 분리된다.
1차 종래의 장치에서 언급한 바와 같이, PSG와 같은 부동화 층 18은 금속안내링 21과 절연층 17 위에 형성되며 Si3N4와 같은 질소화물층 19는 부동화 층 18 위에 형성된다. 층 19와 18은 협소부위 15A 위에 개구 20을 형성하기 위해 선택적으로 에칭된다. 휴즈 15는 레이저 빔 또는 펄스 전류로 협소부위 15를 차단함으로서 단락된다. 물론 몇몇 어떤 수만큼의 휴즈는 요구에 따라 선택적으로 단락된다. 반면에 대다수의 휴즈는 단락되지 않는다.
절연층 17의 부위와 부동화 층 18은 개구 20내에서 노출되기 때문에 층 17과 18을 통해 습기가 장치내로 침투한다. 습기의 침투를 막기 위해서, 금속안내링 21이 절연층 17을 통해 수직으로 연장되고 나머지로부터 협소부위 15A 인접층 17의 부위를 분리하기 위해 형성된다.
그러나, 1차 종래의 반도체장치(제1A와 1B도)에 있어서, 습기는 절연층 7과 개구 10내의 노출부위로부터 층 7과 8 사이의 인터페이스를 통해 장치의 내부로 침투한다.
내부에 있는 습기는 장치의 알루미늄 내부 접속(라인)과 능동 소자(예, 트랜지스터)를 약화시킨다. 더우기, 절연층 6과 부동화 층 7의 균열은 휴즈 5를 단락시킴으로서 야기되고, 습기는 균열로부터 층 6과 7 및 에피텍샬 3과 층 6 사이의 인터페이스를 통해 침투할 수도 있다. 2차 종래의 장치(제2A,제2B도)에 있어서, 휴즈 15를 단락시키면, 층 16과 17내에 있는 균열은 단락회로 또는 습기 침투와 같이 고장을 일으키는 원인이 될 수도 있다.
1차(또는 2차) 반도체장치의 질소화물층 9(또는 19)는 개구 10을 제외하고 부동화 PSG층 8(또는 18)을 보호하기 위해 형성되며, 따라서 층 8(또는 18)의 측면과 층 7(또는 17)의 부위는 개구에 노출된다. 그러므로 질소화물층은 반도체장치의 습기방지에 충분히 기여하지 못한다.
본 발명의 목적은 반도체장치의 내부에 습기 침투의 방지를 개선시키는 것이다.
본 발명의 또 다른 목적은 휴즈가 단락되었을 때 손상으로 야기되는 단락회로를 피하는 반도체장치를 제공하는 것이다.
본 발명의 상기한 목적과 또 다른 목적은 반도체기판, 반도체기판 위에 형성된 산화물계층, 휴즈와 산화물 계층 위의 절연층, 절연층 위에 형성되고 휴즈 위에 개구가 있는 부동화 층 그리고 부동화 층 위에 형성된 질소화물층을 포함하는 휴즈가 있는 반도체장치를 제공하는 것이다.
본 발명에 따라, 반도체장치는 또한 휴즈의 협소한 단락가능 부위를 둘러싸면 절연층과 산화물계층을 통해 반도체기판까지 연장하기 위해 부동화 층 아래에 형성된 금속안내링을 포함한다.
바람직하게는, 반도체기판이 1차 전도성과 1차 전도성에 대향되는 2차 전도성을 갖는 에피텍샬 반도체층을 갖는 기저(base) 반도체기판을 구성하는 것이며 협소부위 아래 에피텍샬층의 부위와 격리영역과 바로 접촉되는 금속안내링을 완전히 둘러싸고 격리하도록 영역이 에피텍샬 반도체층내에 형성되는 1차 전도성의 격리영역을 제공하는 것이다.
협소부위 아래 에피텍샬의 부위와 격리층 위에 바로 형성된 금속 안내를 완전히 둘러싸고 격리시키기 위해 에피택샬 반도체층을 통해 기저 반도체기판까지 연장하는 절연체의 홈 격리층을 형성하는 것이 가능하다.
바람직하게는, 질소화물층은 최소한 휴즈의 협소부위 위에 연장되는 부분을 제외하고 개구내에서 노출된 절연층의 부위 위로 연장하는 것이다.
본 발명은 첨부된 도면과 함께 아래에 기술된 바람직한 실시예로부터 좀더 명확해질 것이다.
제 1 실시예
제3A도와 제3B도를 참고하면, 휴즈가 있는 본 발명의 제 1 실시예에 따른 반도체장치의 부위는 p형 실리콘 기저판 32와 그 위에 형성된 n형 에피텍샬 실리콘층 33으로 구성된 반도체기판 31을 포함한다. 에피텍샬층 33에 있어서 4각 링(제3A도)의 p형 격리영역 34는 기저판 32에 연장하기 위하여 그 속에 억셉터(acceptor) 불순물을 도핑하여 형성한다. 따라서, 휴즈의 협소한 단락가능 부위 35A 아래 에피텍샬층 33의 부위 33A는 기저판 32와, 1차 종래의 반도체장치의 것과 유사한 방법으로 에피텍샬층의 다른 부위로부터 격리된다. SiO2의 산화물계층 36은, 즉 열적으로 산화한 실리콘층 33에 의해 에피텍샬층 33 위에 형성된다.
다결정 실리콘층은 화학적 증착 침전(CVD) 공정에 의해 산화물계층 36 위에 침전되고 협소부위 35A를 갖는 휴즈 35를 형성하기 위해 석판(lithography)으로 패턴화 된다. 산화물계층 36은 격리영역 34에서 휴즈 35 아래에 있는 두개의 부위를 제외하고 협소부위 35A를 둘러싸고 있는 홈을 형성하기 위해 석판에 의해 선택적으로 에칭된다. 홈은 광채널 형상과 함게 동일한 두개의 부위로 분리된다. 알루미늄과 같은 1차 금속 안내링 41A는 금속층을 침전하고 단지 홈을 채우기 위해 선택적으로 에칭하므로서 형성되어 격리영역 34과 접촉하게 된다(제3A도). 1차 금속안내링 41A의 형태는(하부) 내부 접속(전도성 라인)이 형성되는 시간과 동시에 이루어지는 것이 바람직하다. 휴즈 35는 다결정 실리콘 대신에 알루미늄(Al), 텅스텐(W), 텅스텐 규화물(WSi), 티타늄(Ti) 및 티타늄 질소화물(TiN)과 같은 금속으로 만들어진다.
따라서, PSG와 같은 절연층 37은 CVD 공정에 의해 금속안내링 42, 휴즈 35 및 산화물계층 36 위에 형성되며, 상기에 언급한 홈과 동일한 홈을 형성하기 위해 석판에 의해 선택적으로 에칭한다. 알루미늄과 같은 2차 금속안내링은 금속층을 침전시켜 형성하며 홈만을 채우기 위해 선택적으로 에칭하며 1차 금속링 41A와 접촉되게 한다. 2차 안내링 41B는 1차 안내링 41A와 같은 광채널 형상으로 동일한 두개의 부위로 분리된다. 2차 금속안내링 41B의 형태는(상부) 내부 접속(전도성 라인)이 형성되는 시간과 동시에 이루어지는 것이 바람직하다. 2차 안내링 41B는 고체 금속안내링 41을 형성하기 위해 1차 안내링 41A에 결속된다.
따라서, 협소부위 35A에 가까운 총 36과 37의 부위는 실제로 금속안내링 41과 함께 층 36과 37의 잔존부위로부터 분리된다. 금속안내링 41A와 41B중 하나가 바이어스(bias)전압이 격리영역 34에 인가되도록 하기 위해 내부 접속(전도성 라인)과 연결되는 것이 바람직하다. 금속안내링의 전도성 물질로 알루미늄 합금 W, WSi, Ti 또는 TiN을 사용할 수 있다.
PSG와 같은 부동화 층 38이 금속안내링 41과 절연층 37 위에 형성되며 협소부위 35A 위에 개구 40을 형성하기 위해 선택적으로 에칭한다. 따라서 Si3N4와 같은 질소화물층은 부동화 층 38 위에 형성되고 층 38의 노출된 측면을 덮기 위해 개구 40과 층 37의 노출부위내에 형성된다.
질소화물층 39는 제3A도에 도시된 바와 같이 개구 40내의 협소부위 35A 위에 다른 개구 42를 형성하기 위해 선택적으로 에칭된다. 개구 42는 개구 40보다 적어 질소화물층 39는 부동화 층 38과 층 37과 38 사이의 인터페이스를 덮는다. 그러나 협소부위 35A 위에는 존재하지 않는다. 따라서 휴즈가 있는 반도체장치가 얻어진다.
반도체장치의 휴즈 15는 종래 방법의 레이저 빔 또는 펄스 전류로 협소부위 15A를 차단시킴으로서 단락된다. 몇개의 휴즈는 요구에 따라 선택적으로 단락되나, 반면에 대다수의 휴즈는 단락되지 않는다.
본 발명에 따라, 금속안내링 42는 층 36과 37을 통해 수직으로 연장되어 기판 31(에피텍샬층 33)과 접촉하고 절연(흡수성)층 37, 단락중 야기된 균열, 층 36과 37 사이의 인터페이스, 층 36과 기판 31 사이의 인터페이스를 통해 장치의 내부로 침투하는 습기를 방지한다. 층 38과 인터페이스를 통해 침투하는 습기를 방지하기 위한 층 38의 상부 표면과 마찬가지로 층 38과 37 사이의 인터페이스와 부동화 층 38의 측면을 덮는다. 더우기, 격리영역 34는 종래의 기술에서 명시된 바와 같이 단락회로 고장을 방지한다. 바이어스전압이 금속안내링 41을 통해 격리영역 34에 인가될 때, 금속안내링 41이 격리영역과 접촉하게 되므로 격리영역의 전기적 격리효과는 증가한다. 예를들어, 최저 전압이 단락회로 고장을 좀더 확실하게 방지하는 격리효과를 높이기 위해 금속안내링 41을 통해 p형 격리영역 34에 인가된다.
제 2 실시예
제 4 도를 참고하면, 본 발명의 제 2 실시예에 따른 반도체장치는 홈 격리층 45가 격리영역 대신에 기판내에 형성된 것을 제외하고 제 1 실시예의 장치와 유사하다. 바람직하게는, 홈 격리층 45는 U자형 홈에 형성된 얇은 SiO2층, 다결정 실리콘과 같은 충전물 47 및 충전물의 리드(lid) SiO2층 48을 포함한다. 제3A도 및 제3B도에 사용된 것과 같은 제 4 도의 참고번호는 동일 부위를 나타내거나 제3A도 및 제3B도의 장치에 대한 유사 부위를 나타낸다.
기판 31의 에피텍샬층 33 성장후, 격리영역 34(제3A도)와 유사한 4각 링의 U자형 홈을 형성하기 위해 반응이온 에칭(RIE)과 같은 공정에 의해 선택적으로 그리고 비등방성으로(anisotropically) 에칭된다. 홈은 반도체 기저판 32로 연장된다. 기판 31은 홈 표면위에 얇은 SiO2층 46을 형성하고 동시에 에피텍샬층 33의 상부 표면위의 얇은 SiO2(미도시)을 형성하기 위해 열적으로 산화된다.
에피텍샬층 33 위에 형성된 얇은 SiO2층은 에칭 공정에 의해 제거된다. 다음, 충전물 47의 상부와 에피텍샬층 33은 리드(lid) SiO2층 48과 산화물계층 36을 형성하기 위해 열적으로 산화된다. 따라서 홈 격리층 45가 형성된다. 제 1 실시예에서 언급한 바와 같이 협소 단락가능 부위 35가 있는 휴즈, 리드 SiO2층 48과 접촉하는 1차 금속안내링 41A, 절연층, 2차 금속안내링 41B, 개구 40이 있는 부동화 층 38, 개구 42가 있는 질소화물층 39는 반도체장치를 생성하기 위해 형성된다.
1차 및 2차 금속안내링 41A와 41B로 구성된 금속안내링 41 및 홈 40내로 연장된 질소화물층 39는 장치내로 침투하는 습기를 방지한다. 홈 격리층 45는 단락회로 고장을 방지한다. 그러므로 휴즈가 있는 반도체장치의 질은 현저하게 개선된다.
본 발명은 상기에 언급한 실시예에 국한되지 않으며 본 발명의 범위를 이탈하지 않고 해당 분야의 통상의 지식을 가진 자에 의해 다양한 변경이 가능하다.

Claims (7)

  1. 반도체기판, 상기 반도체기판 위에 형성된 산화물계층, 상기 산화물계층 위에 형성된 휴즈, 상기 휴즈와 상기 산화물계층 위의 절연층, 상기 절연층 위에 형성되고 상기 휴즈 위에 개구가 있는 부동화 층, 상기 부동화 층 위에 형성된 질소화물층을 포함하는 휴즈가 있는 반도체장치에 있어서, 상기 반도체장치는 상기 휴즈(35)의 협소 단락가능 부위(35A)를 둘러싸고 있으며, 상기 절연층(37)과 상기 산화물계층(36)을 통해 상기 반도체기판(31)에 연장하기 위해 상기 부동화 층(38) 아래에 형성된 금속안내링(41)을 포함하는 것을 특징으로 하는 휴즈가 있는 반도체장치.
  2. 제 1 항에 있어서, 상기 협소부위(35A) 아래 상기 에피텍샬층의 부위(33A)를 완전히 둘러싸고 격리하며, 상기 금속안내가 상기 격리영역(34)과 직접 접촉하도록 하기 위해 반도체기판(31)이 1차 전도성을 갖는 기체 반도체기판(32)과, 상기 1차 전도성에 대향되며 영역이 상기 에피택샬 반도체층(33)에 형성된 상기 1차 전도성의 격리영역(34)을 제공하는 2차 전도성을 갖는 에피텍샬 반도체층(33)으로 구성되는 것을 특징으로 하는 상기 반도체장치.
  3. 제 1 하에 있어서, 상기 협소부위(35A) 아래 상기 에피텍샬층의 부위(33A)를 완전히 둘러싸고 격리하며, 상기 금속안내가 상기 격리층과 직접 접촉하도록 하기 위해 상기 반도체기판(31)이 1차 전도성을 갖는 기저 반도체기판(32)과, 상기 1차 전도성에 대향되며 상기 에피텍샬 반도체층(33)을 통해 상기 기저 반도체기판(32)에 연장되는 절연체의 홈 격리층(45)이 제공되는 2차 전도성을 갖는 에피텍샬 반도체층(33)으로 구성되는 것을 특징으로 하는 상기의 반도체장치.
  4. 제 1 항에 있어서, 상기 질소화물층(39)은 최소한 상기 휴즈의 협소부위(35A) 위로 연장되는 부분을 제외하고 상기 개구(40)내에 노출된 상기 절연층(37)의 부위 위로 연장되는 것을 특징으로 하는 상기의 반도체장치.
  5. 제 1 항에 있어서, 상기 휴즈(35)는 다결정 실리콘, 알루미늄, 텅스텐, 텅스텐 규화물, 티타늄, 티타늄 질소화물로 구성된 그룹으로부터 선택된 전도성 물질로 만들어지는 것을 특징으로 하는 상기의 반도체장치.
  6. 제 1 항에 있어서, 상기 금속안내링(41)은 알루미늄, 알루미늄 합금과 다결정 실리콘으로 구성된 그룹으로부터 선택된 물질로 만들어진 것을 특징으로 하는 상기의 반도체장치.
  7. 제 1 항에 있어서, 상기 절연층(37)은 SiO2로 만들어지며 상기 부동화 층(38)은 PSG로 만들어지는 것을 특징으로 하는 상기의 반도체장치.
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5567643A (en) * 1994-05-31 1996-10-22 Taiwan Semiconductor Manufacturing Company Method of forming contamination guard ring for semiconductor integrated circuit applications
WO1997001188A1 (de) * 1995-06-23 1997-01-09 Siemens Aktiengesellschaft Halbleiteranordnung mit einem fuse-link und darunter angeordneter wanne
US5538924A (en) * 1995-09-05 1996-07-23 Vanguard International Semiconductor Co. Method of forming a moisture guard ring for integrated circuit applications
JPH09153552A (ja) * 1995-11-29 1997-06-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6004834A (en) * 1995-11-29 1999-12-21 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device having a fuse
US5731624A (en) * 1996-06-28 1998-03-24 International Business Machines Corporation Integrated pad and fuse structure for planar copper metallurgy
US6054340A (en) * 1997-06-06 2000-04-25 Motorola, Inc. Method for forming a cavity capable of accessing deep fuse structures and device containing the same
US5970346A (en) * 1997-09-19 1999-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fuse window guard ring structure for nitride capped self aligned contact processes
US6060398A (en) * 1998-03-09 2000-05-09 Siemens Aktiengesellschaft Guard cell for etching
TW406394B (en) * 1998-06-17 2000-09-21 Nanya Plastics Corp Ion-replulsion structure used in the fuse window
US6277674B1 (en) * 1998-10-02 2001-08-21 Micron Technology, Inc. Semiconductor fuses, methods of using the same, methods of making the same, and semiconductor devices containing the same
US6562674B1 (en) * 1999-07-06 2003-05-13 Matsushita Electronics Corporation Semiconductor integrated circuit device and method of producing the same
US6180503B1 (en) * 1999-07-29 2001-01-30 Vanguard International Semiconductor Corporation Passivation layer etching process for memory arrays with fusible links
KR100564556B1 (ko) * 1999-09-08 2006-03-29 삼성전자주식회사 리던던시 셀을 포함하는 반도체 소자 및 그 제조방법
KR100314133B1 (ko) 1999-11-26 2001-11-15 윤종용 가장자리에 흡습방지막이 형성된 반도체 칩 및 이흡습방지막의 형성방법
KR100335498B1 (ko) * 1999-12-22 2002-05-08 윤종용 반도체 소자의 퓨즈부 구조 및 그 형성방법
KR100557943B1 (ko) * 2000-06-30 2006-03-10 주식회사 하이닉스반도체 플라즈마공정에 의한 에스티아이 공정의 특성개선방법
EP1172848A1 (en) * 2000-07-14 2002-01-16 STMicroelectronics S.r.l. Integrated semiconductor structure
KR20020017589A (ko) * 2000-08-31 2002-03-07 박종섭 퓨즈 박스 및 그의 형성 방법
JP2002184870A (ja) 2000-12-18 2002-06-28 Mitsubishi Electric Corp スタティック型半導体記憶装置
JP4088120B2 (ja) * 2002-08-12 2008-05-21 株式会社ルネサステクノロジ 半導体装置
JP2004363217A (ja) * 2003-06-03 2004-12-24 Renesas Technology Corp 半導体装置
JP4795631B2 (ja) 2003-08-07 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置
KR100500458B1 (ko) * 2003-10-07 2005-07-18 삼성전자주식회사 반도체 장치의 퓨즈박스 및 그 제조방법
KR100534102B1 (ko) * 2004-04-21 2005-12-06 삼성전자주식회사 반도체 기억소자의 퓨즈 영역들 및 그 제조방법들
DE102004021541A1 (de) * 2004-05-03 2005-12-08 Robert Bosch Gmbh Passivierung von Brennstrecken
JP2006156960A (ja) * 2004-10-26 2006-06-15 Nec Electronics Corp 半導体装置
US8188565B2 (en) * 2005-12-09 2012-05-29 Via Technologies, Inc. Semiconductor chip and shielding structure thereof
US7397106B2 (en) * 2005-12-12 2008-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Laser fuse with efficient heat dissipation
US7893459B2 (en) 2007-04-10 2011-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structures with reduced moisture-induced reliability degradation
JP2011054701A (ja) * 2009-09-01 2011-03-17 Sanyo Electric Co Ltd 半導体装置
JP5544812B2 (ja) 2009-10-02 2014-07-09 株式会社リコー 半導体装置
JP2011216240A (ja) * 2010-03-31 2011-10-27 Oki Semiconductor Co Ltd 電流ヒューズ、半導体装置及び電流ヒューズの切断方法
JP5981260B2 (ja) * 2011-09-30 2016-08-31 エスアイアイ・セミコンダクタ株式会社 半導体装置
JP2013168491A (ja) 2012-02-15 2013-08-29 Semiconductor Components Industries Llc 半導体装置の製造方法
JP6215020B2 (ja) 2013-01-25 2017-10-18 エスアイアイ・セミコンダクタ株式会社 半導体装置
JP2016219660A (ja) 2015-05-22 2016-12-22 ソニー株式会社 半導体装置、製造方法、固体撮像素子、および電子機器
CN105895667B (zh) * 2015-12-28 2019-07-23 苏州能讯高能半导体有限公司 一种半导体器件及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5847596Y2 (ja) * 1979-09-05 1983-10-29 富士通株式会社 半導体装置
EP0076967B1 (en) * 1981-10-09 1987-08-12 Kabushiki Kaisha Toshiba Semiconductor device having a fuse element
JPS59956A (ja) * 1982-06-25 1984-01-06 Hitachi Ltd ポリシリコンヒユ−ズを有する半導体装置
JPS59130441A (ja) * 1982-12-25 1984-07-27 Fujitsu Ltd ヒューズ型ｒｏｍの書込み方法
JPS6098664A (ja) * 1983-11-02 1985-06-01 Mitsubishi Electric Corp 半導体記憶装置
EP0241046A3 (en) * 1986-04-11 1990-05-16 Nec Corporation Semiconductor device having fuse-type memory element
FR2601500B1 (fr) * 1986-07-11 1988-10-21 Bull Sa Procede de liaison programmable par laser de deux conducteurs superposes du reseau d'interconnexion d'un circuit integre, et circuit integre en resultant
JPS6423566A (en) * 1987-07-17 1989-01-26 Mitsubishi Electric Corp Semiconductor fuse
US4967256A (en) * 1988-07-08 1990-10-30 Texas Instruments Incorporated Overvoltage protector
JPH02215149A (ja) * 1989-02-16 1990-08-28 Sanyo Electric Co Ltd 半導体装置とその製造方法
JPH02271555A (ja) * 1989-04-13 1990-11-06 Matsushita Electron Corp 半導体装置
US5025300A (en) * 1989-06-30 1991-06-18 At&T Bell Laboratories Integrated circuits having improved fusible links

Also Published As

Publication number Publication date
JP2695548B2 (ja) 1997-12-24
DE69230359D1 (de) 2000-01-05
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JPH0563091A (ja) 1993-03-12
US5990537A (en) 1999-11-23
EP0531128A1 (en) 1993-03-10
DE69230359T2 (de) 2000-04-13

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