CN1316585C - 半导体器件 - Google Patents
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Abstract
本发明的课题是，既能防止在最上层具有铜层的密封环的氧化及腐蚀，又能防止在切割时的电路形成区发生裂纹。在钝化膜(120)上形成直达层间绝缘膜(109)的开口部(123)。开口部(123)以包围密封环(110)的外侧的方式配置。也就是说，因为第2布线层(114)上表面完全被钝化膜(120)覆盖，所以第2布线层(114)的上表面未暴露于大气中。因而，能够防止因第2布线层的氧化、腐蚀而使密封环(110)对半导体器件的保护效果变差。并且，由于开口部(123)的存在，对切割区进行切割时的应力难以传递到电路形成区上的钝化膜(120)上，从而能够防止裂纹进入电路形成区。
Description
技术领域
本发明涉及作为半导体器件的保护结构的钝化膜及管芯边缘密封。
背景技术
为保护半导体器件的电路形成区使之免受来自外界气氛中的水分及离子的影响，在切割线的内侧，即在芯片(管芯)的边缘部附近，设置被称之为管芯边缘密封(Die Edge Seal)或保护环、密封环的保护结构。与电路形成区一样，密封环由布线层及接触形成，且以包围半导体器件的电路形成区的方式形成。并且，作为保护半导体器件的表面使之免受外界气氛影响的方法，在该表面上设置称作钝化膜的保护膜。
然而，近年来，随着半导体器件结构的微细化以及高集成化、工作高速化取得进展，布线的低电阻化的重要性提高了。与之相随，多半正在用电阻较低的铜(Cu)作为布线材料。也就是说，在上述密封环结构中使用铜的情况也在逐渐增加。
图29是表示现有半导体器件结构的图，是形成了密封环的区域的扩大剖面图。如上所述，密封环在切割线的内侧形成，分别在图29所示区域的左侧存在电路形成区，在右侧存在切割区。另外，在该图中省略了半导体器件的电路部分。
如该图所示，密封环110由第1接触111、第1布线层112、第2接触113、第2布线层114构成。形成了第1接触111的层间绝缘膜103、形成了以铜为材料的第1布线层112的层间绝缘膜105、形成了第2接触113的层间绝缘膜107、形成了以铜为材料的第2布线层114的层间绝缘膜109均被形成在形成了元件隔离膜102的硅衬底101上。并且，分别在层间绝缘膜103与层间绝缘膜105之间形成刻蚀阻止层104，在层间绝缘膜105与层间绝缘膜107之间形成刻蚀阻止层106，在层间绝缘膜107与层间绝缘膜109之间形成刻蚀阻止层108。
第1接触111及笫2接触113的材料例如可以是钨(W)，层间绝缘膜103、105、107、109的材料例如可以是等离子体氧化膜。并且，刻蚀阻止层104、106、108的材料例如可以是等离子体氮化膜。
并且，在最上层的层间绝缘膜上形成钝化膜120。在该例中，钝化膜120是由等离子体氮化膜121和聚酰亚胺122组成的2层结构。
由于密封环110及钝化膜120的存在，能够保护半导体器件的电路形成区使之免受来自外界气氛中的水分和离子的影响，从而可以在相当长的期间内使该半导体器件的特性稳定。
并且，在对切割区进行切割时密封环110还具有抑制在电路形成区发生裂纹的作用。在切割时往往在切割区发生裂纹，但因为在切割区与电路形成区之间存在密封环110，所以能够防止该裂纹到达电路形成区。
钝化膜120只在密封环110的电路形成区一侧形成，在切割区一侧，层间绝缘膜109的上表面露出。其理由是，在包括切割区的整个晶片表面形成钝化膜120的情况下，有在对切割区进行切割时因切割引起的应力(或裂纹)通过钝化膜120容易传递到电路形成区，从而在电路形成区发生裂纹的可能性。
因而，如图29所示，现有的半导体器件成为密封环110的最上层即第2布线层114的上表面露出的结构。即，第2布线层114的上表面暴露于大气中。与其他金属布线材料(例如铝)相比，铜比较容易被氧化、腐蚀。因而，如本例这样，在密封环结构的最上层即第2布线层114是铜的情况下，第2布线层114会被氧化、腐蚀。于是，会导致该密封环110对半导体器件的保护效果变差。
发明内容
本发明是为解决上述课题而进行的，其目的在于提供既能防止在最上层具有以铜为材料的层的密封环的氧化及腐蚀，又能防止切割时在电路形成区中发生裂纹的半导体器件。
本发明第1方面所述的半导体器件是具有以包围半导体芯片的电路形成区的方式在上述半导体芯片的边缘部附近的层间绝缘膜内形成的密封环；以及以覆盖上述半导体芯片的表面的方式在上述密封环的上层形成的钝化膜的半导体器件，其特征在于：上述钝化膜具有在上述电路形成区的外侧露出上述层间绝缘膜上表面的第1开口部，上述密封环的最上层的上表面被上述钝化膜覆盖。
本发明第2方面所述的半导体器件是具有以包围半导体芯片的电路形成区的方式在上述半导体芯片的边缘部附近的层间绝缘膜内形成的密封环；在上述密封环上面形成的铝布线层；以及以覆盖上述半导体芯片的表面的方式在上述密封环的上层形成的钝化膜的半导体器件，其特征在于：上述钝化膜具有露出上述层间绝缘膜的上表面的第1开口部，上述密封环的最上层的上表面被上述铝布线层覆盖。
本发明第3方面所述的半导体器件是第1或第2方面所述的半导体器件，其特征在于：在上述半导体芯片的切割区，上述层间绝缘膜具有包围上述密封环的第2开口部。
本发明第4方面所述的半导体器件是一种半导体器件，其特征在于：备有以包围半导体芯片的电路形成区的方式在上述半导体芯片的边缘部附近形成的密封环；以覆盖上述半导体芯片的表面的方式在上述密封环的上层形成，并具有露出上述密封环的最上层的上表面的第1开口部的第1钝化膜；在上述第1开口部形成的铝布线层；以及以覆盖上述第1钝化膜及上述铝布线的方式形成，并对上述第1钝化膜具有刻蚀选择性的第2钝化膜，上述第2钝化膜备有露出上述第1钝化膜的上表面的第2开口部。
本发明第5方面所述的半导体器件是第1至第4方面的任一方面所述的半导体器件，其特征在于：上述密封环的最上层是铜。
附图说明
图1是表示实施例1的半导体器件的结构的图。
图2是用于说明实施例1的半导体器件的制造工序的图。
图3是用于说明实施例1的半导体器件的制造工序的图。
图4是用于说明实施例1的半导体器件的制造工序的图。
图5是用于说明实施例1的半导体器件的制造工序的图。
图6是用于说明实施例1的半导体器件的制造工序的图。
图7是用于说明实施例1的半导体器件的制造工序的图。
图8是表示实施例2的半导体器件的结构的图。
图9是用于说明实施例2的半导体器件的制造工序的图。
图10是用于说明实施例2的半导体器件的制造工序的图。
图11是用于说明实施例2的半导体器件的制造工序的图。
图12是表示实施例3的半导体器件的结构的图。
图13是用于说明实施例3的半导体器件的制造工序的图。
图14是用于说明实施例3的半导体器件的制造工序的图。
图15是用于说明实施例3的半导体器件的制造工序的图。
图16是表示实施例3的半导体器件的变例的图。
图17是表示实施例4的半导体器件的结构的图。
图18是用于说明实施例4的半导体器件的制造工序的图。
图19是用于说明实施例4的半导体器件的制造工序的图。
图20是用于说明实施例4的半导体器件的制造工序的图。
图21是表示实施例4的半导体器件的变例的图。
图22是表示实施例5的半导体器件的结构的图。
图23是用于说明实施例5的半导体器件的制造工序的图。
图24是用于说明实施例5的半导体器件的制造工序的图。
图25是表示实施例6的半导体器件的结构的图。
图26是用于说明实施例6的半导体器件的制造工序的图。
图27是用于说明实施例6的半导体器件的制造工序的图。
图28是用于说明实施例6的半导体器件的制造工序的图。
图29是表示现有的半导体器件的结构的图。
具体实施方式
(实施例1)
图1是表示实施例1的半导体器件的结构的图，是形成了密封环的区域的放大剖面图。在该图中，与图29中图示的要素相同的要素都标以相同符号，其详细的说明从略。另外，在图1中，也是分别在图示的区域的左侧存在电路形成区，在右侧存在切割区。并且，第1布线层112及第2布线层114都以铜为材料。
在本实施例中，在钝化膜120上形成直达层间绝缘膜109的开口部123(等离子体氮化膜121的开口部123a及聚酰亚胺层122的开口部123b)。即，在开口部123，钝化膜120被完全去除，换言之，开口部123是未形成钝化膜120的区域。
开口部123具有狭缝形状，以包围密封环110的外侧的方式配置。也就是，开口部123的位置和第2布线层114上表面的位置相互错开，开口部123一方位于芯片的外侧(即切割区)。从而，第2布线层114上表面完全被钝化膜120覆盖，所以第2布线层114的上表面未暴露于大气中。因而，可以防止因第2布线层114被氧化、腐蚀而使密封环110对半导体器件的保护效果变差。
另外，由于开口部123的存在，对切割区进行切割时的应力难于传递到电路形成区上的钝化膜120上，从而能够防止在电路形成区引入裂纹。
图2～图7是表示图1所示的半导体器件的制造工序的图。以下，基于这些图说明本实施例的半导体器件的制造方法。
在衬底101上用STI(浅沟槽隔离)形成例如厚300nm的沟槽隔离(元件隔离膜102)。然后，例如淀积1000nm高密度等离子体(HDP)氧化膜，通过用CMP(化学机械抛光)法研磨掉300nm，形成层间绝缘膜103。并且，例如通过用具有直径0.10μm的图形的抗蚀剂掩模干法刻蚀层间绝缘膜103，形成了用于形成第1接触111的开口。这时，对硅衬底101和层间绝缘膜103以具有充分刻蚀选择比的条件进行刻蚀。接着，用CVD(化学气相淀积)法，例如形成分别淀积了TiN及Ti各20nm的阻挡层金属(图中未示出)后，同样用CVD法淀积作为第1接触111的材料的钨。然后，通过用CMP法去除层间绝缘膜103上的钨及阻挡层金属，形成笫1接触111(图2)。
接着，例如通过淀积50nm的等离子体氮化膜，形成刻蚀阻止层104。此外，例如淀积400nm等离子体氮化膜，通过用CMP法研磨掉200nm，形成层间绝缘膜105。并且，通过以抗蚀剂掩模131作为掩模干法刻蚀层间绝缘膜105，形成了用于形成第1布线层112的开口(图3)。
去除抗蚀剂掩模131后，通过用溅射法分别形成TaN及Ta膜各10nm，形成阻挡层金属(图中未示出)，接着，用电镀法淀积400nm成为第1布线层112的材料的铜。而且，通过用CMP法去除层间绝缘膜105上的铜及阻挡层金属，形成第1布线层112。
而且，例如通过淀积50nm等离子体氮化膜，形成刻蚀阻止层106。接着，例如淀积400nm等离子体氧化膜，通过用CMP法研磨掉200nm，形成层间绝缘膜107。其后，例如通过用直径0.10μm的抗蚀剂掩模干法刻蚀层间绝缘膜107，形成了用于形成第2接触113的开口。并且，用CVD法例如形成分别淀积了TiN及Ti各20nm的阻挡层金属(图中未示出)后，同样用CVD法淀积200nm作为第2接触113的材料的钨200nm。然后，通过用CMP法去除在层间绝缘膜107上形成的开口之外的钨及阻挡层金属，形成第2接触113。
然后，通过淀积30nm等离子体氮化膜，形成刻蚀阻止层108，例如淀积400nm等离子体氧化膜，通过用CMP法研磨掉200nm，形成层间绝缘膜109。之后，以抗蚀剂掩模132作为掩模干法刻蚀层间绝缘膜109，从而形成了用于形成第2布线层114的开口(图4)。
去除抗蚀剂掩模132后，用溅射法分别形成TaN及Ta膜各10nm，形成阻挡层金属(图中未示出)，接着，通过用电镀法淀积400nm成为第2布线层114的材料的铜。而且，通过用CMP法除去层间绝缘膜109上的铜及阻挡层金属，形成第2布线层114(图5)。经过以上工序，密封环110的形成结束。
其次，淀积800nm作为钝化膜120的等离子体氮化膜层121(图6)。而且，在等离子体氮化膜层121上形成抗蚀剂掩模133，以抗蚀剂掩模133作为掩模刻蚀氮化膜层121，形成开口部123a。这时，开口部123a以包围密封环110的外侧的方式形成。开口部123a例如可以形成为宽1μm的狭缝形状。
最后，淀积聚酰亚胺层122，以开口部123a上开口后的抗蚀剂掩模作为掩模进行刻蚀，在聚酰亚胺膜122上形成开口部123b。通过以上的工序，形成了图1所示的本实施例的半导体器件。
另外，在上述的说明中，层间绝缘膜103、105、107、109假定为等离子体氧化膜，而例如也可以是FSG(掺F硅酸盐玻璃)膜及有机模、SiON、SiOC、SiCF等低介电常数膜(低k膜)。并且，这些层间绝缘膜的厚度不限定于以上示出的数值，例如，也可以是0～200nm。同样，刻蚀阻止层104、106、108假定为等离子体氮化膜，而例如也可以是SiC、SiON。而且，厚度也不限定于以上示出的数值。另外，第1及第2接触111、112的材料也可以是钨以外的例如Al、TiN、Ru等金属或多晶硅等。
钝化膜120假定为等离子体氮化层121及聚酰亚胺层122组成的两层结构，但也既可以是单层结构也可以是两层以上的多层结构。同样，作为钝化膜120的材料，除等离子体氮化膜及聚酰亚胺膜以外，还可以是例如FSG膜、有机膜、SiON、SiOC、SiCF等低介电常数材料。在钝化膜120上形成的开口部123的宽度并不限定为1μm。
在钝化膜120上不只是密封环110的外侧的开口部123，只要版图布局图允许，在密封环110的内侧也可以形成包围电路形成区的狭缝状开口。在这种情况下，抑制在电路形成区发生裂纹的效果更强。但在这种情况下，钝化膜120所起的保护效果有变差的可能性，所以必须注意。
另外，开口部123也可以不是狭缝形状，例如，也可以是切割区一侧的钝化膜全部被去除的结构。
还有，在图1中，构成开口部123的等离子体氮化膜层121的开口部123a及聚酰亚胺层122的开口部123b的宽度大致以同样大小示出，但只要布局图允许，可以把氮化膜层121的开口部123a的宽度形成为比123b大(或者，如果曝光有可能，可以把聚酰亚胺层122的开口部123b的宽度形成为比123a小)。由此，可以把对于开口部123a和开口部123b的对位偏移的裕量取得大一些。
另外，开口部123的形成工序是通过在形成了等离子体氮化膜层121的开口部123a后淀积聚酰亚胺层122形成开口部123b进行而加以说明的，但也可以进行如下：即，首先淀积等离子体氮化膜层121及聚酰亚胺层122，在聚酰亚胺层122上形成开口部123b后，也可以把该聚酰亚胺层作为掩模自对准地在等离子体氮化膜层121上形成开口部123a。在这种情况下，没有必要进行开口部123a与开口部123b的对位，同时能够减少制造工序数。
另外，在本实施例中说明了具有2层布线结构的半导体器件，但即使在例如单层结构或3层以上的多层布线结构的场合，也能得到与上述同样效果，这一点是清楚的。
(实施例2)
在实施例1中，构成密封环110的各层全部用单镶嵌法形成，但根据在电路形成区内的电路形成工序，也可以用双镶嵌法。作为其一例，图8是表示用双镶嵌法形成密封环110的第2接触113及第2布线层114的场合的结构图。在该图中，对与图1同样的要素标以同一符号。对于双镶嵌法，接触和布线层的埋入同时进行，所以第2接触113和第2布线层114可一起用铜形成。
在本实施例中，在钝化膜120上，也以包围密封环110的外侧的方式形成直达层间绝缘膜109的狭缝形状的开口部123。并且，第2布线层114上表面完全被钝化膜120覆盖，所以第2布线层114的上表面未暴露在大气中。
因而，与实施例1一样，可以防止因第2布线层114被氧化、腐蚀而使密封环110对半导体器件的保护效果变差。并且，由于开口部123的存在，对切割区进行切割时的应力难于传递到电路形成区上的钝化膜上，从而能够防止在电路形成区引入裂纹。
图9～图11是表示图8所示的半导体器件的制造工序的图。以下，基于这些图说明本实施例的半导体器件的制造方法。
首先，在形成了元件隔离膜102上的硅衬底101上形成层间绝缘膜103、刻蚀阻止层104、层间绝缘膜105、第1接触111及第1布线层112。并且，因为这些工序与实施例1一样，所以这里的说明省略。
并且，例如形成等离子体氮化膜的刻蚀阻止层106，接着，例如形成等离子体氧化膜的层间绝缘膜107。之后，在层间绝缘膜107上，在形成第2接触113的区域形成被开口了的抗蚀剂掩模134。并且，利用以抗蚀剂掩模134作为掩模的干法刻蚀，形成了用于形成第2接触113的开口(图9)。
去除抗蚀剂掩模134后，再在形成第2布线层114的区域形成被开口了的抗蚀剂掩模135。利用以此作为掩模的干法刻蚀，在层间绝缘膜107上形成了用于形成第2布线层114的开口(图10)。
去除抗蚀剂掩模135后，通过用溅射法分别形成TaN及Ta膜各10nm，形成阻挡层金属(图中未示出)，接着用电镀法淀积铜。而且，通过用CMP法去除层间绝缘膜107上的铜及阻挡层金属，在层间绝缘膜107上形成第2接触113以及第2布线层114(图11)。
并且，用与实施例1同样的工序，通过形成具有开口部123的钝化膜120，形成图8所示的本实施例的半导体器件。
对于双镶嵌法来说，由于接触和布线层的埋入同时进行，所以能够谋求制造工序数的减少。而且，一般而言，与单镶嵌法工艺相比，双镶嵌法工艺能够把对位的裕量做小，所以可以更可靠地形成密封环110。
(实施例3)
图12是表示实施例3的半导体器件的结构的图。在该图中，对与图1同样的要素标以同一符号。如该图所示，在作为密封环110的最上层的第2布线层114上，形成覆盖该第2布线层114上表面的铝布线层141。
另外，在本实施例中，在钝化膜120上，也以包围密封环110的外侧的方式形成直达层间绝缘膜109的狭缝形状的开口部123。并且，第2布线层114的上表面因为被铝布线层141完全覆盖住，所以第2布线层114的上表面未暴露于大气中。
因而，与实施例1一样，可以防止因第2布线层114被氧化、腐蚀而使密封环110对半导体器件的保护效果变差。并且，由于开口部123的存在，对切割区进行切割时的应力难于传递到电路形成区上的钝化膜上，从而能够防止在电路形成区引入裂纹。
并且，例如在实施例1中，当开口部123由于对位的偏移而被形成在第2布线层114的上方的情况下，第2布线层114在开口部123露出。但是，在本实施例中，在开口部123被形成在第2布线层114的上方的情况下，铝布线层141在开口部123露出，但它下面的第2布线层114未露出。因为铝比铜难以氧化及腐蚀，所以，其结果是，能够防止密封环110对半导体器件的保护效果变差。从而，在开口部123形成时不能得到高精度的对位精度的情况下仍然有效。
此外，在切割区与密封环110之间，用于形成开口部123的空间不能确保的情况下，也可以有意地将开口部123形成在铝布线层141的上方。即，即使将开口部123形成在密封环110的上方及内侧，该开口部123如果位于铝布线层141的上面，则因为在该开口部123上第2布线层114及密封环110的内侧的层间绝缘膜109未露出，所以密封环110及钝化膜120对半导体器件的保护效果的变差不会发生。
图13～图15是表示图12所示半导体器件的制造工序的图。以下，基于这些图说明本实施例的半导体器件的制造方法。
首先，用与在实施例1中图2～图5所示同样的工序，形成密封环110。这些工序的细节在实施例1中已作说明，所以这里的说明从略。然后，形成密封环110的第2布线层114及层间绝缘膜109上的铝布线层141(图13)。
并且，在第2布线层114的上方形成抗蚀剂掩模142，以此为掩模刻蚀铝布线层141。其结果是，形成了覆盖第2布线层114的上表面的铝布线层141(图14)。这时，考虑到第2布线层114与铝布线层141的对位偏移，铝布线层141以比第2布线层114大一圈的宽度形成。即，通过以对位偏移量大于第2布线层114的宽度形成铝布线层141，铝布线层141可以完全地覆盖第2布线层114的上表面。
去除抗蚀剂掩模142后，淀积作为钝化膜120的等离子体氮化膜层121。并且，在等离子体氮化膜层121上形成抗蚀剂掩模143，并以抗蚀剂掩模143作为掩模刻蚀等离子体氮化膜层121，形成开口部123a。这时，开口部123a以包围密封环110的外侧的方式形成(图15)。
最后，淀积聚酰亚胺层122，将开口部123a上开口了的抗蚀剂掩模作为掩模进行刻蚀，在聚酰亚胺层122上形成开口部123b。利用以上的工序，就形成了图12所示的本实施例的半导体器件。
另外，在以上的说明中，构成密封环110的各层全部用单镶嵌法形成，但如实施例2所示，也可以用双镶嵌法。作为其一例，图16是表示用双镶嵌法形成密封环110的第2接触113及第2布线层114的场合的结构的图。对于双镶嵌法来说，接触和布线层的埋入同时进行，所以第2接触113和第2布线层114一起用铜形成。关于图16所示的密封环110的制造工序，因为与实施例2相同，所以在这里的说明从略。
对于双镶嵌法来说，由于接触和布线层的埋入同时进行，所以能够谋求制造工序数的减少。而且，一般而言，与单镶嵌法工艺相比，双镶嵌法工艺的对位的裕量大，所以可以更可靠地形成密封环110。
(实施例4)
例如在实施例1中，开口部123因对位偏移而被形成在第2布线层114的上方的情况下，第2布线层114在开口部123上露出。于是，为防止出现这种情况，在实施例3中示出了具有覆盖第2布线层114的铝布线层141的结构。但如上所述，在这种情况下，必须比第2布线层114大一圈地形成铝布线层141，因而妨碍了半导体器件的小型化。
另一方面，为防止在开口部123上露出第2布线层114，考虑在第2布线层114及层间绝缘膜109上形成与等离子体氮化膜121具有刻蚀选择性的保护膜。但是，在这种情况下，会发生切割时的裂纹通过该保护膜直达电路形成区。
图17是表示实施例4的半导体器件的结构的图。在该图中，对与图1同样的要素标以同一符号。在本实施例中，密封环110上方的钝化膜120由聚酰亚胺层122、等离子体氮化膜层121及等离子体氧化膜层151的3层结构形成。等离子体氧化膜层151具有对等离子体氮化膜层121的刻蚀选择性。并且，等离子体氧化膜层151在第2布线层114上具有开口部151a，铝布线层152在开口部151a上形成。
按照本实施例，即使在开口部123在第2布线层114的上方形成的情况下，因为具有对等离子体氮化膜层121的刻蚀选择性的等离子体氧化膜层151或铝布线层152覆盖住第2布线层114，所以第2布线层114未露出。因而，在形成开口部123时，在不能得到高精度的对位精度的情况下是有效的。
并且，与实施例3不同，因为铝布线层152没有必要形成得比第2布线层114大，所以有助于器件的小型化。而且，在等离子体氧化膜层151上具有形成了铝布线层152的开口部151a，所以能够防止切割时的裂纹通过等离子体氧化膜层151到达电路形成区。
而且，即使在密封环110的上方及内侧形成开口部123，由于第2布线层114及密封环110的内侧层间绝缘膜109未在该开口部123露出，所以密封环110及钝化膜120对半导体器件的保护效果的变差不会发生。
在本实施例中，说明在图17中用参考编号151表示的作为第1钝化膜的层的等离子体氧化膜及用121表示的作为第2钝化膜的层的等离子体氮化膜的组合。然而，若在第1钝化膜与第2钝化膜之间具有刻蚀选择性的组合，则用其他组合也可。
图18～图20是表示图17所示的半导体器件的制造工序的图。以下基于这些图说明本实施例的半导体器件的制造方法。
首先，用与在实施例1中图2～图5所示的同样工序形成密封环110。这些工序的细节在实施例1中已作说明，所以这里的说明从略。
然后，通过在密封环110的第2布线层114及层间绝缘膜109上形成等离子体氧化膜层151，形成将第2布线层114上方开口了的抗蚀剂掩模153，以该抗蚀剂掩模153作为掩模刻蚀等离子体氧化膜层151，形成开口部151a(图18)。这时，开口部151a的宽度也可以比笫2布线层114的宽度窄。
其次，在等离子体氧化膜层151上淀积铝布线层152。并且，在开口部151a的上方形成抗蚀剂掩模154，以抗蚀剂掩模154作为掩模刻蚀铝布线层152(图19)。这时，抗蚀剂掩模154如果形成得比开口部151a的宽度大一圈也可，不一定必须比第2布线层114的宽度大。因为铝布线层152的宽度由抗蚀剂掩模154的宽度规定，所以如果将抗蚀剂掩模154做得比第2布线层114的宽度窄，则进行布局图设计使形成密封环110的区域的宽度比实施例3中的窄成为可能，因而有助于半导体器件的小型化。
去除抗蚀剂掩模154后，淀积钝化膜120的等离子体氮化膜层121。并且，在等离子体氮化膜层121上形成抗蚀剂掩模155，以抗蚀剂掩模155作为掩模刻蚀等离子体氮化膜层121，形成开口部123a。这时，开口部123a以包围密封环110的外侧的方式被形成(图20)。
最后，淀积聚酰亚胺层122，以开口部123a上开口了的抗蚀剂掩模作为掩模进行刻蚀，在聚酰亚胺层122上形成开口部123b。通过以上工序，形成图17所示的本实施例的半导体器件。
另外，在以上的说明中，构成密封环110的各层全部用单镶嵌法形成，但如实施例2所示，也可以用双镶嵌法。作为其一例，图21是表示用双镶嵌法形成密封环110的第2接触113及第2布线层114的场合的结构的图。对于双镶嵌法来说，接触和布线层的埋入同时进行，所以第2接触113和第2布线层114一起用铜形成。关于图21所示的密封环110的制造工序，因为与实施例2相同，所以在这里的说明从略。
对于双镶嵌法来说，由于接触和布线层的埋入同时进行，所以能够谋求制造工序数的减少。而且，一般而言，与单镶嵌法工艺相比，双镶嵌法工艺的对位裕量大，所以可以更可靠地形成密封环110。
(实施例5)
图22是表示实施例5的半导体器件的结构的图。在该图中，对与图1同样的要素标以同一符号。如该图所示，开口部123直达刻蚀阻止层108。即，开口部123由聚酰亚胺层122的开口部123b、等离子体氮化膜层121的开口部123a以及层间绝缘膜109的开口部123c构成。在这种情况下，对切割区进行切割时的应力比图1的场合更难以传递到电路形成区。因而，防止裂纹被引入电路形成区的效果比实施例1强。
另外，在使用上述低介电常数膜(低k膜)作为层间绝缘膜的场合，本实施例尤其有效。一般而言，低介电常数膜多半是多孔膜，因此在加热处理时收缩大的情况居多。从而，例如在使用这种低介电常数膜作为层间绝缘膜109的场合，这种收缩引起的应力加到层间绝缘膜109本身，容易发生裂纹。因而，以层间绝缘膜109具有开口部123c的方式能够减缓由这种收缩引起的应力，从而能够防止裂纹发生。
图23及图24是表示图22所示的半导体器件的制造工序的图。以下，基于这些图说明本实施例的半导体器件的制造方法。
首先，以与在实施例1中图2～图6所示的工序同样的工序形成密封环110，并在其上淀积钝化膜120的等离子体氮化膜层121(图23)。这些工序的细节在实施例1中已作说明，所以这里的说明从略。
并且，在等离子体氮化膜121上形成抗蚀剂掩模156，以抗蚀剂掩模156作为掩模刻蚀等离子体氮化膜层121，形成包围密封环110的外侧的开口部123a的同时，刻蚀层间绝缘膜109，形成开口部123c。
最后，淀积聚酰亚胺层122，以开口部123a上开口了的抗蚀剂掩模作为掩模进行刻蚀，在聚酰亚胺层122上形成开口部123b。通过以上工序，形成图22所示的本实施例的半导体器件。
另外，在以上的说明中，构成密封环110的各层全部用单镶嵌法形成，但如实施例2所示，也可以用双镶嵌法。在这种情况下，在图8中开口部123成为直达层间绝缘膜107下面的刻蚀阻止层106的结构。
对于双镶嵌法来说，由于接触和布线层的埋入同时进行，所以能够谋求制造工序数的减少。而且，一般而言，与单镶嵌法工艺相比，双镶嵌法工艺的对位裕量大，所以可以更可靠地形成密封环110。
(实施例6)
例如，在电路形成区的电路形成工序中应用双镶嵌法的情况下，如实施例2那样，在形成密封环110时也可以用双镶嵌法。但是，密封环的各层只用双镶嵌法工艺中的接触形成工序也能够形成。
图25是表示本实施例的半导体器件的结构的图。在该图中，对与图1同样的要素标以同一符号。在这里，该半导体器件假定用铜作为布线材料。
如该图所示，密封环210由第1接触211、第1布线层212、第2接触213、第3接触214及第4接触215构成。第1接触211及第1布线层212用单镶嵌法形成，第2接触213、第3接触214及第4接触215用双镶嵌法的接触形成工序形成。对于双镶嵌法来说，接触以与布线层同样的材料形成，所以第2接触213、第3接触214及第4接触215用铜形成。
形成了第1接触211的层间绝缘膜201、形成了第1布线层212的层间绝缘膜203、形成了笫2接触213的层间绝缘膜205、形成了第3接触214的层间绝缘膜207、形成了笫4接触215的层间绝缘膜209在形成了元件隔离膜102的硅衬底101上形成。并且，在层间绝缘膜201与层间绝缘膜203之间形成刻蚀阻止层202，在层间绝缘膜203与层间绝缘膜205之间形成刻蚀阻止层204，在层间绝缘膜205与层间绝缘膜207之间形成刻蚀阻止层206，在层间绝缘膜207与层间绝缘膜209之间形成刻蚀阻止层208。
直达层间绝缘膜209的开口部123(等离子体氮化膜层121的开口部123a及聚酰亚胺层122的开口部123b)在钝化膜120上形成。即，在开口部123上钝化膜120被完全去除。从而，与实施例1一样，在切割时能够防止裂纹进入电路形成区。并且，因为第2布线层114上表面完全被钝化膜120覆盖，所以能够防止因第4接触215被氧化、腐蚀而使由密封环210对半导体器件的保护效果变差。
图26～图28是表示图25所示的半导体器件的制造工序的图。以下，基于这些图说明本实施例的半导体器件的制造方法。
首先，在形成元件隔离膜102的硅衬底101上形成层间绝缘膜201、刻蚀阻止层202、层间绝缘膜203、第1接触211，以及第1布线层212。另外，这些工序与实施例1一样，所以这里的说明从略。
其后，例如由等离子体氮化膜形成刻蚀阻止层204，接着，例如由等离子体氧化膜形成层间绝缘膜205。然后，在层间绝缘膜205上，形成对形成第2接触213的区域进行了开口的抗蚀剂掩模221。并且，通过以抗蚀剂掩模221作为掩模的干法刻蚀，形成了用于形成第2接触213的开口(图26)。去除抗蚀剂掩模221后，在电路形成区中形成用于布线的沟槽，但这时在形成密封环210的区域却不进行任何处理。
而且，形成了阻挡层金属(图中未示出)后用电镀法淀积铜。并且，通过用CMP法去除层间绝缘膜205上的铜及阻挡层金属，在层间绝缘膜205上形成笫2接触213(图27)。这样，第2接触213只用双镶嵌工艺中的接触形成工序就能形成。
然后，与上述一样，只使用双镶嵌工艺中的接触形成工序来形成刻蚀阻止层206、层间绝缘膜207和第3接触214，并且，再在其上形成刻蚀阻止层208、层间绝缘膜209和第4接触215(图28)。通过以上工序，密封环210的形成结束。
并且，通过与实施例1同样的工序形成具有开口部123的钝化膜120，即可形成图25所示的本实施例的半导体器件。
这样，在本实施例中，构成密封环210的规定层(第2接触213、第3接触214、第4接触215)只由双镶嵌工艺中的接触形成工序形成。这种场合与用双镶嵌工艺中的接触形成工序和布线形成工序双方的场合不同，因为不进行密封环210的布线层与接触的对位，所以不必留有对于该对位偏移的裕量。因而，与上述的其他实施例比较，能够更窄地构成密封环的宽度。
另外，在以上的说明中，说明了构成密封环210的层中的一部分只用双镶嵌工艺中的接触形成工序形成的做法，但根据电路形成区的接触及布线形成方法，所有的层都只用双镶嵌工艺中的接触形成工序形成也可。
按照本发明第1方面所述的半导体器件，密封环部的最上层的上表面被钝化膜覆盖，所以密封环部的最上层的上表面不暴露于大气之中。因而，例如即使在密封环的最上层使用铜的场合，因其被氧化、腐蚀而能够防止该密封环对半导体器件的保护效果变差。并且，由于存在不形成钝化膜的区域，对切割区进行切割时的应力难以传递到电路形成区上的钝化膜上，因而能够防止在电路形成区引入裂纹。
按照本发明第2方面所述的半导体器件，密封环的最上层的上表面被铝布线层覆盖，所以密封环的最上层的上表面不暴露于大气之中。另外，在未形成钝化膜的区域，即使铝布线层露出，因为铝难以发生氧化、腐蚀，所以密封环对半导体器件的保护效果的变差能够防止。因而，在得不到高精度的对位精度的场合，以及不能确保在切割区与密封环之间用于形成未形成钝化膜的区域的空间的场合均有效。
按照本发明第3方面所述的半导体器件，在第1或第2方面所述的半导体器件中，因为在半导体芯片的切割区，层间绝缘膜具有包围着密封环部的开口部，所以对切割区进行切割时的应力更难以传递到电路形成区。从而，防止裂纹进入电路形成区的效果更进一步得到提高。尤其是在使用因加热处理而收缩大的材料作为层间绝缘膜的场合，特别有效。
按照本发明第4方面所述的半导体器件，因为在第1钝化膜的第1开口部形成铝布线层，所以密封环部的最上层的上表面不暴露于大气中。并且，即使在第2开口部在密封环的最上层的上方形成的场合，由于铝布线层的存在，该密封环的最上层也不至露出。而且，铝布线层不必形成得比密封环的最上层的宽度大，所以有助于器件的小型化。并且，第2钝化膜备有露出第1钝化膜的上表面的第2开口部，所以对切割区进行切割时的应力难以传递到电路形成区上的钝化膜上，因而能够防止裂纹引入电路形成区。
按照本发明第5方面所述的半导体器件，在第1至第4方面的任一方面所述的半导体器件中，因为密封环的最上层是铜，所以能够谋求布线的低电阻化。并且，铜虽易被氧化、腐蚀，但密封环的最上层的上表面未暴露于大气中，所以能够抑制密封环最上层的氧化、腐蚀，因而能够防止该密封环对半导体器件的保护效果变差。
Claims (5)
1.一种半导体器件，具有以包围半导体芯片的电路形成区的方式在上述半导体芯片的边缘部附近的层间绝缘膜内形成的密封环；以及
以覆盖上述半导体芯片的表面的方式在上述密封环上方形成的钝化膜，其特征在于，
上述钝化膜具有在上述电路形成区的外侧露出上述层间绝缘膜上表面的第1开口部，
上述密封环的最上层的上表面被上述钝化膜覆盖。
2.一种半导体器件，具有以包围半导体芯片的电路形成区的方式在上述半导体芯片的边缘部附近的层间绝缘膜内形成的密封环；
在上述密封环上面形成的铝布线层；以及
以覆盖上述半导体芯片的表面的方式在上述密封环的上层形成的钝化膜，其特征在于，
上述钝化膜具有露出上述层间绝缘膜的上表面的第1开口部，
上述密封环的最上层的上表面被上述铝布线层覆盖。
3.如权利要求1或2所述的半导体器件，其特征在于，
在上述半导体芯片的切割区，上述层间绝缘膜具有包围上述密封环的第2开口部。
4.一种半导体器件，其特征在于，
备有：
以包围半导体芯片的电路形成区的方式在上述半导体芯片的边缘部附近形成的密封环；
以覆盖上述半导体芯片的表面的方式在上述密封环的上层形成，并具有露出上述密封环的最上层的上表面的第1开口部的第1钝化膜；
在上述第1开口部形成的铝布线层；以及
以覆盖上述第1钝化膜及上述铝布线的方式形成，并对上述第1钝化膜具有刻蚀选择性的第2钝化膜，
上述第2钝化膜备有露出上述第1钝化膜的上表面的第2开口部。
5.如权利要求1、2或4所述的半导体器件，其特征在于，上述密封环的最上层是铜。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
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| ASS | Succession or assignment of patent right |
Owner name: RENESAS ELECTRONICS CORPORATION Free format text: FORMER OWNER: MISSUBISHI ELECTRIC CORP. Effective date: 20140416 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20140416 Address after: Kawasaki, Kanagawa, Japan Patentee after: Renesas Electronics Corp. Address before: Tokyo, Japan Patentee before: MITSUBISHI ELECTRIC Corp. |
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| CP02 | Change in the address of a patent holder |
Address after: Tokyo, Japan Patentee after: Renesas Electronics Corp. Address before: Kawasaki, Kanagawa, Japan Patentee before: Renesas Electronics Corp. |
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| CX01 | Expiry of patent term |
Granted publication date: 20070516 |
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| CX01 | Expiry of patent term |