JP5445439B2 - 半導体ウェーハ及びその製造方法 - Google Patents
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Description
本発明は、半導体ウェーハ及びその製造方法に関し、特に、半導体基板上に形成されたスクライブラインと集積回路部との間の段差を低減することにより、レジストの塗布ムラを低減し、この集積回路部上に形成される薄膜素子の寸法精度を高め、その結果、薄膜素子の特性の向上を図ることが可能な技術に関するものである。
従来、ＩＣ、ＬＳＩ等の半導体装置は、シリコンウェーハ等の半導体ウェーハ上に、薄膜成長技術、リソグラフィ技術、エッチング技術等を用いて複数の集積回路（ＩＣ）部を形成し、この半導体ウェーハをダイシングソー等を用いてスクライブラインに沿って切断することにより集積回路（ＩＣ）部を相互に切り離して半導体チップとし、この半導体チップをリードフレームにボンディングし、その後、樹脂モールドすることで作製される。
近年、各種電子機器の高機能化、小型化、薄厚化に伴い、半導体装置に磁気センサ、温度センサ、圧力センサ等の機能を付加した複合半導体装置が提案され実用化されている。
この複合半導体装置の一種に集積回路（ＩＣ）に巨大磁気抵抗効果（ＧＭＲ）素子を付加した磁気センサ付半導体装置がある（例えば、特許文献１参照）。
近年、各種電子機器の高機能化、小型化、薄厚化に伴い、半導体装置に磁気センサ、温度センサ、圧力センサ等の機能を付加した複合半導体装置が提案され実用化されている。
この複合半導体装置の一種に集積回路（ＩＣ）に巨大磁気抵抗効果（ＧＭＲ）素子を付加した磁気センサ付半導体装置がある（例えば、特許文献１参照）。
図５は、従来の磁気センサ付半導体チップ（半導体装置）が複数個形成されたシリコンウェーハ（半導体ウェーハ）の一例を示す平面図、図６は同磁気センサ付半導体チップ及びその周辺部を示す拡大平面図、図７は図６のＡ−Ａ線に沿う断面図である。
図において、符号１はシリコンウェーハであり、シリコン基板（半導体基板）２上にスクライブライン３が格子状に形成されることにより複数の集積回路形成領域がマトリックス状に形成され、これらの集積回路形成領域それぞれには集積回路（ＩＣ）部４が形成さ
れている。
図において、符号１はシリコンウェーハであり、シリコン基板（半導体基板）２上にスクライブライン３が格子状に形成されることにより複数の集積回路形成領域がマトリックス状に形成され、これらの集積回路形成領域それぞれには集積回路（ＩＣ）部４が形成さ
れている。
ＩＣ部４は、電気回路を含む配線層と絶縁層を交互に積層した積層構造のもので、アナログ・デジタル・コンバータ（ＡＤＣ）、メモリ（Ｍ）、アナログ回路（ＡｎＣ）等を備えた集積回路（ＩＣ）５と、このＩＣ５の各々の辺（図６では、４辺）の外側に隣接して設けられ、このＩＣ５に電気的に接続される巨大磁気抵抗効果（ＧＭＲ）素子６〜９とを備えており、これらＧＭＲ素子６〜９により磁気センサが構成されている。
このＩＣ部４の周囲にはシールリング部１１が形成され、このシールリング部１１の外側には、隣接する集積回路形成領域との間に形成された所定の幅を有する帯状の領域であるスクライブライン３が形成されている。
このスクライブライン３には、その中心線に沿って半導体チップ分離用の溝１３が形成されている。
このＩＣ部４の周囲にはシールリング部１１が形成され、このシールリング部１１の外側には、隣接する集積回路形成領域との間に形成された所定の幅を有する帯状の領域であるスクライブライン３が形成されている。
このスクライブライン３には、その中心線に沿って半導体チップ分離用の溝１３が形成されている。
このＩＣ部４、シールリング部１１及びスクライブライン３の断面構造は、図７に示すように、ｐ型のシリコン基板（ｐ−Ｓｉ基板）２１上にアナログ・デジタル・コンバータ（ＡＤＣ）、メモリ（Ｍ）、アナログ回路（ＡｎＣ）等を備えたＩＣ（図示せず）及び酸化ケイ素からなる絶縁層２２が形成され、これらＩＣ及び絶縁層２２を覆いかつ一端部がシールリング部１１に延出する様に絶縁層２３が形成され、この絶縁層２３上には所定の配線パターンを有する配線層２４ａ、絶縁層２５ａ、所定の配線パターンを有する配線層２４ｂ、絶縁層２５ｂが順次積層されている。これら絶縁層２３、２５ａ、２５ｂは、シールリング部１１において上方の絶縁層２５ａが下方の絶縁層２３を、上方の絶縁層ｂが下方の絶縁層１６ａをそれぞれ覆う様に傾斜して積層されている。
そして、最上層の絶縁層２５ｂの平坦面上にはＧＭＲ素子６〜９及び配線層２４ｃが形成されるとともに、シールリング部１１に延出する傾斜面上には、最上層の配線層２４ｃと同一層からなる金属層２６がその下端部がｐ−Ｓｉ基板２１に接触する様に形成され、これらＧＭＲ素子６〜９、配線層２４ｃ及び金属層２６を覆うように窒化ケイ素からなるパッシベーション膜（保護絶縁層）２８が形成されている。また、配線層２４ａ〜２４ｃはヴィアホールに充填された金属により相互に電気的に接続されている。
このパッシベーション膜２８の下端部はシールリング部１１内に収まる様にパターニングされ、このパッシベーション膜２８に覆われずに露出しているｐ−Ｓｉ基板２１上の領域がスクライブライン３とされている。
このパッシベーション膜２８の下端部はシールリング部１１内に収まる様にパターニングされ、このパッシベーション膜２８に覆われずに露出しているｐ−Ｓｉ基板２１上の領域がスクライブライン３とされている。
図８は、従来のシリコンウェーハの他の一例を示す断面図であり、この集積回路（ＩＣ）部３１は、ＧＭＲ素子６〜９、配線層２４ｃ及び金属層２６の上端部を覆う様に平坦化絶縁層３２が形成され、この平坦化絶縁層３２及び金属層２６を覆う様にパッシベーション膜３３が形成された構成である。
また、図９は、従来のシリコンウェーハのさらに他の一例を示す断面図であり、このシールリング部４１は、絶縁層２３、配線層２４ａと同一層からなる金属層４２ａ、絶縁層２５ａ、配線層２４ｂと同一層からなる金属層４２ｂ、絶縁層２５ｂ、配線層２４ｃと同一層からなる金属層４２ｃが積層され、これら金属層４２ａ〜４２ｃはヴィアホールに充填された金属により相互に電気的に接続され、ＧＭＲ素子６〜９、配線層２４ｃ及び金属層４２ｃの一端部を覆う様に平坦化絶縁層３２が形成され、この平坦化絶縁層３２及び金属層４２ｃの上部、及び絶縁層２３、２５ａ、２５ｂの端部を覆う様にパッシベーション膜３３が形成され、このパッシベーション膜３３の下端部がシールリング部４１内に収まる様にパターニングされた構成である。
これらの磁気センサ付半導体チップは、ＩＣに磁気抵抗効果素子を組み込んだ構成であるから、各種電子機器の高機能化、小型化、薄厚化に対して対応可能なものとなっている。
また、図９は、従来のシリコンウェーハのさらに他の一例を示す断面図であり、このシールリング部４１は、絶縁層２３、配線層２４ａと同一層からなる金属層４２ａ、絶縁層２５ａ、配線層２４ｂと同一層からなる金属層４２ｂ、絶縁層２５ｂ、配線層２４ｃと同一層からなる金属層４２ｃが積層され、これら金属層４２ａ〜４２ｃはヴィアホールに充填された金属により相互に電気的に接続され、ＧＭＲ素子６〜９、配線層２４ｃ及び金属層４２ｃの一端部を覆う様に平坦化絶縁層３２が形成され、この平坦化絶縁層３２及び金属層４２ｃの上部、及び絶縁層２３、２５ａ、２５ｂの端部を覆う様にパッシベーション膜３３が形成され、このパッシベーション膜３３の下端部がシールリング部４１内に収まる様にパターニングされた構成である。
これらの磁気センサ付半導体チップは、ＩＣに磁気抵抗効果素子を組み込んだ構成であるから、各種電子機器の高機能化、小型化、薄厚化に対して対応可能なものとなっている。
ところで、従来の薄膜素子付半導体チップの、いわゆるチップ領域では、ＩＣ部４、３１が電気回路を含む配線層と、絶縁層を積層した多層構造となっている。磁気センサ等の薄膜素子は、その特性を劣化させないために一般的に薄い膜厚で形成されるため、多層構造の上に保護層で平坦化して、その上に形成される。
しかしながら、これらチップ領域を区画するスクライブライン３においては、ｐ−Ｓｉ基板２１の表面が露出した状態になっているので、段差が大きく、このＩＣ部４、３１の上に薄膜素子を形成するためのレジスト形成領域においてレジストの塗布ムラ（ストライエーション）が発生し、結果として、薄膜素子の形状、寸法が不安定になる虞があった。また、薄膜素子に起因する汚染物質によって露出したＳｉに影響を及ぼす虞もあった。
しかしながら、これらチップ領域を区画するスクライブライン３においては、ｐ−Ｓｉ基板２１の表面が露出した状態になっているので、段差が大きく、このＩＣ部４、３１の上に薄膜素子を形成するためのレジスト形成領域においてレジストの塗布ムラ（ストライエーション）が発生し、結果として、薄膜素子の形状、寸法が不安定になる虞があった。また、薄膜素子に起因する汚染物質によって露出したＳｉに影響を及ぼす虞もあった。
本発明は、上記の事情に鑑みてなされたものであって、半導体基板上に形成されたスクライブラインと集積回路部との間の段差を低減することで、集積回路部におけるレジストの塗布ムラを低減することができ、その結果、この集積回路部上に形成される薄膜素子の寸法精度を高めることができ、この薄膜素子の特性を向上させることのできる半導体ウェーハ及びその製造方法を提供することを目的とする。
上記課題を解決するために、本発明は次の様な半導体ウェーハ及びその製造方法を提供した。
すなわち、本発明の半導体ウェーハは、半導体基板上にスクライブ領域により区画された複数の集積回路形成領域を有し、これらの集積回路形成領域に多層構造の集積回路部を形成し、これらの集積回路部の周囲にシールリング部が形成されてなる半導体ウェーハであって、前記多層構造の集積回路部には、前記半導体基板を覆う第１絶縁層と、前記第１絶縁層上に配置された第１配線層と、前記第１配線層及び前記第１絶縁層を覆う第２絶縁層と、前記第２絶縁層上に配置された第２配線層と、前記第２配線層及び前記第２絶縁層を覆う第３絶縁層と、前記第３絶縁層上に配置された第３配線層と、が備えられ、前記シールリング部には、前記第１配線層と同一材料からなるものであって当該シールリング部における前記半導体基板の中央部分を覆う第１金属層と、前記第２配線層と同一材料からなるものであって前記第２絶縁層の斜面に形成されて窪み、底部が前記第１金属層に接する第２金属層と、前記第３配線層と同一材料からなるものであって前記第３絶縁層の斜面に形成されて窪み、底部が前記第２金属層に接する第３金属層とが備えられ、窪んだ形状の前記第３金属層、前記集積回路形成領域及び前記スクライブ領域を覆うように表面が平坦化された平坦化絶縁層が形成され、該平坦化絶縁層上に保護絶縁層が形成されてなることを特徴とする。
すなわち、本発明の半導体ウェーハは、半導体基板上にスクライブ領域により区画された複数の集積回路形成領域を有し、これらの集積回路形成領域に多層構造の集積回路部を形成し、これらの集積回路部の周囲にシールリング部が形成されてなる半導体ウェーハであって、前記多層構造の集積回路部には、前記半導体基板を覆う第１絶縁層と、前記第１絶縁層上に配置された第１配線層と、前記第１配線層及び前記第１絶縁層を覆う第２絶縁層と、前記第２絶縁層上に配置された第２配線層と、前記第２配線層及び前記第２絶縁層を覆う第３絶縁層と、前記第３絶縁層上に配置された第３配線層と、が備えられ、前記シールリング部には、前記第１配線層と同一材料からなるものであって当該シールリング部における前記半導体基板の中央部分を覆う第１金属層と、前記第２配線層と同一材料からなるものであって前記第２絶縁層の斜面に形成されて窪み、底部が前記第１金属層に接する第２金属層と、前記第３配線層と同一材料からなるものであって前記第３絶縁層の斜面に形成されて窪み、底部が前記第２金属層に接する第３金属層とが備えられ、窪んだ形状の前記第３金属層、前記集積回路形成領域及び前記スクライブ領域を覆うように表面が平坦化された平坦化絶縁層が形成され、該平坦化絶縁層上に保護絶縁層が形成されてなることを特徴とする。
この半導体ウェーハでは、前記シールリング部に前記集積回路部の最上層の第３配線層に対応する第３金属層を形成し、該第３金属層、前記集積回路形成領域及び前記スクライブ領域を覆うように表面が平坦化された平坦化絶縁層を形成し、該平坦化絶縁層上に保護絶縁層を形成したことにより、集積回路形成領域、シールリング部及びスクライブ領域全体が平坦化され、集積回路形成領域とスクライブ領域との間の段差が無くなる。これにより、前記集積回路部におけるレジストの塗布ムラが低減され、この集積回路部上に形成される薄膜素子の寸法精度が高まり、この薄膜素子の特性が向上する。
また、本発明の半導体ウェーハでは、前記平坦化絶縁層が前記第３金属層の窪みが露出するように選択除去された後に、前記第３金属層及び前記平坦化絶縁層の表面に前記保護絶縁層が形成されていてもよい。
この半導体ウェーハでは、前記平坦化絶縁層を、前記第３金属層の窪みが露出するように選択除去し、前記第３金属層及び前記平坦化絶縁層の表面に前記保護絶縁層を形成することにより、水分の浸入経路となる平坦化絶縁層がシールリング部にて切断され、前記集積回路部へ水分が浸入する虞が無くなる。
この半導体ウェーハでは、前記平坦化絶縁層を、前記第３金属層の窪みが露出するように選択除去し、前記第３金属層及び前記平坦化絶縁層の表面に前記保護絶縁層を形成することにより、水分の浸入経路となる平坦化絶縁層がシールリング部にて切断され、前記集積回路部へ水分が浸入する虞が無くなる。
また、本発明の半導体ウェーハでは、前記第３金属層の平坦部を露出するように前記平坦化絶縁層が選択除去された後に、前記金属層及び前記平坦化絶縁層の表面に前記保護絶縁層が形成されていてもよい。
この半導体ウェーハでは、前記平坦化絶縁層を、前記第３金属層の平坦部が露出するように選択除去し、前記第３金属層及び前記平坦化絶縁層の表面に前記保護絶縁層を形成することにより、集積回路形成領域及びスクライブ領域とシールリング部との間の段差が小さくなる。
この半導体ウェーハでは、前記平坦化絶縁層を、前記第３金属層の平坦部が露出するように選択除去し、前記第３金属層及び前記平坦化絶縁層の表面に前記保護絶縁層を形成することにより、集積回路形成領域及びスクライブ領域とシールリング部との間の段差が小さくなる。
また、本発明の半導体ウェーハは、半導体基板上にスクライブ領域により区画された複数の集積回路形成領域を有し、これらの集積回路形成領域に多層構造の集積回路部を形成し、これらの集積回路部の周囲にシールリング部が形成されてなる半導体ウェーハであって、前記多層構造の集積回路部には、前記半導体基板を覆う第１絶縁層と、前記第１絶縁層上に配置された第１配線層と、前記第１配線層及び前記第１絶縁層を覆う第２絶縁層と、前記第２絶縁層上に配置された第２配線層と、前記第２配線層及び前記第２絶縁層を覆う第３絶縁層と、前記第３絶縁層上に配置された第３配線層と、が備えられ、前記シールリング部には、前記第１配線層と同一材料からなるものであって当該シールリング部における前記半導体基板の中央部分を覆う第１金属層と、前記第２配線層と同一材料からなるものであって前記第２絶縁層の斜面に形成されて窪み、底部が前記第１金属層に接する第２金属層と、前記第３配線層と同一材料からなるものであって前記第３絶縁層の斜面に形成されて窪み、底部が前記第２金属層に接する第３金属層とが備えられ、前記第３金属層のうちの窪んだ部分、前記集積回路形成領域及び前記スクライブ領域を覆うように表面が平坦化された平坦化絶縁層が形成され、前記平坦化絶縁層の前記表面が、前記第３金属層のうち前記集積回路形成領域側及び前記スクライブ領域側にある平坦部分の上面と面一とされており、前記第３金属層の前記平坦部分及び前記平坦化絶縁層の上に保護絶縁層が形成されてなることを特徴とする。
この半導体ウェーハでは、前記第３金属層上に形成された前記平坦化絶縁層を全面除去して前記第３金属層の表面と前記平坦化絶縁層の表面を面一とし、これらの表面上に前記保護絶縁層を形成したことにより、集積回路形成領域、シールリング部及びスクライブ領域全体が平坦化され、集積回路形成領域とスクライブ領域との間の段差が無くなる。
また、第３金属層上の平坦化絶縁層を全面除去したことにより、水分の浸入経路となる平坦化絶縁層がシールリング部にて切断され、前記集積回路部へ水分が浸入する虞が無くなる。
この半導体ウェーハでは、前記第３金属層上に形成された前記平坦化絶縁層を全面除去して前記第３金属層の表面と前記平坦化絶縁層の表面を面一とし、これらの表面上に前記保護絶縁層を形成したことにより、集積回路形成領域、シールリング部及びスクライブ領域全体が平坦化され、集積回路形成領域とスクライブ領域との間の段差が無くなる。
また、第３金属層上の平坦化絶縁層を全面除去したことにより、水分の浸入経路となる平坦化絶縁層がシールリング部にて切断され、前記集積回路部へ水分が浸入する虞が無くなる。
前記平坦化絶縁層上または前記保護絶縁層上に、薄膜素子を形成してなることを特徴とする。
この半導体ウェーハでは、前記平坦化絶縁層上または前記保護絶縁層上に、薄膜素子を形成したことにより、集積回路部と薄膜素子とが一体化され、集積回路としての機能と薄膜素子としての機能を併せ持ったデバイスのさらなる高機能化、小型化、薄厚化が可能となる。
この半導体ウェーハでは、前記平坦化絶縁層上または前記保護絶縁層上に、薄膜素子を形成したことにより、集積回路部と薄膜素子とが一体化され、集積回路としての機能と薄膜素子としての機能を併せ持ったデバイスのさらなる高機能化、小型化、薄厚化が可能となる。
前記薄膜素子は、磁気抵抗効果素子であることを特徴とする。
この半導体ウェーハでは、前記薄膜素子を磁気抵抗効果素子としたことにより、集積回路部と磁気抵抗効果素子とが一体化され、集積回路としての機能と磁気センサとしての機能を併せ持ったデバイスのさらなる高機能化、小型化、薄厚化が可能となる。
また、前記平坦化絶縁層はＳｉＯ ２ からなることが好ましい。
この半導体ウェーハでは、前記薄膜素子を磁気抵抗効果素子としたことにより、集積回路部と磁気抵抗効果素子とが一体化され、集積回路としての機能と磁気センサとしての機能を併せ持ったデバイスのさらなる高機能化、小型化、薄厚化が可能となる。
また、前記平坦化絶縁層はＳｉＯ ２ からなることが好ましい。
本発明の半導体ウェーハの製造方法は、半導体基板上にスクライブ領域により区画された複数の集積回路形成領域を有し、これらの集積回路形成領域に多層構造の集積回路部を形成し、これらの集積回路部の周囲にシールリング部を形成してなる半導体ウェーハの製造方法であって、前記多層構造の集積回路部を形成する際に、前記半導体基板を覆う第１絶縁層と、前記第１絶縁層上に配置する第１配線層と、前記第１配線層及び前記第１絶縁層を覆う第２絶縁層と、前記第２絶縁層上に配置する第２配線層と、前記第２配線層及び前記第２絶縁層を覆う第３絶縁層と、前記第３絶縁層上に配置する第３配線層と、を順次形成するとともに、前記シールリング部を形成する際に、前記第１配線層と同一材料からなるものであって当該シールリング部における前記半導体基板の中央部分を覆う第１金属層を形成し、前記第２配線層と同一材料からなるものであって前記第２絶縁層の斜面に形成されて窪み、底部が前記第１金属層に接する第２金属層を形成し、前記第３配線層と同一材料からなるものであって前記第３絶縁層の斜面に形成されて窪み、底部が前記第２金属層に接する第３金属層を前記第３配線層と同時に形成し、窪んだ形状の前記第３金属層、前記集積回路形成領域及び前記スクライブ領域を覆うように平坦化絶縁層を形成し、この平坦化絶縁層上に直接、または該平坦化絶縁層上に保護絶縁層を介して薄膜素子を形成することを特徴とする。
この半導体ウェーハの製造方法では、前記集積回路部の最上層の第３配線層を形成すると同時に前記シールリング部に第３金属層を形成し、これら第３金属層、前記集積回路形成領域及び前記スクライブ領域を覆うように平坦化絶縁層を形成することにより、集積回路形成領域、シールリング部及びスクライブ領域全体が平坦化されることで、集積回路形成領域とスクライブ領域との間の段差の無い半導体ウェーハが容易に作製される。
また、本発明では、半導体ウェーハの製造方法として、半導体基板上にスクライブ領域により区画された複数の集積回路形成領域を有し、これらの集積回路形成領域に多層構造の集積回路部を形成し、これらの集積回路部の周囲にシールリング部を形成してなる半導体ウェーハの製造方法であって、前記多層構造の集積回路部を形成する際に、前記半導体基板を覆う第１絶縁層と、前記第１絶縁層上に配置する第１配線層と、前記第１配線層及び前記第１絶縁層を覆う第２絶縁層と、前記第２絶縁層上に配置する第３配線層とを順次形成するとともに、前記シールリング部を形成する際に、前記第１配線層と同一材料からなるものであって当該シールリング部における前記半導体基板の中央部分を覆う第１金属層を形成し、前記第２配線層と同一材料からなるものであって前記第２絶縁層の斜面に形成されて窪み、底部が前記第１金属層に接する第２金属層を形成し、前記第３配線層と同一材料からなるものであって前記第３絶縁層の斜面に形成されて窪み、底部が前記第２金属層に接する第３金属層を前記第３配線層と同時に形成し、前記第３金属層、前記集積回路形成領域及び前記スクライブ領域を覆うように平坦化絶縁層を形成し、前記第３金属層上の前記平坦化絶縁層を選択除去し、残った平坦化絶縁層上に直接、または該平坦化絶縁層上に保護絶縁層を介して薄膜素子を形成することにしてもよい。
この半導体ウェーハの製造方法では、前記集積回路部の最上層の第３配線層を形成すると同時に前記シールリング部に第３金属層を形成し、これら第３金属層、前記集積回路形成領域及び前記スクライブ領域を覆うように平坦化絶縁層を形成し、前記第３金属層上の前記平坦化絶縁層を選択除去することにより、集積回路形成領域とスクライブ領域との間の段差が小さく、かつ水分の浸入経路となる平坦化絶縁層がシールリング部にて切断され、前記集積回路部へ水分が浸入する虞が無い半導体ウェーハが容易に作製される。
これらの半導体ウェーハの製造方法は、少なくとも前記薄膜素子を覆うように第２の保護絶縁層を形成することを特徴とする。
この半導体ウェーハの製造方法では、少なくとも前記薄膜素子を覆うように第２の保護絶縁層を形成することにより、第２の保護絶縁層により薄膜素子を外部環境から保護する。
この半導体ウェーハの製造方法では、少なくとも前記薄膜素子を覆うように第２の保護絶縁層を形成することにより、第２の保護絶縁層により薄膜素子を外部環境から保護する。
これらの半導体ウェーハの製造方法は、前記平坦化絶縁層の表面を化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により平坦化することを特徴とする。
この半導体ウェーハの製造方法では、前記平坦化絶縁層の表面を化学機械研磨により平坦化することにより、ナノメートルオーダーの光学的な平坦度を有する平坦化絶縁層が容易に得られる。
また、前記平坦化絶縁層はＳｉＯ ２ からなることが好ましい。
この半導体ウェーハの製造方法では、前記平坦化絶縁層の表面を化学機械研磨により平坦化することにより、ナノメートルオーダーの光学的な平坦度を有する平坦化絶縁層が容易に得られる。
また、前記平坦化絶縁層はＳｉＯ ２ からなることが好ましい。
本発明の半導体ウェーハによれば、シールリング部に集積回路部の最上層の第３配線層に対応する第３金属層を形成し、これら第３金属層、集積回路形成領域及びスクライブ領域を覆うように表面が平坦化された平坦化絶縁層を形成し、この平坦化絶縁層上に保護絶縁層を形成したので、集積回路形成領域とスクライブ領域との間の段差を無くすことができ、したがって、前記集積回路部におけるレジストの塗布ムラを低減することができ、この集積回路部上に形成される薄膜素子の寸法精度を高めることができ、この薄膜素子の特性を向上させることができる。
前記平坦化絶縁層を、前記第３金属層の窪みが露出するように選択除去し、前記第３金属層及び前記平坦化絶縁層の表面に前記保護絶縁層を形成すれば、水分の浸入経路となる平坦化絶縁層をシールリング部にて切断することができ、前記集積回路部への水分の浸入を防止することができる。
前記平坦化絶縁層を、前記第３金属層の平坦部が露出するように選択除去し、前記第３金属層及び前記平坦化絶縁層の表面に前記保護絶縁層を形成すれば、集積回路形成領域及びスクライブ領域とシールリング部との間の段差を小さくすることができ、したがって、前記集積回路部におけるレジストの塗布ムラを低減することができ、この集積回路部上に形成される薄膜素子の寸法精度を高めることができ、この薄膜素子の特性を向上させることができる。
前記第３金属層上に形成された前記平坦化絶縁層を全面除去して前記第３金属層の表面と前記平坦化絶縁層の表面を面一とし、これらの表面上に前記保護絶縁層を形成すれば、集積回路形成領域、シールリング部及びスクライブ領域全体を平坦化することができ、集積回路形成領域とスクライブ領域との間の段差を無くすことができる。
また、第３金属層上の平坦化絶縁層を全面除去したので、水分の浸入経路となる平坦化絶縁層をシールリング部にて切断することができ、前記集積回路部への水分の浸入を防止することができる。
また、第３金属層上の平坦化絶縁層を全面除去したので、水分の浸入経路となる平坦化絶縁層をシールリング部にて切断することができ、前記集積回路部への水分の浸入を防止することができる。
前記平坦化絶縁層上または前記保護絶縁層上に、薄膜素子を形成すれば、集積回路部と薄膜素子とを一体化することができ、集積回路としての機能と薄膜素子としての機能を併せ持ったデバイスのさらなる高機能化、小型化、薄厚化を図ることができる。
前記薄膜素子を磁気抵抗効果素子とすれば、集積回路部と磁気抵抗効果素子とを一体化することができ、集積回路としての機能と磁気センサとしての機能を併せ持ったデバイスのさらなる高機能化、小型化、薄厚化を図ることができる。
本発明の半導体ウェーハの製造方法によれば、集積回路部の最上層の第３配線層を形成すると同時にシールリング部に第３金属層を形成し、これら第３金属層、集積回路形成領域及びスクライブ領域を覆うように平坦化絶縁層を形成するので、集積回路形成領域とスクライブ領域との間に段差の無い半導体ウェーハを容易に作製することができる。
本発明の他の半導体ウェーハの製造方法によれば、集積回路部の最上層の第３配線層を形成すると同時にシールリング部に第３金属層を形成し、これら第３金属層、集積回路形成領域及びスクライブ領域を覆うように平坦化絶縁層を形成し、第３金属層上の平坦化絶縁層を選択除去するので、集積回路形成領域とスクライブ領域との間の段差が小さくかつ集積回路部への水分の浸入の虞が無い半導体ウェーハを容易に作製することができる。
少なくとも前記薄膜素子を覆うように第２の保護絶縁層を形成すれば、第２の保護絶縁層により薄膜素子を外部環境から保護することができる。 前記平坦化絶縁層の表面を化学機械研磨（ＣＭＰ）により平坦化すれば、ナノメートルオーダーの光学的な平坦度を有する平坦化絶縁層を容易に得ることができる。したがって、集積回路形成領域とスクライブ領域との間に段差の無い半導体ウェーハを容易に作製することができる。
本発明の半導体ウェーハ及びその製造方法の各実施の形態について図面に基づき説明する。
「第１の実施形態」
図１は本発明の第１の実施形態の磁気センサ付半導体チップ（半導体装置）が複数個形成されたシリコンウェーハ（半導体ウェーハ）の要部を示す断面図であり、この図においては、図７と同一の構成要素については同一の符号を付してある。
「第１の実施形態」
図１は本発明の第１の実施形態の磁気センサ付半導体チップ（半導体装置）が複数個形成されたシリコンウェーハ（半導体ウェーハ）の要部を示す断面図であり、この図においては、図７と同一の構成要素については同一の符号を付してある。
図１において、符号５１はｐ−Ｓｉ基板２１上の集積回路形成領域に形成された集積回路（ＩＣ）部、５２はＩＣ部５１の周囲に形成されたシールリング部、５３はシールリング部５２の外側に隣接する集積回路形成領域との間に形成されたスクライブライン（スクライブ領域）である。
ｐ−Ｓｉ基板２１上のＩＣ部５１及びスクライブライン５３を覆うように酸化ケイ素（ＳｉＯ２）からなる絶縁層２３が形成され、この絶縁層２３上には所定の配線パターンを有し金（Ａｕ）、アルミニウム（Ａｌ）等の金属からなる配線層２４ａ（第１配線層）が形成されるとともに、シールリング部５２の中心部分を覆うように配線層２４ａと同一の材料からなる金属層５４ａ（第１金属層）が形成され、この配線層２４ａを含む絶縁層２３上にはＳｉＯ２からなる絶縁層２５ａ（第１絶縁層）が金属層５４ａの両端部を覆う様に形成されている。
ｐ−Ｓｉ基板２１上のＩＣ部５１及びスクライブライン５３を覆うように酸化ケイ素（ＳｉＯ２）からなる絶縁層２３が形成され、この絶縁層２３上には所定の配線パターンを有し金（Ａｕ）、アルミニウム（Ａｌ）等の金属からなる配線層２４ａ（第１配線層）が形成されるとともに、シールリング部５２の中心部分を覆うように配線層２４ａと同一の材料からなる金属層５４ａ（第１金属層）が形成され、この配線層２４ａを含む絶縁層２３上にはＳｉＯ２からなる絶縁層２５ａ（第１絶縁層）が金属層５４ａの両端部を覆う様に形成されている。
この絶縁層２５ａ上には、所定の配線パターンを有しＡｕ、Ａｌ等の金属からなる配線層２４ｂ（第２配線層）が形成されるとともに、この配線層２４ｂと同一の材料からなる金属層５４ｂ（第２配線層）が、その底部が金属層５４ａに接触する様に形成され、これら配線層２４ｂ、絶縁層２５ａ及び金属層５４ｂの両端部を覆うように絶縁層２５ｂ（第２絶縁層）が形成され、この最上層の絶縁層２５ｂの平坦面上にはＧＭＲ素子６〜９及び配線層２４ｃ（第３配線層）が形成されるとともに、最上層の配線層２４ｃと同一の材料からなる金属層５４ｃ（第３金属層）がシールリング部５２の中心部分を覆いかつその底部が金属層５４ｂに接触する様に形成されている。
配線層２４ｃ及び金属層５４ｃを覆うように、表面が平坦化されたＳｉＯ２からなる平坦化絶縁層５５が形成され、この平坦化絶縁層５５上には窒化ケイ素（Ｓｉ３Ｎ４）からなるパッシベーション膜（保護絶縁層）５６が形成され、パッシベーション膜５６上にはＧＭＲ素子６〜９が形成されている。
このように、平坦化絶縁層５５を、ＩＣ部５１、シールリング部５２及びスクライブライン５３の全体を覆うとともに、その表面を平坦面としたことにより、ＩＣ部５１とスクライブライン５３との間の段差が無くなる。これにより、このＩＣ部５１上に、さらに薄膜素子を形成するためにレジストを塗布する様な場合においても、塗布ムラが生じることが無くなり、このＩＣ部５１上に形成される薄膜素子の寸法精度も高まる。
次に、このシリコンウェーハの製造方法について説明する。
通常の薄膜技術を用いて、ｐ−Ｓｉ基板２１上に、絶縁層２３、配線層２４ａ（第１配線層）、金属層５４ａ（第１金属層）、絶縁層２５ａ（第１絶縁層）、配線層２４ｂ（第２配線層）、金属層５４ｂ（第２金属層）、絶縁層２５ｂ（第２絶縁層）、ＧＭＲ素子６〜９、配線層２４ｃ（第３配線層）及び金属層５４ｃ（第３金属層）を形成する。
通常の薄膜技術を用いて、ｐ−Ｓｉ基板２１上に、絶縁層２３、配線層２４ａ（第１配線層）、金属層５４ａ（第１金属層）、絶縁層２５ａ（第１絶縁層）、配線層２４ｂ（第２配線層）、金属層５４ｂ（第２金属層）、絶縁層２５ｂ（第２絶縁層）、ＧＭＲ素子６〜９、配線層２４ｃ（第３配線層）及び金属層５４ｃ（第３金属層）を形成する。
次いで、ＳＯＧ（Spin On Glass）法により、配線層２４ｃ及び金属層５４ｃを覆うように、ペルヒドロポリシラザンを主成分とする塗布液を塗布し、その後、所定時間放置してレベリングを行い、表面が平坦な塗布膜とする。この塗布膜を大気中、４５０℃程度にて焼成し、高純度のＳｉＯ２からなる平坦化絶縁層５５とする。この平坦化絶縁層５５の表面は平坦度に優れたものとなっている。
次いで、ＣＶＤ法により、平坦化絶縁層５５を覆うようにＳｉ３Ｎ４からなるパッシベーション膜５６を成膜する。
例えば、プラズマＣＶＤ法の場合では、ＳｉＨ４−ＮＨ３（Ｎ２）あるいはＳｉＨ４−Ｎ２Ｏを原料として３００℃程度の成長温度で成膜することができる。
次いで、パッシベーション膜５６上にＧＭＲ素子６〜９を形成する。
その後、このＧＭＲ素子６〜９を覆うように第２の保護絶縁層（図示略）を形成する。
例えば、プラズマＣＶＤ法の場合では、ＳｉＨ４−ＮＨ３（Ｎ２）あるいはＳｉＨ４−Ｎ２Ｏを原料として３００℃程度の成長温度で成膜することができる。
次いで、パッシベーション膜５６上にＧＭＲ素子６〜９を形成する。
その後、このＧＭＲ素子６〜９を覆うように第２の保護絶縁層（図示略）を形成する。
この製造方法では、配線層２４ｃ及び金属層５４ｃを覆うように平坦化絶縁層５５を形成することにより、ＩＣ部５１とスクライブライン５３との間の段差が無くなる。これにより、ＩＣ部５１とスクライブライン５３との間の段差の無いシリコンウェーハが容易に得られる。
また、配線層２４ｃ及び金属層５４ｃを覆うように、ペルヒドロポリシラザンを主成分とする塗布液を塗布し、その後、大気中、４５０℃程度にて焼成し、高純度のＳｉＯ２からなる平坦化絶縁層５５とすることで、表面の平坦度に優れた平坦化絶縁層５５が容易に得られる。
また、配線層２４ｃ及び金属層５４ｃを覆うように、ペルヒドロポリシラザンを主成分とする塗布液を塗布し、その後、大気中、４５０℃程度にて焼成し、高純度のＳｉＯ２からなる平坦化絶縁層５５とすることで、表面の平坦度に優れた平坦化絶縁層５５が容易に得られる。
以上説明した様に、本実施形態のシリコンウェーハによれば、ＩＣ部５１、シールリング部５２及びスクライブライン５３の全体を覆う様に平坦化絶縁層５５を形成し、しかも、その表面を平坦面としたので、ＩＣ部５１とスクライブライン５３との間の段差を無くすことができる。したがって、このＩＣ部５１上に、さらに薄膜素子を形成するためにレジストを塗布する様な場合においても、塗布ムラを低減することができ、このＩＣ部５１上に形成される薄膜素子の寸法精度を高めることができる。
本実施形態のシリコンウェーハの製造方法によれば、ＩＣ部５１、シールリング部５２及びスクライブライン５３の全体を覆うように平坦化絶縁層５５を形成するので、ＩＣ部５１とスクライブライン５３との間に段差が無いシリコンウェーハを作製することができる。
また、ＩＣ部５１、シールリング部５２及びスクライブライン５３全体を覆うように、ペルヒドロポリシラザンを主成分とする塗布液を塗布し、その後、大気中、４５０℃程度にて焼成し、高純度のＳｉＯ２からなる平坦化絶縁層５５とするので、表面の平坦度に優れた平坦化絶縁層５５を容易に得ることができる。
また、ＩＣ部５１、シールリング部５２及びスクライブライン５３全体を覆うように、ペルヒドロポリシラザンを主成分とする塗布液を塗布し、その後、大気中、４５０℃程度にて焼成し、高純度のＳｉＯ２からなる平坦化絶縁層５５とするので、表面の平坦度に優れた平坦化絶縁層５５を容易に得ることができる。
「第２の実施形態」
本発明の第２の実施形態のシリコンウェーハ（半導体ウェーハ）の製造方法について説明する。
本実施形態のシリコンウェーハの製造方法は、上述した第１の実施形態のシリコンウェーハを製造する方法であるから、図１を参照して説明することとする。
本発明の第２の実施形態のシリコンウェーハ（半導体ウェーハ）の製造方法について説明する。
本実施形態のシリコンウェーハの製造方法は、上述した第１の実施形態のシリコンウェーハを製造する方法であるから、図１を参照して説明することとする。
通常の薄膜技術を用いて、ｐ−Ｓｉ基板２１上に、絶縁層２３、配線層２４ａ、金属層５４ａ、絶縁層２５ａ、配線層２４ｂ、金属層５４ｂ、絶縁層２５ｂ、配線層２４ｃ及び金属層５４ｃを形成する。
次いで、配線層２４ｃ及び金属層５４ｃを覆うように、化学気相堆積（ＣＶＤ：Chemical Vapor Deposition）法により、ＳｉＨ４−Ｏ２を原料としてＳｉＯ２からなる平坦化絶縁層５５を成膜する。
次いで、配線層２４ｃ及び金属層５４ｃを覆うように、化学気相堆積（ＣＶＤ：Chemical Vapor Deposition）法により、ＳｉＨ４−Ｏ２を原料としてＳｉＯ２からなる平坦化絶縁層５５を成膜する。
この平坦化絶縁層５５の表面は、下地層である絶縁層２５ｂ、配線層２４ｃ及び金属層５４ｃの表面形状に類似した形状の凹凸が形成されている。そこで、この平坦化絶縁層５５の全面をＣＭＰにより研磨し、表面を平坦化する。
このＣＭＰは、研磨用ヘッドに研磨すべきシリコンウェーハを装着し、ＳｉＯ２、酸化セリウム（ＣｅＯ２）等の微粒子を水酸化カリウム（ＫＯＨ）やアンモニア水（ＮＨ４ＯＨ）等のアルカリ性水溶液中に分散させたスラリーを定盤に装着された研磨パッド上に滴下し、上記のシリコンウェーハを所定の圧力の下で所定の角速度で自転させつつ、同時に異なる角速度で回転する定盤上を公転することにより行われる。
これにより、表面が研磨されてナノメートルオーダーの光学的な平坦度を有する平坦化絶縁層５５を得ることができる。
このＣＭＰは、研磨用ヘッドに研磨すべきシリコンウェーハを装着し、ＳｉＯ２、酸化セリウム（ＣｅＯ２）等の微粒子を水酸化カリウム（ＫＯＨ）やアンモニア水（ＮＨ４ＯＨ）等のアルカリ性水溶液中に分散させたスラリーを定盤に装着された研磨パッド上に滴下し、上記のシリコンウェーハを所定の圧力の下で所定の角速度で自転させつつ、同時に異なる角速度で回転する定盤上を公転することにより行われる。
これにより、表面が研磨されてナノメートルオーダーの光学的な平坦度を有する平坦化絶縁層５５を得ることができる。
次いで、ＣＶＤ法により、平坦化絶縁層５５を覆うようにＳｉ３Ｎ４からなるパッシベーション膜５６を成膜する。
例えば、プラズマＣＶＤ法の場合では、ＳｉＨ４−ＮＨ３（Ｎ２）あるいはＳｉＨ４−Ｎ２Ｏを原料として３００℃程度の成長温度で成膜することができる。
以上により、ＩＣ部５１とスクライブライン５３との間の段差の無いシリコンウェーハを得ることができる。
例えば、プラズマＣＶＤ法の場合では、ＳｉＨ４−ＮＨ３（Ｎ２）あるいはＳｉＨ４−Ｎ２Ｏを原料として３００℃程度の成長温度で成膜することができる。
以上により、ＩＣ部５１とスクライブライン５３との間の段差の無いシリコンウェーハを得ることができる。
この製造方法によれば、ＩＣ部５１、シールリング部５２及びスクライブライン５３の全体を覆うように平坦化絶縁層５５を形成し、この平坦化絶縁層５５の表面を平坦化するので、ＩＣ部５１とスクライブライン５３との間に段差が無いシリコンウェーハを容易に作製することができる。
また、この平坦化絶縁層５５の全面をＣＭＰにより研磨し、この表面を平坦化するので、ナノメートルオーダーの光学的な平坦度を有する平坦化絶縁層５５を容易に得ることができる。したがって、ＩＣ部５１とスクライブライン５３との間に段差の無いシリコンウェーハを容易に作製することができる。
また、この平坦化絶縁層５５の全面をＣＭＰにより研磨し、この表面を平坦化するので、ナノメートルオーダーの光学的な平坦度を有する平坦化絶縁層５５を容易に得ることができる。したがって、ＩＣ部５１とスクライブライン５３との間に段差の無いシリコンウェーハを容易に作製することができる。
なお、平坦化絶縁層５５の表面をＣＭＰにより研磨し平坦化する替わりに、パッシベーション膜５６の表面をＣＭＰにより研磨し平坦化してもよい。
この様な場合であっても、ＩＣ部５１とスクライブライン５３との間に段差の無いシリコンウェーハを容易に作製することができる。
この様な場合であっても、ＩＣ部５１とスクライブライン５３との間に段差の無いシリコンウェーハを容易に作製することができる。
「第１の参考形態」
図２は本発明の第１の参考形態の磁気センサ付半導体チップ（半導体装置）が複数個形成されたシリコンウェーハ（半導体ウェーハ）の要部を示す断面図であり、本参考形態のシリコンウェーハが上述した第１の実施形態のシリコンウェーハと異なる点は、第１の実施形態のシリコンウェーハでは、金属層５４ｃの全面を覆うように平坦化絶縁層５５を形成し、この平坦化絶縁層５５の全面にパッシベーション膜５６を成膜したのに対し、本参考形態のシリコンウェーハでは、ドライエッチング等により金属層５４ｃ上の平坦化絶縁層５５を選択除去して窓５７を形成し、この窓５７により金属層５４ｃのスクライブ領域に相当する窪み部分を露出させ、残った平坦化絶縁層５５及び露出された金属層５４ｃを覆うようにパッシベーション膜５６を成膜した点である。
図２は本発明の第１の参考形態の磁気センサ付半導体チップ（半導体装置）が複数個形成されたシリコンウェーハ（半導体ウェーハ）の要部を示す断面図であり、本参考形態のシリコンウェーハが上述した第１の実施形態のシリコンウェーハと異なる点は、第１の実施形態のシリコンウェーハでは、金属層５４ｃの全面を覆うように平坦化絶縁層５５を形成し、この平坦化絶縁層５５の全面にパッシベーション膜５６を成膜したのに対し、本参考形態のシリコンウェーハでは、ドライエッチング等により金属層５４ｃ上の平坦化絶縁層５５を選択除去して窓５７を形成し、この窓５７により金属層５４ｃのスクライブ領域に相当する窪み部分を露出させ、残った平坦化絶縁層５５及び露出された金属層５４ｃを覆うようにパッシベーション膜５６を成膜した点である。
このシリコンウェーハの製造方法について説明する。
平坦化絶縁層５５を形成するまでは、上述した第１の実施形態の製造方法と全く同様である。
その後、ドライエッチング等により金属層５４ｃ上の平坦化絶縁層５５をエッチング（選択除去）し、金属層５４ｃのスクライブ領域に相当する窪み部分を露出させる。
次いで、プラズマＣＶＤ法等により、平坦化絶縁層５５及び露出された金属層５４ｃの表面を覆うようにパッシベーション膜５６を成膜する。
以上により、ＩＣ部５１とスクライブライン５３との間の段差の無いシリコンウェーハを得ることができる。
平坦化絶縁層５５を形成するまでは、上述した第１の実施形態の製造方法と全く同様である。
その後、ドライエッチング等により金属層５４ｃ上の平坦化絶縁層５５をエッチング（選択除去）し、金属層５４ｃのスクライブ領域に相当する窪み部分を露出させる。
次いで、プラズマＣＶＤ法等により、平坦化絶縁層５５及び露出された金属層５４ｃの表面を覆うようにパッシベーション膜５６を成膜する。
以上により、ＩＣ部５１とスクライブライン５３との間の段差の無いシリコンウェーハを得ることができる。
本参考形態のシリコンウェーハにおいても、平坦化絶縁層５５が、ＩＣ部５１及びスクライブライン５３全体を覆っているので、ＩＣ部５１とスクライブライン５３との間の段差を無くすことができる。
また、金属層５４ｃ上の平坦化絶縁層５５を選択除去し、露出された金属層５４ｃの表面に直接パッシベーション膜５６を成膜したので、水分の浸入経路となる平坦化絶縁層５５がシールリング部５２にて切断され、ＩＣ部５１への水分の浸入を防止することができる。
また、金属層５４ｃ上の平坦化絶縁層５５を選択除去し、露出された金属層５４ｃの表面に直接パッシベーション膜５６を成膜したので、水分の浸入経路となる平坦化絶縁層５５がシールリング部５２にて切断され、ＩＣ部５１への水分の浸入を防止することができる。
本参考形態のシリコンウェーハの製造方法によれば、平坦化絶縁層５５をエッチングして金属層５４ｃのスクライブ領域に相当する窪み部分を露出させ、この露出された金属層５４ｃの表面を覆うようにパッシベーション膜５６を成膜するので、ＩＣ部５１とスクライブライン５３との間の段差が無く、しかも、ＩＣ部５１への水分の浸入の虞の無いシリコンウェーハを容易に作製することができる。
「第２の参考形態」
図３は本発明の第２の参考形態の磁気センサ付半導体チップ（半導体装置）が複数個形成されたシリコンウェーハ（半導体ウェーハ）の要部を示す断面図であり、本参考形態のシリコンウェーハが上述した第１の実施形態のシリコンウェーハと異なる点は、第１の実施形態のシリコンウェーハでは、金属層５４ｃの全面を覆うように平坦化絶縁層５５を形成し、この平坦化絶縁層５５の全面にパッシベーション膜５６を成膜したのに対し、本参考形態のシリコンウェーハでは、ドライエッチング等により金属層５４ｃの比較的平坦な部分に形成された平坦化絶縁層５５を選択除去して窓５８を形成し、この窓５８により金属層５４ｃの表面の比較的平坦な部分を露出させ、残った平坦化絶縁層５５及び露出された金属層５４ｃを覆うようにパッシベーション膜５６を成膜した点である。
ここで、「金属層５４ｃの比較的平坦な部分」とは、金属層５４ｃのスクライブ領域との集積回路形成領域との境界部分をさし、ここでは、金属層が平坦な状態となっている。
図３は本発明の第２の参考形態の磁気センサ付半導体チップ（半導体装置）が複数個形成されたシリコンウェーハ（半導体ウェーハ）の要部を示す断面図であり、本参考形態のシリコンウェーハが上述した第１の実施形態のシリコンウェーハと異なる点は、第１の実施形態のシリコンウェーハでは、金属層５４ｃの全面を覆うように平坦化絶縁層５５を形成し、この平坦化絶縁層５５の全面にパッシベーション膜５６を成膜したのに対し、本参考形態のシリコンウェーハでは、ドライエッチング等により金属層５４ｃの比較的平坦な部分に形成された平坦化絶縁層５５を選択除去して窓５８を形成し、この窓５８により金属層５４ｃの表面の比較的平坦な部分を露出させ、残った平坦化絶縁層５５及び露出された金属層５４ｃを覆うようにパッシベーション膜５６を成膜した点である。
ここで、「金属層５４ｃの比較的平坦な部分」とは、金属層５４ｃのスクライブ領域との集積回路形成領域との境界部分をさし、ここでは、金属層が平坦な状態となっている。
このシリコンウェーハにおいても、平坦化絶縁層５５が、ＩＣ部５１全体、シールリング部５２の大半の部分及びスクライブライン５３全体を覆っているので、ＩＣ部５１とシールリング部５２との間の段差が非常に小さくすることができる。
また、金属層５４ｃの比較的平坦な部分に形成された平坦化絶縁層５５を選択除去し、露出された金属層５４ｃの表面に直接パッシベーション膜５６を成膜したので、水分の浸入経路となる平坦化絶縁層５５がシールリング部５２にて切断され、ＩＣ部５１への水分の浸入を防止することができる。
また、金属層５４ｃの比較的平坦な部分に形成された平坦化絶縁層５５を選択除去し、露出された金属層５４ｃの表面に直接パッシベーション膜５６を成膜したので、水分の浸入経路となる平坦化絶縁層５５がシールリング部５２にて切断され、ＩＣ部５１への水分の浸入を防止することができる。
「第３の実施形態」
図４は本発明の第３の実施形態の磁気センサ付半導体チップ（半導体装置）が複数個形成されたシリコンウェーハ（半導体ウェーハ）の要部を示す断面図であり、本実施形態のシリコンウェーハが上述した第１の実施形態のシリコンウェーハと異なる点は、第１の実施形態のシリコンウェーハでは、金属層５４ｃの全面を覆うように平坦化絶縁層５５を形成し、この平坦化絶縁層５５の全面にパッシベーション膜５６を成膜したのに対し、本実施形態のシリコンウェーハでは、金属層５４ｃの表面が露出するまで、ドライエッチング等により平坦化絶縁層５５を所定の深さまでエッチバックして金属層５４ｃの表面と平坦化絶縁層５５の表面が面一になるようにし、残された平坦化絶縁層５５及び金属層５４ｃを覆うように、この平坦面上にパッシベーション膜５６を成膜した点である。
図４は本発明の第３の実施形態の磁気センサ付半導体チップ（半導体装置）が複数個形成されたシリコンウェーハ（半導体ウェーハ）の要部を示す断面図であり、本実施形態のシリコンウェーハが上述した第１の実施形態のシリコンウェーハと異なる点は、第１の実施形態のシリコンウェーハでは、金属層５４ｃの全面を覆うように平坦化絶縁層５５を形成し、この平坦化絶縁層５５の全面にパッシベーション膜５６を成膜したのに対し、本実施形態のシリコンウェーハでは、金属層５４ｃの表面が露出するまで、ドライエッチング等により平坦化絶縁層５５を所定の深さまでエッチバックして金属層５４ｃの表面と平坦化絶縁層５５の表面が面一になるようにし、残された平坦化絶縁層５５及び金属層５４ｃを覆うように、この平坦面上にパッシベーション膜５６を成膜した点である。
このシリコンウェーハにおいても、平坦化絶縁層５５が、ＩＣ部５１、シールリング部５２及びスクライブライン５３全体を覆っているので、ＩＣ部５１とシールリング部５２との間の段差を無くすことができる。
また、金属層５４ｃの部分で平坦化絶縁層５５を切断したので、水分の浸入経路となる平坦化絶縁層５５がシールリング部５２にて切断され、ＩＣ部５１への水分の浸入を防止することができる。
また、金属層５４ｃの部分で平坦化絶縁層５５を切断したので、水分の浸入経路となる平坦化絶縁層５５がシールリング部５２にて切断され、ＩＣ部５１への水分の浸入を防止することができる。
本発明は、集積回路部の周囲のシールリング部に集積回路部の最上層の配線層に対応する金属層を形成し、これら金属層、集積回路部及びスクライブ領域を覆うように表面が平坦化された平坦化絶縁層を形成することで、集積回路部とスクライブ領域との間の段差を小さくすることができるものであるから、１つの基板上に複数種のデバイス機能を集積した複合チップ、あるいは、これらの機能をさらに集積した大容量複合チップ等に適用することにより、その効果は非常に大きなものとなる。
６〜９…ＧＭＲ素子、２１…ｐ−Ｓｉ基板、２２、２３…絶縁層、２４ａ〜２４ｃ…配線層（第１〜第３配線層）、２５ａ、２５ｂ…絶縁層（第１、第２絶縁層）、５１…ＩＣ部、５２…シールリング部、５３…スクライブライン、５４ａ〜５４ｃ…金属層（第１〜第３金属層）、５５…平坦化絶縁層、５６…パッシベーション膜（保護絶縁層）、５７、５８…窓。
Claims (9)
- 半導体基板上にスクライブ領域により区画された複数の集積回路形成領域を有し、これらの集積回路形成領域に多層構造の集積回路部を形成し、これらの集積回路部の周囲にシールリング部が形成されてなる半導体ウェーハであって、
前記多層構造の集積回路部には、前記半導体基板を覆う第１絶縁層と、前記第１絶縁層上に配置された第１配線層と、前記第１配線層及び前記第１絶縁層を覆う第２絶縁層と、前記第２絶縁層上に配置された第２配線層と、前記第２配線層及び前記第２絶縁層を覆う第３絶縁層と、前記第３絶縁層上に配置された第３配線層と、が備えられ、
前記シールリング部には、前記第１配線層と同一材料からなるものであって当該シールリング部における前記半導体基板の中央部分を覆う第１金属層と、前記第２配線層と同一材料からなるものであって前記第２絶縁層の斜面に形成されて窪み、底部が前記第１金属層に接する第２金属層と、前記第３配線層と同一材料からなるものであって前記第３絶縁層の斜面に形成されて窪み、底部が前記第２金属層に接する第３金属層とが備えられ、
窪んだ形状の前記第３金属層、前記集積回路形成領域及び前記スクライブ領域を覆うように表面が平坦化された平坦化絶縁層が形成され、
該平坦化絶縁層上に保護絶縁層が形成されてなることを特徴とする半導体ウェーハ。 - 半導体基板上にスクライブ領域により区画された複数の集積回路形成領域を有し、これらの集積回路形成領域に多層構造の集積回路部を形成し、これらの集積回路部の周囲にシールリング部が形成されてなる半導体ウェーハであって、
前記多層構造の集積回路部には、前記半導体基板を覆う第１絶縁層と、前記第１絶縁層上に配置された第１配線層と、前記第１配線層及び前記第１絶縁層を覆う第２絶縁層と、前記第２絶縁層上に配置された第２配線層と、前記第２配線層及び前記第２絶縁層を覆う第３絶縁層と、前記第３絶縁層上に配置された第３配線層と、が備えられ、
前記シールリング部には、前記第１配線層と同一材料からなるものであって当該シールリング部における前記半導体基板の中央部分を覆う第１金属層と、前記第２配線層と同一材料からなるものであって前記第２絶縁層の斜面に形成されて窪み、底部が前記第１金属層に接する第２金属層と、前記第３配線層と同一材料からなるものであって前記第３絶縁層の斜面に形成されて窪み、底部が前記第２金属層に接する第３金属層とが備えられ、
前記第３金属層のうちの窪んだ部分、前記集積回路形成領域及び前記スクライブ領域を覆うように表面が平坦化された平坦化絶縁層が形成され、
前記平坦化絶縁層の前記表面が、前記第３金属層のうち前記集積回路形成領域側及び前記スクライブ領域側にある平坦部分の上面と面一とされており、
前記第３金属層の前記平坦部分及び前記平坦化絶縁層の上に保護絶縁層が形成されてなることを特徴とする半導体ウェーハ。 - 前記平坦化絶縁層上または前記保護絶縁層上に、薄膜素子を形成してなることを特徴とする請求項１または２に記載の半導体ウェーハ。
- 前記薄膜素子は、磁気抵抗効果素子であることを特徴とする請求項３記載の半導体ウェーハ。
- 前記平坦化絶縁層がＳｉＯ ２ からなることを特徴とする請求項１〜請求項４の何れか一項に記載の半導体ウェーハ。
- 半導体基板上にスクライブ領域により区画された複数の集積回路形成領域を有し、これらの集積回路形成領域に多層構造の集積回路部を形成し、これらの集積回路部の周囲にシールリング部を形成してなる半導体ウェーハの製造方法であって、
前記多層構造の集積回路部を形成する際に、前記半導体基板を覆う第１絶縁層と、前記第１絶縁層上に配置する第１配線層と、前記第１配線層及び前記第１絶縁層を覆う第２絶縁層と、前記第２絶縁層上に配置する第２配線層と、前記第２配線層及び前記第２絶縁層を覆う第３絶縁層と、前記第３絶縁層上に配置する第３配線層と、を順次形成するとともに、
前記シールリング部を形成する際に、前記第１配線層と同一材料からなるものであって当該シールリング部における前記半導体基板の中央部分を覆う第１金属層を形成し、前記第２配線層と同一材料からなるものであって前記第２絶縁層の斜面に形成されて窪み、底部が前記第１金属層に接する第２金属層を形成し、前記第３配線層と同一材料からなるものであって前記第３絶縁層の斜面に形成されて窪み、底部が前記第２金属層に接する第３金属層を前記第３配線層と同時に形成し、
窪んだ形状の前記第３金属層、前記集積回路形成領域及び前記スクライブ領域を覆うように平坦化絶縁層を形成し、
この平坦化絶縁層上に直接、または該平坦化絶縁層上に保護絶縁層を介して薄膜素子を形成することを特徴とする半導体ウェーハの製造方法。 - 少なくとも前記薄膜素子を覆うように第２の保護絶縁層を形成することを特徴とする請求項６記載の半導体ウェーハの製造方法。
- 前記平坦化絶縁層の表面を化学機械研磨により平坦化することを特徴とする請求項６または７記載の半導体ウェーハの製造方法。
- 前記平坦化絶縁層がＳｉＯ ２ からなることを特徴とする請求項６〜請求項８の何れか一項に記載の半導体ウェーハの製造方法。
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