JP6094583B2 - 半導体装置、半導体装置の製造方法、及び、電子機器 - Google Patents

半導体装置、半導体装置の製造方法、及び、電子機器 Download PDF

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Description

本技術は、半導体基体の貫通電極を有する半導体装置及び半導体装置の製造方法、並びに、この半導体装置を備える電子機器に係わる。
これまで、異種デバイスを貼り合わせた半導体装置において、上部チップの基体を貫通して、下部基体の電極に接続される、貫通電極を備える構成が提案されている（例えば、特許文献１参照）。この構成では、上部チップ側の基体と下部チップ側の基体とを張り合わせた後、上部チップ側の基体を貫通して上部チップ側の電極パッドと接続する第１貫通電極が形成される。同様に、上部チップ側の基体を貫通し、さらに下部チップ側の電極パッドと接続する第２貫通電極が形成される。そして、第１貫通電極と第２貫通電極とを連結するダマシンによって異種チップ間で配線が接続される。
また、半導体基体と貫通電極とを電気的に分離（絶縁）する方法として、半導体基体中にあらかじめ絶縁膜を形成しておき、その絶縁膜に囲われた領域内において、半導体基体に貫通電極を形成する技術が提案されている（例えば、特許文献２、特許文献３参照）。
特開２０１０−２４５５０６号公報 特開２００８−２５１９６４号公報 特開２０１１−１７１５６７号公報
上述の貫通電極による接続が行われる半導体装置では、貫通電極の接続性や絶縁性及びバリア性等の信頼性の向上による、半導体装置及び電子機器の信頼性の向上が求められている。
本技術においては、信頼性の高い半導体装置及び電子機器を提供するものである。
本技術の半導体装置は、第１半導体基体と、第１半導体基体の第１面側に貼り合わされた第２半導体基体とを備える。そして、第１半導体基体の第２面側から第２半導体基体上の配線層まで貫通して形成されている貫通電極と、第１半導体基体内に形成されている貫通電極の周囲を囲む絶縁層を備える。
また、本技術の電子機器は、上記半導体装置と、この半導体装置の出力信号を処理する信号処理回路とを備える。
また、本技術の半導体装置の製造方法は、第１半導体基体の第１面に、貫通電極を形成する位置の周囲を囲む絶縁層を形成する工程と、第１半導体基体の第１面側に、第２半導体基体を貼り合わせる工程とを有する。さらに、絶縁層に囲まれた範囲内において、第１半導体基体の第２面側から、第２半導体基体上の配線層までを貫通する開口部を形成する工程と、開口部内に貫通電極を形成する工程とを有する。
上述の半導体装置及び半導体装置の製造方法によれば、第１半導体基体内に貫通電極の周囲を囲む絶縁層が形成されている。このため、貫通電極が形成される開口部の内面に絶縁層を形成することなく、貫通電極と第１半導体基体との絶縁性を確保することができる。さらに、貫通電極の側面を絶縁層で覆わないため、配線層での接続信頼性を確保することができる。従って、貫通電極を備える半導体装置の信頼性が向上する。また、この半導体装置を有する電子機器の信頼性が向上する。
本技術によれば、信頼性の高い半導体装置及び電子機器を提供することができる。
第１実施形態の半導体装置の構成を示す断面図である。 第１実施形態の半導体装置の貫通電極周辺の平面配置図である。 第１実施形態の半導体装置の構成を示す断面図である。 Ａ，Ｂは第１実施形態の半導体装置の製造工程図である。 Ｃ，Ｄは第１実施形態の半導体装置の製造工程図である。 Ｅ，Ｆは第１実施形態の半導体装置の製造工程図である。 Ｇ，Ｈは第１実施形態の半導体装置の製造工程図である。 Ａ，Ｂは第１実施形態の半導体装置の製造工程図である。 第２実施形態の半導体装置の構成を示す断面図である。 第２実施形態の半導体装置の第１電極パッドの構成を示す断面図である。 第１電極パッド１６の開口部の傾斜角と接触面積との関係を示すグラフである。 図１１に示す結果を求めるための第１電極パッドの構成を示す図である。 Ｆ，Ｇは第２実施形態の半導体装置の製造工程図である。 Ｈ，Ｉは第２実施形態の半導体装置の製造工程図である。 第３実施形態の半導体装置の構成を示す断面図である。 Ｅ，Ｆは第３実施形態の半導体装置の製造工程図である。 Ｇ，Ｈは第３実施形態の半導体装置の製造工程図である。 Ｉ，Ｊは第３実施形態の半導体装置の製造工程図である。 第４実施形態の半導体装置の構成を示す断面図である。 第４実施形態の半導体装置の変形例の構成を示す断面図である。 第４実施形態の半導体装置の他の変形例の構成を示す断面図である。 Ａ，Ｂは第４実施形態の半導体装置の製造工程図である。 Ｃは第４実施形態の半導体装置の製造工程図である。 Ｄ，Ｅは第４実施形態の半導体装置の製造工程図である。 Ｆは第４実施形態の半導体装置の製造工程図である。 電子機器の構成を示す図である。
以下、本技術を実施するための最良の形態の例を説明するが、本技術は以下の例に限定されるものではない。
なお、説明は以下の順序で行う。
１．半導体装置の第１実施形態
２．半導体装置の製造方法の第１実施形態
４．半導体装置の第２実施形態
５．半導体装置の製造方法の第２実施形態
６．半導体装置の第３実施形態
７．半導体装置の製造方法の第３実施形態
８．半導体装置の第４実施形態
９．半導体装置の製造方法の第４実施形態
１０．電子機器
〈１．半導体装置の第１実施形態〉
貫通電極を有する半導体装置の第１実施形態について説明する。
図１に、本実施形態の貫通電極を備える半導体装置の概略構成を示す。図１は、貫通電極が形成されている領域付近の半導体装置の断面図である。なお、図１では、貫通電極の形成領域付近の概略構成のみを示し、半導体基体の各構成や貫通電極周囲に設けられる各構成の図示を省略している。
図１に示すように、半導体装置は、第１チップ１０と第２チップ２０とが貼り合わされた構成である。
第１チップ１０は、第１半導体基体１１と、第１半導体基体１１の一方の面（第１面）上に形成された配線層１２とを備える。また、第２チップ２０は、第２半導体基体２１と、第２半導体基体２１上に形成された配線層２２とを備える。そして、第１チップ１０と第２チップ２０とが、互いの配線層１２，２２を対向させて貼り合わされている。配線層１２，２２の表面には、接合面２５が形成される。
第１半導体基体１１の配線層１２は、配線や電極等を構成する複数層の導体層と、導体層間を絶縁する層間絶縁層とからなる多層配線層を構成している。図１では、この複数の導体層のうち、１つの導体層からなる第１電極パッド１６を、層間絶縁層１８中に示している。
また、第１半導体基体１１の他方の面（第２面）上に、絶縁層からなる保護層１３，１４を備える。保護層１３は、後述する貫通電極１７が設けられる位置を除き、第１半導体基体１１の第２面上の全面を覆って設けられている。保護層１４は、貫通電極１７の露出面及び保護層１３上を覆って全面に設けられている。
第２半導体基体２１の配線層２２は、配線や電極等を構成する複数層の導体層と、導体層間を絶縁する層間絶縁層とからなる多層配線層を構成している。図１では、この複数の導体層のうち、１つの導体層からなる第２電極パッド２３を、層間絶縁層２４中に示している。第１電極パッド１６及び第２電極パッド２３には、それぞれ図示しない配線等が接続され、半導体装置内の各種回路素子等に接続されている。
図１に示す半導体装置は、第１半導体基体１１の第２面から、配線層１２、接合面２５、及び、配線層２２の第２電極パッド２３までを貫通する、貫通電極１７を備える。貫通電極１７は、保護層１３、第１半導体基体１１、及び、配線層１２，２２を貫通する開口部内に形成されている。
そして、貫通電極１７の側面が、第１電極パッド１６の開口部の内側面に接続されている。そして、貫通電極１７の底面が、第２電極パッド２３の表面に接続されている。このように、貫通電極１７は、配線層１２の第１電極パッド１６と、第２電極パッド２３とを電気的に接続する。
また、貫通電極１７と接触する第１半導体基体１１の界面には、絶縁層１５が設けられている。貫通電極１７は、第１半導体基体１１の第２面上の保護層１３を貫通して、端面が保護層１３の表面に露出されている。そして、この貫通電極１７の上面と保護層１３とを覆って保護層１４が設けられている。
ここで、絶縁層１５は、第１半導体基体１１内に形成されている。つまり、貫通電極１７を形成するために、第１半導体基体１１に設けられる開口部の内面には絶縁層が形成されていない。あらかじめ絶縁層１５が形成された範囲内に、貫通電極１７用の開口部を設けることにより、開口部内に絶縁層を形成することなく、貫通電極１７と第１半導体基体１１との絶縁性を確保することができる。
同様に、貫通電極１７を形成するために、配線層１２，２２に設けられる開口部の内面に絶縁層が形成されていない。開口部内に絶縁層を形成しなくても、配線層１２，２２を構成する層間絶縁層１８，２４により、貫通電極１７と、配線層１２，２２に設けられた配線等との絶縁性を確保することができる。さらに、配線層１２，２２では、貫通電極１７用の開口部内に絶縁層を備えないことにより、配線層１２，２２中の任意の配線及び電極パッド等の導体層と、貫通電極１７の側面及び底面とが接続可能な構成となる。
図２に、第１半導体基体１１の第２面側から見た、貫通電極１７、絶縁層１５及び第１電極パッド１６の平面配置を示す。
貫通電極１７の周囲を囲んで、絶縁層１５が形成されている。図１及び図２に示すように、第１半導体基体１１内では、絶縁層１５で貫通電極１７の全体を囲むことにより、貫通電極１７と第１半導体基体１１との導通が遮断される。
また、図２に示すように、第１電極パッド１６は、配線層１２において貫通電極１７よりも広い領域に形成されている。そして、図１に示すように、貫通電極１７が設けられる中心部に開口が形成されている。なお、図２では、貫通電極１７と第１電極パッド１６との間に絶縁層１５が配置されているが、第１電極パッド１６は絶縁層１５の下方まで延在して貫通電極１７と接続されている。
第１半導体基体１１及び第２半導体基体２１としては、例えば、シリコン基板等の半導体基体、化合物半導体及びその他の一般的な半導体装置に適用される半導体基体を用いることができる。また、貫通電極１７、第１電極パッド１６、及び、第２電極パッド２３も一般的な半導体装置に適用される導体層から構成される。例えば、貫通電極１７及び第１電極パッド１６はＣｕからなり、第２電極パッド２３はＡｌからなる。層間絶縁層１８，２４及び保護層１３，１４は、例えば、酸化膜（ＳｉＯ）や窒化膜（ＳｉＮ）等の絶縁材料から構成される。
第１半導体基体１１中に形成される絶縁層１５の幅は、５０ｎｍ〜１０００ｎｍの範囲が好ましい。５０ｎｍ以下であると、貫通電極１７と第１半導体基体１１との間の絶縁性の確保が難しい。また、１０００ｎｍ以上であると絶縁層１５の埋め込みにかかる時間が長くなり、生産性が低下する。さらに、絶縁層１５内にスリットが発生し、特に第１半導体基体１１の薄膜化工程で使用されるフッ硝酸等の薬液により、絶縁層１５が全てエッチングされる危険性がある。
また、絶縁層１５は、窒化膜（ＳｉＮ）や酸化膜（ＳｉＯ）、ＳｉＮとポリシリコンとの組み合わせ等、ドライエッチングで形成された幅５０ｎｍ〜１０００ｎｍの溝に埋め込みが可能な材料であればよい。
また、貫通電極１７の幅と、絶縁層１５及び第１電極パッド１６の開口幅との関係を図３に示す。図３に示すように、第１半導体基体１１に形成される絶縁層１５の内側の長さをＡとする。また、貫通電極１７の開口部の幅をＢとする。
さらに、第１電極パッド１６の開口幅をＣとする。
第１電極パッド１６の開口幅Ｃは、貫通電極１７の開口部Ｂと同等以下とすることが好ましい。第１電極パッド１６の開口幅Ｃが貫通電極１７の開口部Ｂよりも大きいと、貫通電極１７の側面において第１電極パッド１６との接触が困難になり、導通性の確保が難しくなる。
また、第１電極パッド１６の開口幅Ｃが貫通電極１７の開口部Ｂよりも小さすぎると、貫通電極１７の形成工程において、ドライエッチングにより開口部を形成する際に第２チップ２０の第２電極パッド２３までエッチングできなくなる可能性がある。このため、開口幅Ｃと開口部Ｂとの差は１μｍ以下とすることが好ましい。
つまり、第１電極パッド１６の開口幅Ｃと、貫通電極１７の開口部Ｂとの関係は、（Ｂ−１μｍ）＜Ｃ≦Ｂとなることが好ましい。
さらに、絶縁層１５の内側の長さＡを、貫通電極１７の開口部Ｂよりも大きくすることが好ましい。絶縁層１５の内側の長さＡが貫通電極１７の開口幅Ｂよりも小さいと、貫通電極１７の形成工程において、ドライエッチングにより開口部を形成する際に第２チップ２０の第２電極パッド２３までエッチングできなくなる可能性がある。
また、絶縁層１５の内側の長さＡと貫通電極１７の開口部Ｂとの差は０．５μｍよりも小さくすることが好ましい。差を０．５μｍよりも小さくすることにより、貫通電極１７を形成工程において、開口部内に電解めっきを行う際に、シード層の段切れを防ぐことができ、貫通電極１７のめっき性が向上する。
つまり、貫通電極１７の開口部Ｂと、絶縁層１５の内側の長さＡとの関係は、（Ｂ−０．５μｍ）＜Ａとなることが好ましい。
上述の実施形態の半導体装置では、第１半導体基体１１内の絶縁層１５で囲まれた領域内に、貫通電極１７が形成されている。そして、配線層１２，２２では、第１半導体基体１１内で貫通電極１７を囲む絶縁層１５が設けられていない。つまり、配線層１２，２２では、貫通電極１７は、配線層１２，２２を構成する層間絶縁層１８，２４と直接接する構成となる。また、貫通電極１７は、配線層１２，２２において側面を層間絶縁層１８，２４以外の絶縁層に覆われていないため、貫通電極１７の側面において配線層１２，２２に設けられた配線や電極等の導体層と直接に電気的な接続が可能となる。
このように、上述の構成の貫通電極１７は、半導体基体とは絶縁層を挟むことにより接触せず、配線層において層間絶縁層及び導体層と直接に接することができる。
従来の貫通電極では、半導体基体の表面から配線層まで連続して貫通電極の周囲に絶縁層が形成される構成のため、配線層において貫通電極の側面と導体層とを直接接続することができない。このため、第１チップの電極を半導体基体の表面に引き出す貫通電極と、第２チップの電極を半導体基体の表面に引き出す貫通電極が設けられ、これら２本の貫通電極を半導体基体の表面で配線により接続する構成とする必要があった（上述の特許文献１参照）。
これに対して、本例の貫通電極を有する半導体装置では、第１チップ１０の第１電極パッド１６と、第２チップ２０の第２電極パッド２３との接続を、１本の貫通電極１７により行うことができる。このため、貫通電極を形成するための工程を短縮することができる。また、貫通電極の本数を削減できるため、貫通電極の占有面積の低減による設計自由度の向上が可能となる。さらに、貫通電極の本数の削減により、配線容量の増加を防ぐことができる。
また、あらかじめ形成された絶縁膜の領域内において、半導体基体に貫通電極を形成する構成の従来の半導体装置では、貫通電極と半導体基体との界面にバリアメタルのみが形成された構成となる（上述の特許文献２及び特許文献３参照）。この構成の半導体装置では、貫通電極と半導体基体との界面に絶縁層が形成されていないため、貫通電極がバリアメタルを介して半導体基体と接触する構成となる。この構成では、径と深さのアスペクト比が高い貫通電極を形成した場合に、バリアメタルの厚みにばらつきが発生する。そして、この均一性の低いバリアメタルでは、貫通電極を埋め込み後のアニールやシンター工程で、バリアメタルが薄い部分において、貫通電極と半導体基体との反応が起こる。例えば、アニールやシンター工程において、４００℃以上の熱履歴を加えると、半導体基体を構成するＳｉと、貫通電極を構成するＣｕとがシリサイド化反応を発生する。
これに対して、本例の貫通電極を有する半導体装置では、貫通電極１７が形成される第１半導体基体１１では、貫通電極１７の側面に絶縁層１５が形成されている。このため、貫通電極１７と第１半導体基体１１とのシリサイド化反応等の反応を抑制することができる。また、配線層１２，２２では、貫通電極１７と層間絶縁層とが接するため、シリサイド化反応は発生しない。このため、アニールやシンター工程において、４００℃以上の熱履歴を加えた場合にも、貫通電極１７のシリサイド化反応等の配線の信頼性を低下させる反応を抑制することができる。このため、熱処理に対する貫通電極１７の信頼性の向上と、シンター工程によるトランジスタの特性向上とを両立することが可能となる。
なお、貫通電極１７をＣｕ等の材料で構成する場合には、絶縁層１５及び層間絶縁層１８，２４への拡散を防ぐために、貫通電極１７の側面及び底面に図示しないバリアメタル層が形成される。バリアメタル層が形成されている場合にも、上述のように、バリアメタル層を介して第１電極パッド１６及び第２電極パッド２３と電気的に接続される構成となる。
また、上述の実施形態では、貫通電極や絶縁層の平面配置での形状を円形としているが、この形状に限らず矩形状やその他の多角形状等の任意の形状としてよい。さらに、第１電極パッドの形状を、貫通電極と同形状の開口が設けられた形状としているが、この第１電極パッドの形状は、貫通電極との接続が可能な形状であれば特に問わない。例えば、貫通電極の側面との接続部から１方向のみに延びる配線形状としてもよい。貫通電極と同形状の開口が設けられた形状では、貫通電極の全側面で第１電極パッドと接触する構成とすることができ、貫通電極と第１電極パッドとの接続信頼性が向上する。
〈２．半導体装置の製造方法の第１実施形態〉
次に、第１実施形態の半導体装置の製造方法の一例を説明する。なお、以下の製造方法の説明では、上述の図１に示す半導体装置の貫通電極とその周辺の構成の製造方法のみを示し、その他の素子や配線等の構成の製造方法は説明を省略する。半導体基体、配線層、他の各種トランジスタ、各種素子等については、従来公知の方法により作製することができる。また、上述の図１に示す本実施形態の半導体装置の構成と同様の構成には、同じ符号を付して各構成の詳細な説明は省略する。
まず、図４Ａに示すように、第１半導体基体１１の第１面上にハードマスク層３１を形成し、第１半導体基体１１の第１面側の表面に絶縁層１５を形成する。
第１半導体基体１１の第１面上に、ＳｉＯ２やＳｉＮ等によるハードマスク層３１を形成する。そして、ハードマスク層３１上に図示しないレジストを形成した後、フォトリソグラフィによりレジストをパターニングする。レジストは、第１半導体基体１１に形成する絶縁層１５の形状を開口するパターンに形成する。さらに、パターニングしたレジストをマスクに用いてハードマスク層３１のドライエッチングを行う。ドライエッチング後に、レジストの除去及び洗浄を行う。そして、ハードマスク層３１をマスクとして、第１半導体基体１１の表面をドライエッチングにより開口し、開口部（溝）を形成する。その後、形成した開口部に、窒化膜（ＳｉＮ）や酸化膜（ＳｉＯ）、ＳｉＮとポリシリコンとの組み合わせ等を埋め込み、絶縁層１５を形成する。
絶縁層１５を形成するための第１半導体基体１１の開口部は、例えば、幅を５０ｎｍ〜１０００ｎｍの範囲で形成する。５０ｎｍ以下であると貫通電極１７と第１半導体基体１１との絶縁性の確保が難しい。また、１０００ｎｍ以上であると絶縁層１５の埋め込みに長時間必要となる。さらに、絶縁層１５内にスリットが発生し、特に第１半導体基体１１の薄膜化工程で使用される薬液、例えばフッ硝酸などで絶縁層１５が全てエッチングされる危険性がある。
また、絶縁層１５を形成する深さ（開口部の深さ）は、第１半導体基体１１の薄膜化後の厚さ以上とする。薄膜化後の厚さ以上に絶縁層１５を形成することにより、第１半導体基体１１の深さ方向の全域に絶縁層１５が形成される。
絶縁層１５は、ドライエッチングで形成された幅５０ｎｍ〜１０００ｎｍの開口部に埋め込みが可能な材料であればよい。また、絶縁層１５の埋め込み方法としてはＰ−ＣＶＤやスピンコーティング等の加工済みの開口に埋め込み可能な方法を用いればよい。
次に、図４Ｂに示すように、第１半導体基体１１上に配線層１２を形成する。また、配線層１２を形成する前に、第１半導体基体１１の第１面に、図示しないトランジスタ等の回路を形成する。
配線層１２には、複数層の導体層と層間絶縁層とからなる多層配線層を形成する。ここでは、少なくとも１層の導体層からなる第１電極パッド１６と、少なくとも２層以上からなる層間絶縁層１８を形成する。
第１電極パッド１６は、貫通電極１７と同形状の開口を有して形成されている。この第１電極パッド１６の開口幅は、例えば、上述の第１電極パッド１６の開口幅Ｃと貫通電極１７の開口部Ｂとの関係、（Ｂ−１μｍ）＜Ｃ≦Ｂを満たすように形成する。
さらに、図４Ｂに示すように、配線層１２の表面をＣＭＰ法等を用いて平坦化して接合面２５を形成する。ＣＭＰは、一般的に半導体装置製造に使用される条件で行う。例えば、一般的に半導体装置製造に使用される、柔らかい材料と硬い材料とが積層されているＣＭＰパッドや、スラリー（薬液）等を用いる。
次に、あらかじめ第２チップ２０となる所定の回路が形成された第２半導体基体２１を準備する。第２半導体基体２１は、貫通電極１７の形成位置に対応する第２電極パッド２３を配線層２２に備えている。また、配線層２２の表面には、第１半導体基体１１の配線層１２と同様に平坦化された接合面２５が形成されている。
そして、図５Ｃに示すように、第１半導体基体１１を反転させて、第１半導体基体１１の配線層１２の表面を、第２半導体基体２１の配線層２２の表面と対向させる。そして、ピンで押下して第１半導体基体１１と第２半導体基体２１の配線層１２，２２を接触させ、貼り合わせを行う。
貼り合わせは、ＣＭＰ直後に前処理なしで第１半導体基体１１と第２半導体基体２１とを向かい合わせて、第１半導体基体１１と第２半導体基体２１の中心を押下することにより実施する。
この貼り合わせ工程では、例えば、第１半導体基体１１及び第２半導体基体２１への接触面が円となる形状をしているピンを用いる。また、押下する荷重は、例えば１２Ｎとする。
次に、図５Ｄに示すように、第１半導体基体１１の第２面側を研磨して、第１半導体基体１１を薄膜化する。第１半導体基体１１は、第２面側から絶縁層１５が露出する、所定の厚さまで研磨する。
さらに、薄膜化後の第１半導体基体１１の第２面上に、ＳｉＮやＳｉＯ２等の成膜を行い保護層１３を形成する。
次に、図６Ｅに示すように、第１半導体基体１１の絶縁層１５に囲まれた部分を除去し、あらかじめ形成した絶縁層１５の内面を完全に露出する。この工程により、第１半導体基体１１の絶縁層１５に囲まれた部分に、開口部３２を形成する。
開口部３２の形成は、上述の絶縁層１５を埋め込むための開口部（溝）を形成する工程と同様に行うことができる。例えば、図８Ａに示すように、保護層１３上にフォトリソグラフィによるレジストパターンを形成した後、このレジストパターンを用いて保護層１３のハードマスクパターンを形成し、第１半導体基体１１のドライエッチングを行う。
ただし、上述の図３に示すように、貫通電極１７の開口部Ｂと、第１半導体基体１１に形成される絶縁層１５の内側の長さＡとの関係は、（Ｂ−０．５μｍ）＜Ａとなることが好ましい。このため、絶縁層１５の内側の幅よりも、保護層１３に形成される開口部の幅が小さくなる。この結果、図８Ａに示すように、等方性の高いドライエッチングでは、絶縁層１５で囲まれた領域内の内面に、第１半導体基体１１Ａが残存する。絶縁層１５の内側に第１半導体基体１１Ａが残存すると、貫通電極１７とシリサイド化反応を起こし、貫通電極１７の信頼性が低下する。このため、絶縁層１５の内側に第１半導体基体１１は全て除去することが好ましい。
例えば、図８Ａに示すエッチング後に、図８Ｂに示すように等方性エッチングで絶縁層１５の内側に第１半導体基体１１Ａを除去し、絶縁層１５の内側壁が全て露出するようにドライエッチングを行う。このように、絶縁層１５の内側と貫通電極１７との間に第１半導体基体１１が残存しないように開口部３２を形成する。
次に、図６Ｆに示すように、開口部３２の下方の第１チップ１０の配線層１２から、第２チップ２０の配線層２２に設けられた第２電極パッド２３までを、ドライエッチングにより開口する。この工程により、開口部３３を形成する。第１電極パッド１６の開口内に、開口部３３を形成する。図６Ｆでは、第１電極パッド１６の開口幅と開口部３３の幅とが同じ形状となっているが、上述の（Ｂ−１μｍ）＜Ｃ≦Ｂの関係から、第１電極パッド１６上の開口部３３の幅が、第１電極パッド１６の開口幅よりも大きく形成されていてもよい。この場合にも、第１電極パッド１６以下の開口部３３は、第１電極パッド１６がマスクとなるため、第１電極パッド１６の開口幅で形成される。
次に、図７Ｇに示すように、開口部３２，３３内に貫通電極１７となる導体層を埋め込む。例えば、開口部３２，３３内にタンタル（Ｔａ）及び銅の積層膜、Ｔｉ／Ｃｕ、ＴｉＷ／Ｃｕ等から構成されるシードメタル層を、１０ｎｍ〜３５ｎｍ程度の厚さで形成する。そして、電解Ｃｕめっきにより開口部３２，３３を埋め込み、貫通電極１７を形成する。貫通電極１７の形成により、第１チップ１０側の第１電極パッド１６と、第２チップ２０側の第２電極パッド２３とを電気的に接続する。
なお、開口部３３は、上述の（Ｂ−１μｍ）＜Ｃ≦Ｂの関係から、第１電極パッド１６上の開口部３３の幅が、第１電極パッド１６の開口幅よりも大きく形成されることが好ましい。このため、貫通電極１７は、第１電極パッド１６上における幅が、第１電極パッド１６以下における幅よりも大きい形状に形成されることが好ましい。この形状とすることにより、貫通電極１７と第１電極パッド１６との接続信頼性、及び、貫通電極１７を介した第１電極パッド１６と第２電極パッド２３との接続信頼性を確保することができる。
その後、図７Ｈに示すように、第１半導体基体１１の第２面側上に形成されたバリアメタル層や導体層を除去した後、貫通電極１７の上面と保護層１３とを覆って、保護層１４を形成する。
以上の工程により、本実施形態の半導体装置を製造することができる。
なお、上述の工程の後、ウエハ状態の基体をダイシングすることにより、半導体装置を個片化してもよい。また、上述の製造方法の説明では、第１半導体基体１１及び第２半導体基体２１は、共に個片化前の状態（ウエハ状態）として貼り合わせているが、第１半導体基体１１を個片化した第１チップ１０をウエハ状態の第２半導体基体２１上に貼り合わせてもよいし、それぞれ個片化後に貼り合わせてもよい。
上述の実施形態の半導体装置は、２つの半導体部材を貼り合わせて配線接合を行う任意の電子機器、例えば、固体撮像装置、半導体メモリ、半導体ロジックデバイス（ＩＣ等）に適用可能である。
〈４．半導体装置の第２実施形態〉
貫通電極を有する半導体装置の第２実施形態について説明する。
図９に、本実施形態の貫通電極を備える半導体装置の概略構成を示す。図９は、貫通電極が形成されている領域付近の半導体装置の断面図である。なお、図９では、貫通電極の形成領域付近の概略構成のみを示し、半導体基体の各構成や貫通電極周囲に設けられる各構成の図示を省略している。また、本実施形態において、上述の第１実施形態の半導体装置と同様の構成には、同じ符号を付して詳細な説明を省略する。
図９に示すように、半導体装置は、第１チップ１０と第２チップ２０とが貼り合わされた構成である。そして、第１半導体基体１１の第２面から、第２電極パッド２３までを貫通する、貫通電極１７を備える。貫通電極１７は、保護層１３、第１半導体基体１１、及び、配線層１２，２２を貫通する開口部内に形成されている。
なお、第１チップ１０は、第１電極パッド１６の構成を除き、上述の第１実施形態と同様の構成である。また、第２チップ２０は、上述の第１実施形態と同様の構成である。
図９に示す半導体装置では、第１電極パッド１６の開口部の内側面は、第１チップの第２面側の開口が大きく、第１面側の開口が小さく形成されている。具体的には、第１電極パッド１６と貫通電極１７とが接する面において、第１面側の開口が小さくなるように、第１電極パッド１６がテーパ状に設けられている。
また、第１電極パッド１６の開口部の形状は、図９に示すように、連続して小さくなる形状でもよく、図１０に示すように、第１チップの第２面側から開口部途中までが同じ大きさで、開口部の途中から第１面側までにテーパが設けられている構成としてもよい。なお、図１０では、図９に示す半導体装置の構成から、第１電極パッド１６の周囲の構成のみを拡大して示している。
第１電極パッド１６の開口部の内側面に、傾斜を設けることにより、貫通電極１７と第１電極パッド１６との接触面積が大きくなる。第１チップ１０の第１面側で、開口部が小さくなることにより、開口位置ずれによる接触不良等が起こりにくい。このように、接触面積の増加により、電極間の接触抵抗の低減、及び、半導体装置の信頼性の向上が可能となる。
また、貫通電極１７は、第１電極パッド１６の第２面側における断面積の大きさが、第１電極パッド１６の第１面側の開口部よりも、大きいことが好ましい。貫通電極１７の断面積を第１電極パッド１６の第１面側の開口部よりも大きくすることにより、開口位置がずれた場合にも、貫通電極１７と第１電極パッド１６との接触を確保しやすい。このため、貫通電極１７と第１電極パッド１６との接触不良等を抑制することができる。
また、貫通電極１７は、第１電極パッド１６の第２面側における断面積の大きさが、第１電極パッド１６の第２面側の開口部よりも、大きいことが好ましい。この場合には、貫通電極１７と第１電極パッド１６との接触を、さらに確保しやすくなる。このため、貫通電極１７と第１電極パッド１６との接触不良等を、さらに起こりにくくすることができる。
図１１に、第１電極パッド１６の開口部の内側面の傾斜角θと接触面積、及び、接触角θと接触面積の増加量との関係を示す。接触面積の増加量は、第１電極パッド１６の内側面を垂直にした構成（第１実施形態）との比較であり、内側面が垂直のときの接触面積から、増加量を倍数で示している。また、図１１に示す関係は、図１２に示す構成における数値である。図１２に示す構成は、貫通電極１７を開口径（直径）が３μｍの円形とし、第１電極パッド１６の厚さを０．２μｍとしている。
図１１に示すように、第１電極パッド１６の開口部の傾斜角度が小さくなるほど、貫通電極１７と第１電極パッド１６との接触面積が増加している。例えば、第１電極パッド１６の開口部の内側面の傾斜角としては、３９°以下とすることにより、第１実施形態の構成の１．５倍以上の接触面積となる。また、傾斜角を３０°以下とすることにより、第１実施形態の構成の２倍以上の接触面積となる。
また、第１電極パッド１６の内側面に傾斜を設けることで、第１電極パッド１６の内側面を垂直にした構成（第１実施形態）よりも、バリアメタル層の被覆性が向上する。このため、形成するバリアメタル層の厚さを低減することができ、貫通電極１７と第１電極パッド１６との接触抵抗を減少させることができる。
〈５．半導体装置の製造方法の第２実施形態〉
次に、第２実施形態の半導体装置の製造方法の一例を説明する。なお、以下の製造方法の説明では、上述の図９に示す半導体装置の貫通電極とその周辺の構成の製造方法のみを示し、その他の素子や配線等の構成の製造方法は説明を省略する。半導体基体、配線層、他の各種トランジスタ、各種素子等については、従来公知の方法により作製することができる。また、上述の第１実施形態の半導体装置の構成及び製造方法において説明した構成、操作等は詳細な説明を省略する。
まず、上述の第１実施形態と同様の方法により、図６Ｅに示す、第１半導体基体１１の絶縁層１５に囲まれた部分を除去し、第１半導体基体１１の絶縁層１５に囲まれた部分に、開口部３２を形成する工程までを行う。
次に、図１３Ｆに示すように、層間絶縁層１８のうち、第１電極パッド１６の下層（第１半導体基体１１側）に設けられた部分のみを、ドライエッチングにより開口し、開口部３３Ａを形成する。このときの開口幅は、第１電極パッド１６の開口部よりも大きな幅とすることが好ましい。さらに、開口部３３Ａの底部の周縁から、第１電極パッド１６が露出することが必要である。特に、開口部３３Ａの底部の周縁全体に、第１電極パッド１６の内側が露出する構成とすることが好ましい。
次に、図１３Ｇに示すように、開口部３３Ａから露出する第１電極パッド１６と、第１電極パッド１６の内側の層間絶縁層１８を、ドライエッチングにより除去する。これにより、第１電極パッド１６の上端（接合面側）までの深さに開口部３３Ｂを形成する。このとき、ドライエッチングの条件を調整することにより、第１電極パッド１６と層間絶縁層１８とを同時に除去するとともに、第１電極パッド１６の内側面を傾斜面に加工する。
層間絶縁層１８を形成する一般的な酸化膜等の絶縁層のドライエッチング条件では、第１電極パッド１６も層間絶縁層１８と同様にエッチングされてしまう。このため、上述の第１実施形態のように、第１電極パッド１６の開口部の内側面が垂直形状になる。
従って、本実施形態では、第１電極パッド１６の開口部の内側面を傾斜面に加工するために、図１３Ｇに示す第１電極パッド１６と層間絶縁層１８とを除去する工程では、Ａｒを用いない加工条件を適用する。
ドライエッチングにおいてＡｒを用いないことにより、第１電極パッド１６を構成するＣｕ等の金属に対するスパッタ効果が弱まり、第１電極パッド１６と層間絶縁層１８との選択比が増加する。このため、第１電極パッド１６の開口部の内側面が傾斜するようドライエッチングが進行する。ここで、傾斜角度等の傾斜面の形状のコントロールは、一般的にはドライエッチングに用いる酸素の比分量で行うことができる。
このように、条件の変更や、種々の条件を組み合わせてドライエッチングを行うことにより、上述の図１０に示す構成のように、第１電極パッド１６の一部分のみに傾斜面を設けるように加工することもできる。そして、ドライエッチングの条件を適宜変更することにより、第１電極パッド１６の開口部の内側面を任意の傾斜面に加工することができる。
次に、図１４Ｈに示すように、第１電極パッド１６の上端（接合面側）から、第２チップ２０の配線層２２に設けられた第２電極パッド２３までを、ドライエッチングにより開口する。このドライエッチングは、第１電極パッド１６の開口部の傾斜形状に影響を与えない条件で行う。これにより、第１電極パッド１６の上端（接合面側）の開口幅で、第１電極パッド１６から第２電極パッド２３まで、開口部３３を形成することができる。
次に、図１４Ｉに示すように、開口部内に貫通電極１７を形成した後、保護層１４を形成する。この工程は、上述の第１実施形態の半導体装置の製造方法における、図７Ｇ及び図７Ｈに示す工程と同様の方法により行うことができる。
上述の製造方法では、第１電極パッド１６の開口部の内側面を傾斜面に加工する工程を有している。この工程により、第１電極パッド１６の開口部の内側面の面積を増加させることができる。このように、第１電極パッド１６の開口部を傾斜面を有する形状とすることにより、図１３Ｆに示す工程、図１３Ｇに示す工程、及び、図１４Ｈに示す工程図において、それぞれリソグラフィにおけるレジストパターンの位置ずれが発生した場合にも、接続信頼性が向上する。このため、第１電極パッド１６と貫通電極１７との位置ずれに対しても、接続面積の低減を抑制することができ、接触抵抗の低減が可能となる。
さらに、接続面積が増加することで、第１電極パッド１６の内側面を垂直にした構成（第１実施形態）よりも、第１電極パッド１６と貫通電極１７との界面となる、バリアメタル層の面積が大きくなる。このため、第１電極パッド１６と貫通電極１７と密着性が向上し、接続信頼性が向上する。
また、バリアメタル層の面積が大きくなることで、バリアメタル層の被覆性が向上する。このため、形成するバリアメタル層の厚さを低減することができ、貫通電極１７と第１電極パッド１６との接触抵抗を低減することができる。
上述の本実施形態の半導体装置によれば、第１電極パッド１６の開口部の内側面に、傾斜面を設けることにより、電極間の接触抵抗の低減、及び、半導体装置の信頼性の向上が可能となる。従って、高性能、高機能、高信頼性を兼ね備えた半導体装置を提供することができる。
〈６．半導体装置の第３実施形態〉
貫通電極を有する半導体装置の第３実施形態について説明する。
図１５に、本実施形態の貫通電極を備える半導体装置の概略構成を示す。図１５は、貫通電極が形成されている領域付近の半導体装置の断面図である。なお、図１５では、貫通電極の形成領域付近の概略構成のみを示し、半導体基体の各構成や貫通電極周囲に設けられる各構成の図示を省略している。また、本実施形態において、上述の第１実施形態の半導体装置と同様の構成には、同じ符号を付して詳細な説明を省略する。
図１５に示すように、半導体装置は、第１チップ１０と第２チップ２０とが貼り合わされた構成である。そして、第１半導体基体１１の第２面から、第２電極パッド２３までを貫通する、貫通電極１７を備える。貫通電極１７は、保護層１３、第１半導体基体１１、及び、配線層１２，２２を貫通する開口部内に形成されている。
なお、第１チップ１０は、絶縁層１５の構成を除き、上述の第１実施形態と同様の構成である。また、第２チップ２０は、上述の第１実施形態と同様の構成である。
図１５に示す半導体装置では、絶縁層１５の材料が、配線層１２を構成する層間絶縁層１８と同じ材料から構成されている。例えば、シリコン酸化膜、シリコン窒化膜の単層又は積層膜から構成される。
第１半導体基体１１の第１面側の開口径と、第１電極パッド１６の開口径はほぼ同じである。また、第１電極パッド１６の開口径は、第２電極パッド２３に接する貫通電極１７の径よりも大きい。
このように、第１電極パッド１６の開口径を大きくすることにより、貫通電極１７と第１電極パッド１６との接触面積を増加させることができる。このため、素子を微細化した場合にも、貫通電極１７と第１電極パッド１６との接続信頼性を向上することができる。
〈７．半導体装置の製造方法の第３実施形態〉
次に、第３実施形態の半導体装置の製造方法の一例を説明する。なお、以下の製造方法の説明では、上述の図９に示す半導体装置の貫通電極とその周辺の構成の製造方法のみを示し、その他の素子や配線等の構成の製造方法は説明を省略する。半導体基体、配線層、他の各種トランジスタ、各種素子等については、従来公知の方法により作製することができる。また、上述の第１実施形態の半導体装置の構成及び製造方法において説明した構成、操作等は詳細な説明を省略する。
まず、上述の第１実施形態と同様の方法により、図５Ｄに示す、第１半導体基体１１の第２面側を研磨して、第１半導体基体１１を薄膜化する工程までを行う。このとき、絶縁層１５の内径が、最終的に貫通電極１７が形成される開口径よりも、小さくなる厚さで絶縁層１５を形成する。
次に、図１６Ｅに示すように、第１半導体基体１１の第２面上にレジスト３４を形成し、貫通電極１７を形成するための孔を、フォトリソグラフィによりパターニングする。このとき、レジスト３４には、絶縁層１５の内径よりも大きな径の開口部を形成する。
次に、図１６Ｆに示すように、レジスト３４の開口部から保護層１３をドライエッチングにより開口する。これにより、第１半導体基体１１と絶縁層１５の一部とを同一面上に露出する。
次に、図１７Ｇに示すように、例えば、ＣＦ系ガスを用いて第１半導体基体１１の選択エッチングを行い、レジスト３４の開口から露出する第１半導体基体１１を完全に除去する。これにより、開口部３２を形成する。
次に、図１７Ｈに示すように、レジスト３４の開口から露出する絶縁層１５と、層間絶縁層１８とを同時にエッチングし、開口部３３Ａを形成する。これにより、図１７Ｇにおいて、絶縁層１５の内径と、レジスト３４及び保護層１３の内径とに段差を有する開口部３２の形状を、絶縁層１５と層間絶縁層１８との開口部３３Ａに転写する。さらに、エッチングを続けることにより、図１８Ｉに示すように、第２電極パッド２３まで開口する開口部３３を形成する。
次に、図１８Ｊに示すように、開口部内に貫通電極１７を形成した後、保護層１４を形成する。この工程は、上述の第１実施形態の半導体装置の製造方法における、図７Ｇ及び図７Ｈに示す工程と同様の方法により行うことができる。
以上の工程では、レジスト３４を１回のリソグラフィによりパターニングすることで、第２電極パッド２３まで開口する開口部３３を、制御性よく形成することができる。つまり、レジスト３４の開口を絶縁層１５の内径よりも大きく形成することにより、レジスト３４の開口から、絶縁層１５内の第１半導体基体１１の全面を露出することができる。このため、絶縁層１５内への第１半導体基体１１の残存を抑制することができる。従って、絶縁層１５内での貫通電極１７のシリサイド化を防ぐことができ、貫通電極１７の信頼性が向上する。
また、レジスト３４の開口部から露出する絶縁層１５と、層間絶縁層１８とを同時にエッチングすることにより、第１電極パッド１６の位置では、レジスト３４や第１半導体基体１１の開口部と同程度の径の開口が形成される。このため、第１電極パッド１６の開口部の内径を大きくすることができ、第１電極パッド１６と貫通電極１７との接触面積が大きくなり、第１電極パッド１６と貫通電極１７との接続信頼性が向上する。
さらに、上述のエッチングにより、絶縁層１５の内径とレジスト３４及び保護層１３の内径とに段差を有する開口部３２の形状が、第２電極パッド２３の直上の開口部３３の形状に転写される。このため、貫通電極１７の底面積を、第１半導体基体１１における貫通電極１７の断面積や、第１電極パッド１６の位置における貫通電極１７の断面積に比べて、縮小することができる。このため、素子の微細化により第２電極パッド２３の面積が小さくなった場合にも、貫通電極１７と第２電極パッド２３との接続が容易となる。
〈８．半導体装置の第４実施形態〉
貫通電極を有する半導体装置の第４実施形態について説明する。
図１９に、本実施形態の貫通電極を備える半導体装置の概略構成を示す。図１９は、貫通電極が形成されている領域付近の半導体装置の断面図である。なお、図１９では、貫通電極の形成領域付近の概略構成のみを示し、半導体基体の各構成や貫通電極周囲に設けられる各構成の図示を省略している。また、本実施形態において、上述の第１実施形態の半導体装置と同様の構成には、同じ符号を付して詳細な説明を省略する。
図１９に示すように、半導体装置は、第１チップ１０と第２チップ２０とが貼り合わされた構成である。そして、第１半導体基体１１の第２面から、第２電極パッド２３までを貫通する、貫通電極１７を備える。貫通電極１７は、保護層１３、第１半導体基体１１、及び、配線層１２，２２を貫通する開口部内に形成されている。
なお、第１チップ１０は、第１電極パッド１６Ａ及び電極保護層３５の構成を除き、上述の第１実施形態と同様の構成であり、また、第２チップ２０は、上述の第１実施形態と同様の構成である。
図１９に示す半導体装置では、第１電極パッド１６Ａがタングステン（Ｗ）又はポリシリコンなどで形成される。また、電極保護層３５が絶縁層１５と第１電極パッド１６Ａとの間に設けられている。
具体的には、電極保護層３５は、製造時のエッチング工程において、例えばタングステン又はポリシリコンなどで形成される第１電極パッド１６Ａをエッチングから保護する層である。また、電極保護層３５は、例えば、酸化膜であり、ＳｉＯ２で形成される。
ここで、第１電極パッド１６がＣｕで形成される場合、開口部３３形成時のエッチング工程において、露出した第１電極パッド１６からエッチングによるＣｕの放出（コンタミネーション）が発生し、エッチングにおける加工速度を低下させていた。
また、上述の加工速度の低下を改善するために、例えば、リソグラフィ及びエッチングを二回に分けて行い、Ｃｕで形成された第１電極パッド１６の露出時間を短くする方法が考えられる。具体的には、開口部３３を形成する工程を、第１電極パッド１６を露出させないようにリソグラフィ及びエッチングを行う工程と、第１電極パッド１６を露出させるようにリソグラフィ及びエッチングを行う工程とに分けて行うことが考えられる。しかし、このような方法を用いた場合、工程数が増加することにより生産性が低下してしまう。
本実施形態では、例えばタングステン又はポリシリコン等の導体で形成された第１電極パッド１６Ａを用いることにより、エッチング工程において、Ｃｕコンタミネーションが発生しない。したがって、本実施形態によれば、Ｃｕコンタミネーションによるエッチングの加工速度の低下を防止することができる。また、本実施形態では、絶縁層１５と第１電極パッド１６Ａとの間に電極保護層３５を設けることにより、開口部３３形成時のエッチングにおいて、第１電極パッド１６Ａが配線層１２と併せてエッチングされることを防止することができる。
また、電極保護層３５は、絶縁層１５と第１電極パッド１６Ａとの間に設けられていればよく、電極保護層３５は、絶縁層１５及び第１電極パッド１６Ａと接していなくともよい。例えば、電極保護層３５と絶縁層１５との間に他の層が設けられていてもよく、また、電極保護層３５と第１電極パッド１６Ａとの間に他の層が設けられていてもよい。
なお、第１電極パッド１６Ａの形状は、上述した第１実施形態と同様に、例えば、貫通電極１７と同形状の開口が設けられた形状であってもよい。また、第１電極パッド１６Ａの形状は、貫通電極１７との接続が可能な形状であれば、上述の形状に限定されない。例えば、貫通電極１７の側面との接続部から１方向のみに延びる配線形状としてもよい。
また、電極保護層３５は、第１電極パッド１６Ａに対応する形状を有し、第１電極パッド１６Ａを保護することができれば、いかなる形状であってもよい。
第１電極パッド１６Ａは、例えば、タングステン又はポリシリコン等の導体で構成される。また、第１電極パッド１６Ａは、メタルゲート材料で構成することもできる。具体的には、第１電極パッド１６Ａは、チタン（Ｔｉ）系、又はタンタル（Ｔａ）系の導体などで構成されてもよく、より具体的には、ＴｉＮ又はＴａＮで構成されてもよい。
電極保護層３５は、例えば、ＳｉＯ２で構成される。また、電極保護層３５は、ゲート酸化膜に用いられるＨｉｇｈ−ｋ材料で構成することもできる。具体的には、電極保護層３５は、ハフニウム（Ｈｆ）系材料などで構成されてもよく、より具体的には、ＨｆＯ２、ＨｆＳｉＯ２、又はＨｆＳｉＯＮで構成されてもよい。
なお、以下の〈９．半導体装置の製造方法の第４実施形態〉で詳述するが、電極保護層３５及び第１電極パッド１６Ａは、配線層１２を形成する工程において、他の酸化膜及び配線と併せて形成されることが好ましい。係る構成により、本実施形態では、工程数を増やすことなく、電極保護層３５及び第１電極パッド１６Ａを形成することができる。
そのため、電極保護層３５は、配線層１２に含まれるいずれかの酸化物と同一の材料で形成されることが好ましく、第１電極パッド１６Ａは、配線層１２に含まれるいずれかの配線又は電極と同一の材料で形成されることが好ましい。
さらに、本実施形態は上記例示に限定されない。例えば、本実施形態は、図２０及び図２１に示すような半導体装置の構成であってもよい。図２０及び図２１は、本実施形態の変形例に係る貫通電極が形成されている領域付近の半導体装置の断面図である。
図２０に示す半導体装置では、第１電極パッド１６Ａと、配線層１２中の配線とを電気的に接続する配線電極３６がさらに設けられる。なお、配線電極３６を除いた他の構成は、図１９を参照して説明した構成と同様の構成である。
図２０に示す変形例では、配線電極３６は、例えば、Ｃｕで形成される。このため、第１電極パッド１６Ａは、より電気抵抗の小さいＣｕで形成された配線電極３６を介して配線層１２中の配線（図示せず）と電気的に接続することができる。したがって、図２０に示す変形例では、貫通電極１７と、配線層１２との接続信頼性をより向上させることができる。
なお、図２０に示す変形例において、Ｃｕで形成された配線電極３６は、第１電極パッド１６Ａの開口側の端部よりも、開口の中心方向に対して外側に形成され、開口部３３を形成する工程において、開口部３３に露出しないことは言うまでもない。
また、図２１に示す半導体装置では、タングステン又はポリシリコン等で形成された第１電極パッド１６Ｂの開口幅は、絶縁層１５の開口幅よりも小さくなるように形成され、該開口部中に貫通電極１７Ａが設けられる。なお、第１電極パッド１６Ｂ及び貫通電極１７Ａを除いた他の構成は、図１９を参照して説明した構成と同様の構成である。
図２１に示す変形例では、開口部３３を形成する工程において、まず、第１電極パッド１６Ｂを保護する電極保護層３５上までの第１半導体基体１１がエッチングされる。次に、電極保護層３５から第２半導体基体２１上の配線層２２までをエッチングする際に、エッチング条件を適切に設定することにより、第１電極パッド１６Ｂをマスクとして電極保護層３５配線層１２，２２のエッチングが行われる。
このような構成により、第１電極パッド１６Ｂは、貫通電極１７Ａとの接触面積を増加させることができるため、貫通電極１７Ａと確実に電気的接続を行うことができる。したがって、図２１に示す変形例では、貫通電極１７Ａと第１電極パッド１６Ｂとの接続信頼性を向上させることができる。
〈９．半導体装置の製造方法の第４実施形態〉
次に、第４実施形態の半導体装置の製造方法の一例を説明する。なお、以下の製造方法の説明では、上述の図１９に示す半導体装置の貫通電極とその周辺の構成の製造方法のみを示し、その他の素子や配線等の構成の製造方法は説明を省略する。半導体基体、配線層、他の各種トランジスタ、各種素子等については、従来公知の方法により作製することができる。また、上述の第１実施形態の半導体装置の構成及び製造方法において説明した構成、操作等は詳細な説明を省略する。
まず、上述の第１実施形態と同様の方法により、図４Ａに示す、第１半導体基体１１において、絶縁層１５を形成する工程までを行う。
次に、図２２Ａに示すように、第１半導体基体１１の第１面側において、絶縁層１５上に電極保護層３５を形成する。電極保護層３５は、電極保護層３５の開口側の端部が絶縁層１５の開口側の端部よりも開口の中心方向に向かって突出するように形成されることが好ましい。具体的には、電極保護層３５は、例えば、リング形状で形成される。ここで、電極保護層３５の内径は、絶縁層１５の電極保護層３５側の開口部の内径よりも小さいことが好ましい。
このような構成によれば、本実施形態に係る電極保護層３５は、後述する開口部３３を形成する工程において、エッチングの際に、第１電極パッド１６Ａがエッチングされないよう、より確実に保護することができる。
電極保護層３５は、例えば、第１半導体基体１１の第１面上に形成されるトランジスタ等を分離する素子分離工程において形成されてもよい。このような素子分離方法としては、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）方式、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）方式、又はＥＤＩ（Ｅｘｐａｎｄｉｎｇ ｐｈｔｏｄｉｏｄｅ Ｄｅｓｉｇｎ ｆｏｒ Ｉｓｏｌａｔｉｏｎ）方式などの多様な方式が使用できる。また、電極保護層３５は、配線層１２中の層間絶縁層１８を形成する工程において形成されてもよく、さらに、電極保護層３５は、ゲート酸化膜を形成する工程において形成されてもよい。
続いて、図２２Ｂに示すように、第１半導体基体１１の第１面側に配線層１２を形成し、さらに平坦化した配線層１２上に接合面２５を形成する。配線層１２は、複数層の導体層と層間絶縁層とからなる多層配線層であり、第１電極パッド１６Ａを含む。第１電極パッド１６Ａは、例えば、電極保護層３５上に形成される。また、形成される第１電極パッド１６Ａの開口部の幅は、貫通電極１７との接続のために、絶縁層１５の開口部の幅よりも小さいことが好ましい。
第１電極パッド１６Ａは、配線層１２における配線を形成する工程において形成されてもよく、また、メタルゲート材料であるゲート電極を形成する工程において形成されてもよい。
また、図２３Ｃに示すように、第１半導体基体１１及び第２半導体基体１２を貼り合せて接合し、さらに第１半導体基体１１を研磨し、薄膜化する。この工程は、上述の第１実施形態の半導体装置の製造方法における図５Ｃ及び図５Ｄと同様の方法により行うことができる。
次に、図２４Ｄに示すように、第１半導体基体１１の絶縁層１５に囲まれた部分をドライエッチングなどで除去し、絶縁層１５の内部を露出させる。この工程により、第１半導体基体１１の絶縁層１５に囲まれた部分に、開口部３２を形成する。ここで、ＳｉＯ２である電極保護層３５は、第１半導体基体１１との加工選択比が高いため、上述の開口部３２を形成する工程では除去されず、電極保護層３５の下層に位置する第１電極パッド１６Ａを保護することができる。
続いて、図２４Ｅに示すように、開口部３２の下方の第１チップ１０の配線層１２から、第２チップ２０の配線層２２に設けられた第２電極パッド２３までを、ドライエッチングなどにより開口し、開口部３３を形成する。
なお、図２４Ｅでは、開口部３３を形成する工程において、絶縁層１５の開口側の端部よりも開口の中心方向に存在する第１電極パッド１６Ａについても併せて除去しているが、本実施形態は係る例示に限定されない。図２１を参照して上述したように、ドライエッチング条件を適切に制御することにより、第１電極パッド１６Ａを除去せずにマスクとして用い、電極保護層３５、及び配線層１２，２２等を除去することも可能である。
さらに、図２５Ｆに示すように、開口部３２、３３内に貫通電極１７となる導体層を形成した後、保護層１４を形成する。この工程は、上述の第１実施形態の半導体装置の製造方法における図７Ｇ及び図７Ｈと同様の方法により行うことができる。
以上説明したように、上述の製造方法は、絶縁層１５と第１電極パッド１６Ａとの間に電極保護層３５を形成する工程を含む。この工程により、第１半導体基体１１をエッチングする工程において、電極保護層３５によって第１電極パッド１６Ａをエッチングから保護することができる。また、上述の製造方法では、電極保護層３５の開口側の端部が絶縁層１５の開口側の端部よりも開口の中心方向に向かって突出するように、電極保護層３５が形成される。このような構成により、上述の製造方法は、確実に第１電極パッド１６Ａをエッチングから保護することができる。
上述の本実施形態の半導体装置によれば、絶縁層１５と第１電極パッド１６Ａとの間に電極保護層３５を設けることにより、開口部３３を形成する工程において、第１電極パッド１６Ａをエッチングから保護することができる。そのため、第１半導体基体１１との加工選択比が低い導体であるタングステンやポリシリコンなどを、第１電極パッド１６Ａとして用いることができる。したがって、本実施形態の半導体装置は、Ｃｕのコンタミネーションによるエッチング加工速度の低下、及び工程数の増加による生産性の低下を解消し、生産性を向上させることが可能である。
〈１０．電子機器〉
［固体撮像装置］
以下、上述の実施形態における電極接合の構成を固体撮像装置に適用した例を説明する。この固体撮像装置は、例えば、デジタルカメラやビデオカメラ等のカメラシステム、撮像機能を有する携帯電話、又は、撮像機能を備えた他の機器などの電子機器に適用することができる。以下、電子機器の一構成例として、カメラを例に挙げ説明する。
図１９に、静止画像又は動画を撮影することのできるビデオカメラの構成例を示す。
この例のカメラ４０は、固体撮像装置４１と、固体撮像装置４１の受光センサ部に入射光を導く光学系４２と、固体撮像装置４１及び光学系４２間に設けられたシャッタ装置４３と、固体撮像装置４１を駆動する駆動回路４４とを備える。さらに、カメラ４０は、固体撮像装置４１の出力信号を処理する信号処理回路４５を備える。
固体撮像装置４１は、上述した本開示に係る実施形態の貫通電極を有する。その他の各部の構成及び機能は次の通りである。
光学系（光学レンズ）４２は、被写体からの像光（入射光）を固体撮像装置４１の撮像面（不図示）上に結像させる。これにより、固体撮像装置４１内に、一定期間、信号電荷が蓄積される。なお、光学系４２は、複数の光学レンズを含む光学レンズ群で構成してもよい。また、シャッタ装置４３は、入射光の固体撮像装置４１への光照射期間及び遮光期間を制御する。
駆動回路４４は、固体撮像装置４１及びシャッタ装置４３に駆動信号を供給する。そして、駆動回路４４は、供給した駆動信号により、固体撮像装置４１の信号処理回路４５への信号出力動作、及び、シャッタ装置４３のシャッタ動作を制御する。すなわち、この例では、駆動回路４４から供給される駆動信号（タイミング信号）により、固体撮像装置４１から信号処理回路４５への信号転送動作を行う。
信号処理回路４５は、固体撮像装置４１から転送された信号に対して、各種の信号処理を施す。そして、各種信号処理が施された信号（映像信号）は、メモリなどの記憶媒体（不図示）に記憶される、又は、モニタ（不図示）に出力される。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
なお、本開示は以下のような構成も取ることができる。
（１）第１半導体基体と、前記第１半導体基体の第１面側に貼り合わされた第２半導体基体と、前記第１半導体基体の第２面側から前記第２半導体基体上の配線層まで貫通して形成されている貫通電極と、前記第１半導体基体内に形成されている前記貫通電極の周囲を囲む絶縁層と、を備える半導体装置。
（２）前記第１半導体基体の第１面上の配線層に第１導体層を有し、前記貫通電極の側面が前記第１導体層と接続されている（１）に記載の半導体装置。
（３）前記貫通電極の底部が前記第２半導体基体上の配線層に設けられた第２導体層に接続され、前記貫通電極を介して前記第１導体層と前記第２導体層とが接続されている（２）に記載の半導体装置。
（４）前記第１導体層は前記貫通電極の側面と接続する開口を有する（２）又は（３）に記載の半導体装置。
（５）前記貫通電極の開口部の幅よりも、前記第１導体層の開口幅が小さい（４）に記載の半導体装置。
（６）前記貫通電極の開口部の幅よりも、前記絶縁層の内側の長さが大きい（１）から（５）のいずれかに記載の半導体装置。
（７）前記第１導体層の開口は、前記第１半導体基体の第２面側の開口が大きく、前記第１半導体基体の第１面側の開口が小さく形成されている（４）又は（５）に記載の半導体装置。
（８）前記第１導体層の開口が傾斜面を有する形状に形成されている（７）に記載の半導体装置。
（９）前記第１導体層の開口部の内側面の傾斜角が４０°以下である（８）に記載の半導体装置。
（１０）前記絶縁層と前記第１導体層との間に、前記第１導体層を保護する電極保護層を有する（２）〜（９）のいずれかに記載の半導体装置。
（１１）前記電極保護層は、前記第１半導体基体の第１面上の配線層に含まれる酸化物と同一の材料で形成され、前記第１導体層は、前記第１半導体基体の第１面上の配線層に含まれる配線又は電極のいずれかと同一の材料で形成される（１０）に記載の半導体装置。
（１２）第１半導体基体を貫通する貫通電極を備える半導体装置の製造方法であって、前記第１半導体基体の第１面に、前記貫通電極を形成する位置の周囲を囲む絶縁層を形成する工程と、前記第１半導体基体の第１面側に、第２半導体基体を貼り合わせる工程と、前記絶縁層に囲まれた範囲内において、前記第１半導体基体の第２面側から、前記第２半導体基体上の配線層までを貫通する開口部を形成する工程と、前記開口部内に貫通電極を形成する工程と、を有する半導体装置の製造方法。
（１３）前記開口部を形成する工程において、前記絶縁層に囲まれた範囲内で前記第１半導体基体をエッチングした後、さらに、前記絶縁層の内壁面に残存する記第１半導体基体をエッチングする工程を有する（１２）に記載の半導体装置の製造方法。
（１４）前記第１半導体基体の第１面上の配線層に第１導体層を形成する工程を有し、前記開口部を形成する工程において、前記第１導体層に前記第１半導体基体の第２面側の開口が大きく、前記第１半導体基体の第１面側の開口が小さ開口部を形成する（１２）又は（１３）に記載の半導体装置の製造方法。
（１５）前記絶縁層に囲まれた範囲内において、前記第１半導体基体を選択的にエッチングする工程と、前記絶縁層の内面側の一部をエッチングする工程とを有する（１２）から（１４）のいずれかに記載の半導体装置の製造方法。
（１６）前記第１半導体基体の第１面上の配線層に第１導体層を形成し、また前記絶縁層と前記第１導体層との間に電極保護層を形成する工程を有し、前記開口部を形成する工程は、前記絶縁層に囲まれた範囲内の前記第１半導体基体をエッチングする工程と、前記電極保護層から前記第２半導体基体上の配線層までをエッチングする工程と、を含む（１２）に記載の半導体装置の製造方法。
（１７）電極保護層を形成する工程において、前記電極保護層は、前記電極保護層の開口側の端部が前記絶縁層の開口側の端部よりも開口の中心方向に向かって突出するように形成される（１６）に記載の半導体装置の製造方法。
（１８）前記電極保護層及び前記第１導体層は、前記第１半導体基体の第１面上の配線層と併せて形成される（１６）又は（１７）に記載の半導体装置の製造方法。
（１９）（１）から（１１）のいずれかに記載の半導体装置と、前記半導体装置の出力信号を処理する信号処理回路と、を備える電子機器
１０ 第１チップ、１１ 第１半導体基体、１２，２２ 配線層、１３，１４ 保護層、１５ 絶縁層、１６，１６Ａ，１６Ｂ 第１電極パッド、１７，１７Ａ 貫通電極、１８，２４ 層間絶縁層、２０ 第２チップ、２１ 第２半導体基体、２３ 第２電極パッド、２５ 接合面、３１ ハードマスク層、３２，３３，３３Ａ，３３Ｂ 開口部、３４ レジスト、３５ 電極保護層、３６ 配線電極、４０ カメラ、４１ 固体撮像装置、４２ 光学系、４３ シャッタ装置、４４ 駆動回路、４５ 信号処理回路

Claims (17)

  1. 第１半導体基体および第１配線層を積層した第１チップと、
    前記第１チップの第１面側に互いの配線層が対向するように貼り合わされた、第２半導体基体および第２配線層を積層した第２チップと、
    前記第１チップの第２面側から前記第２配線層まで貫通して形成されている貫通電極と、
    前記第１半導体基体内の前記貫通電極の周囲を囲む絶縁層と、
    前記第１配線層に設けられ、前記貫通電極の側面と接続する第１導体層と、
    前記第２配線層に設けられ、前記貫通電極の底部と接続し、前記貫通電極を介して前記第１導体層と接続する第２導体層と、を備える
    半導体装置。
  2. 前記第１導体層は前記貫通電極の側面と接続する開口を有する請求項１に記載の半導体装置。
  3. 前記貫通電極の開口部の径よりも、前記第１導体層の開口幅が小さい請求項２に記載の
    半導体装置。
  4. 前記貫通電極の開口部の径よりも、前記絶縁層の内側の径が大きい請求項１に記載の
    半導体装置。
  5. 前記第１導体層の開口は、前記第１半導体基体の第２面側の開口が大きく、前記第１半導体基体の第１面側の開口が小さく形成されている請求項２に記載の半導体装置。
  6. 前記第１導体層の開口が傾斜面を有する形状に形成されている請求項５に記載の半導体装置。
  7. 前記第１導体層の開口部の内側面の傾斜角が４０°以下である請求項６に記載の半導体装置。
  8. 前記絶縁層と前記第１導体層との間に、前記第１導体層を保護する電極保護層を有する請求項１に記載の半導体装置。
  9. 前記電極保護層は、前記第１半導体基体の第１面上の配線層に含まれる酸化物と同一の材料で形成され、前記第１導体層は、前記第１半導体基体の第１面上の配線層に含まれる配線又は電極のいずれかと同一の材料で形成される請求項８に記載の半導体装置。
  10. 第１半導体基体を貫通する貫通電極を備える半導体装置の製造方法であって、
    第１面側の前記第１半導体基体に、前記貫通電極を形成する位置の周囲を囲む絶縁層を形成する工程と、
    前記第１半導体基体の第１面側に、第２半導体基体を貼り合わせる工程と、
    前記絶縁層に囲まれた範囲内において、前記第１半導体基体の第２面側から、前記第２半導体基体上の配線層までを貫通する開口部を形成する工程と、
    前記開口部内に貫通電極を形成する工程と、を有する
    半導体装置の製造方法。
  11. 前記開口部を形成する工程において、前記絶縁層に囲まれた範囲内で前記第１半導体基体をエッチングした後、さらに、前記絶縁層の内壁面に残存する前記第１半導体基体をエッチングする工程を有する請求項１０に記載の半導体装置の製造方法。
  12. 前記第１半導体基体の第１面上の配線層に第１導体層を形成する工程を有し、前記開口部を形成する工程において、前記第１導体層に前記第１半導体基体の第２面側の開口が大きく、前記第１半導体基体の第１面側の開口が小さい開口部を形成する請求項１０に記載の半導体装置の製造方法。
  13. 前記絶縁層に囲まれた範囲内において、前記第１半導体基体を選択的にエッチングする工程と、前記絶縁層の内面側の一部をエッチングする工程とを有する請求項１０に記載の半導体装置の製造方法。
  14. 前記第１半導体基体の第１面上の配線層に第１導体層を形成し、また前記絶縁層と前記第１導体層との間に電極保護層を形成する工程を有し、
    前記開口部を形成する工程は、前記絶縁層に囲まれた範囲内の前記第１半導体基体をエッチングする工程と、前記電極保護層から前記第２半導体基体上の配線層までをエッチングする工程と、を含む請求項１０に記載の半導体装置の製造方法。
  15. 電極保護層を形成する工程において、前記電極保護層は、前記電極保護層の開口側の端部が前記絶縁層の開口側の端部よりも開口の中心方向に向かって突出するように形成される請求項１４に記載の半導体装置の製造方法。
  16. 前記電極保護層及び前記第１導体層は、前記第１半導体基体の第１面上の配線層と併せて形成される請求項１４に記載の半導体装置の製造方法。
  17. 第１半導体基体および第１配線層を積層した第１チップと、前記第１チップの第１面側に互いの配線層が対向するように貼り合わされた、第２半導体基体および第２配線層を積層した第２チップと、前記第１チップの第２面側から前記第２配線層まで貫通して形成されている貫通電極と、前記第１半導体基体内の前記貫通電極の周囲を囲む絶縁層と、前記第１配線層に設けられ、前記貫通電極の側面と接続する第１導体層と、前記第２配線層に設けられ、前記貫通電極の底部と接続し、前記貫通電極を介して前記第１導体層と接続する第２導体層とを有する半導体装置と、
    前記半導体装置の出力信号を処理する信号処理回路と、を備える
    電子機器。
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