KR102490636B1 - 반도체 장치, 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치, 및 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR102490636B1
KR102490636B1 KR1020197022450A KR20197022450A KR102490636B1 KR 102490636 B1 KR102490636 B1 KR 102490636B1 KR 1020197022450 A KR1020197022450 A KR 1020197022450A KR 20197022450 A KR20197022450 A KR 20197022450A KR 102490636 B1 KR102490636 B1 KR 102490636B1
Authority
KR
South Korea
Prior art keywords
substrate
chip
wiring layer
semiconductor device
layer
Prior art date
Application number
KR1020197022450A
Other languages
English (en)
Other versions
KR20190116288A (ko
Inventor
시게키 아마노
Original Assignee
소니 세미컨덕터 솔루션즈 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 세미컨덕터 솔루션즈 가부시키가이샤 filed Critical 소니 세미컨덕터 솔루션즈 가부시키가이샤
Publication of KR20190116288A publication Critical patent/KR20190116288A/ko
Application granted granted Critical
Publication of KR102490636B1 publication Critical patent/KR102490636B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14665—Imagers using a photoconductor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/1469—Assemblies, i.e. hybrid integration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Noodles (AREA)
  • Bipolar Transistors (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

[과제] 외부에 전기 신호를 출력하는 단자가 보다 미세화된 반도체 장치, 및 반도체 장치의 제조 방법을 제공한다.
[해결 수단] 제1 기판 및 제1 배선층을 적층하여 형성되고, 센서 소자를 포함하는 제1 칩과, 제2 기판 및 제2 배선층을 적층하여 형성되고, 상기 제1 배선층 및 상기 제2 배선층이 서로 대향하도록 상기 제1 칩과 접합된 제2 칩과, 상기 제2 배선층과 전기적으로 접속하고, 상기 제2 기판을 관통함으로써, 상기 제1 칩이 적층된 면과 대향하는 상기 제2 칩의 면부터 돌출하는 적어도 하나 이상의 스루홀 비아를 구비하는 반도체장치.

Description

반도체 장치, 및 반도체 장치의 제조 방법
본 개시는, 반도체 장치, 및 반도체 장치의 제조 방법에 관한 것이다.
근래, 각종 반도체 소자의 소형화에 수반하여, 각종 반도체 소자가 탑재되는 패키지에 대해서도 소형화가 진행되고 있다.
예를 들면, 패키지(즉, 외주기(外周器))의 면적을 반도체 칩의 면적과 거의 같게 함으로써, 보다 소형화된 웨이퍼 레벨 칩 스케일 패키지(Wafer Level Chip Scale Package : WLCSP)가 제안되어 있다.
이와 같은 WLCSP에서는, 패키지의 외주에 형성된 외부 단자에의 본딩 와이어 등에 의한 배선이 행하여지지 않고, 외부 접속단자가 되는 범프 구조가 반도체 칩의 이면에 직접 형성되어 있다.
예를 들면, 하기한 특허문헌 1에는, 반도체 이미지 센서에 있어서, 장치 기판의 표면에 화소 어레이를 형성한 후, 장치 기판의 이면에 개구를 마련함으로써, 화소 어레이의 배선층과 전기적으로 접속하는 인출 전극을 형성하는 것이 개시되어 있다.
일본 특개2010-199589호 공보
그러나, 특허문헌 1에 개시된 기술에서는, 장치 기판의 이면에 개구를 마련할 때에, 장치 기판의 내부에 마련된 배선층과, 개구와의 위치를 맞출 필요가 있기 때문에, 위치맞춤 오차를 예상하여 개구를 크게 형성하여야 하였다. 그 때문에, 특허문헌 1에 기재된 기술에서는, 장치 기판부터 전기 신호를 취출하는 전극 또는 단자의 미세화에는 한계가 있었다.
그래서, 본 개시에서는, 각종 반도체 소자를 탑재한 칩부터 전기 신호를 취출하는 단자를 보다 미세하게 형성하는 것이 가능한, 신규이면서 개량된 반도체 장치, 및 반도체 장치의 제조 방법을 제안한다.
본 개시에 의하면, 제1 기판 및 제1 배선층을 적층하여 형성되고, 센서 소자를 포함하는 제1 칩과, 제2 기판 및 제2 배선층을 적층하여 형성되고, 상기 제1 배선층 및 상기 제2 배선층이 서로 대향하도록 상기 제1 칩과 접합된 제2 칩과, 상기 제2 배선층과 전기적으로 접속하고, 상기 제2 기판을 관통함으로써, 상기 제1 칩이 적층된 면과 대향하는 상기 제2 칩의 면부터 돌출하는 적어도 하나 이상의 스루홀 비아(through-hole via)를 구비하는, 반도체 장치가 제공된다.
또한, 본 개시에 의하면, 제1 기판 및 제1 배선층을 적층함으로써, 센서 소자를 포함하는 제1 칩을 형성하는 공정과, 제2 기판 및 제2 배선층을 적층함으로써, 제2 칩을 형성하는 공정과, 상기 제2 배선층과 전기적으로 접속하고, 상기 제2 기판의 두께 방향으로 연신(延伸)하는 적어도 하나 이상의 스루홀 비아를 형성하는 공정과, 상기 제1 배선층 및 상기 제2 배선층이 서로 대향하도록 상기 제1 칩, 및 상기 제2 칩을 접합하는 공정과, 를 포함하는, 반도체 장치의 제조 방법이 제공된다.
본 개시에 의하면, 반도체 소자의 제조 프로세스를 이용하여, 반도체 장치가 탑재되는 칩에 외부 접속용의 단자를 미리 형성할 수 있기 때문에, 반도체 장치로부터 외부에 전기 신호를 출력하는 단자를 보다 미세하게 형성하는 것이 가능하다.
이상 설명한 바와 같이 본 개시에 의하면, 각종 소자를 탑재한 칩부터 전기 신호를 취출하는 단자를 보다 미세하게 형성하는 것이 가능하다.
또한, 상기한 효과는 반드시 한정적인 것이 아니고, 상기한 효과와 함께, 또는 상기한 효과에 대신하여, 본 명세서에 나타난 어느 하나의 효과, 또는 본 명세서로부터 파악될 수 있는 다른 효과가 이루어져도 좋다.
도 1은 본 개시의 한 실시 형태에 관한 반도체 장치를 두께 방향으로 절단한 단면을 모식적으로 도시하는 단면도.
도 2는 도 1의 스루홀 비아를 포함하는 영역을 확대한 단면도.
도 3은 동 실시 형태에 관한 반도체 장치의 제1의 제조 방법의 한 공정을 설명하는 단면도.
도 4는 동 실시 형태에 관한 반도체 장치의 제1의 제조 방법의 한 공정을 설명하는 단면도.
도 5는 동 실시 형태에 관한 반도체 장치의 제1의 제조 방법의 한 공정을 설명하는 단면도.
도 6은 동 실시 형태에 관한 반도체 장치의 제1의 제조 방법의 한 공정을 설명하는 단면도.
도 7은 동 실시 형태에 관한 반도체 장치의 제1의 제조 방법의 한 공정을 설명하는 단면도.
도 8은 제2 소자부를 구비하지 않은 제2 칩을 도시하는 단면도.
도 9는 도 8에서 도시한 제2 칩을 제1 칩과 접합한 구성을 도시하는 단면도.
도 10은 동 실시 형태에 관한 반도체 장치의 제2의 제조 방법의 한 공정을 설명하는 단면도.
도 11은 동 실시 형태에 관한 반도체 장치의 제2의 제조 방법의 한 공정을 설명하는 단면도.
도 12는 동 실시 형태에 관한 반도체 장치의 제2의 제조 방법의 한 공정을 설명하는 단면도.
이하에 첨부 도면을 참조하면서, 본 개시의 알맞은 실시의 형태에 관해 상세히 설명한다. 또한, 본 명세서 및 도면에서, 실질적으로 동일한 기능 구성을 갖는 구성 요소에 관해서는, 동일한 부호를 붙임에 의해 중복 설명을 생략한다.
본 명세서에서는, 설명의 편의상, 반도체 장치(300)에 관해 설명하는 경우(도 1, 도 2, 도 5∼도 7, 도 9∼도 12)는, 제2 기판(210)이 마련된 측을 하측으로서 표현한다. 또한, 제1 칩(100) 또는 제2 칩(200)만에 관해 설명하는 경우(도 3, 도 4 및 도 8)는, 제1 기판(110) 또는 제2 기판(210)이 마련된 측을 하측으로서 표현한다.
또한, 설명은 이하의 순서로 행함으로써 한다.
1. 반도체 장치의 구성
2. 반도체 장치의 제조 방법
2. 1. 제1의 제조 방법
2. 2. 제2의 제조 방법
3. 정리
<1. 반도체 장치의 구성>
우선, 도 1을 참조하여, 본 개시의 한 실시 형태에 관한 반도체 장치의 구성에 관해 설명한다. 도 1은, 본 개시의 한 실시 형태에 관한 반도체 장치를 두께 방향으로 절단한 단면을 모식적으로 도시하는 단면도이다.
도 1에 도시하는 바와 같이, 반도체 장치(300)는, 센서 소자를 포함하는 제1 소자부(121)가 마련된 제1 칩(100)과, 제2 칩(200)을 접합한 적층형의 반도체 장치이다. 또한, 반도체 장치(300)에 포함되는 센서 소자는, 이미지 센서 등의 고체 촬상 소자라도 좋다. 즉, 본 실시 형태에 관한 반도체 장치(300)는, 적층형의 고체 촬상 장치라도 좋고, 특히 이면 조사형의 고체 촬상 장치라도 좋다.
(제1 칩(100))
제1 칩(100)은, 적어도 센서 소자를 포함하고, 제1 기판(110)의 위에, 다층 배선층(123) 및 층간 절연막(140)으로 이루어지는 제1 배선층이 적층된 반도체 칩이다.
제1 칩(100)은, 제1 기판(110)과, 제1 기판(110)에 형성된 제1 소자부(121)와, 제1 기판(110)의 표면에 형성된 광학 요소(125)와, 제1 소자부(121)와 전기적으로 접속된 다층 배선층(123)과, 다층 배선층(123)을 매입하는 층간 절연막(140)과, 다층 배선층(123)과 전기적으로 접속하는 접속단자(130)를 구비한다. 또한, 제1 칩(100)은, 층간 절연막(140)이 제2 칩(200)의 층간 절연막(240)과 서로 대향하도록 제2 칩(200)과 접합된다.
제1 기판(110)은, 제1 소자부(121)가 형성되는 기판이다. 구체적으로는, 제1 기판(110)은, 반도체 소자의 형성이 용이한 반도체 기판이라도 좋다. 예를 들면, 제1 기판(110)은, 실리콘(Si) 기판, 게르마늄(Ge) 기판, 또는 실리콘-게르마늄(SiGe) 기판 등의 반도체 기판이라도 좋다.
제1 소자부(121)는, 반도체 소자로 구성되고, 반도체 장치(300)가 구비하는 주요한 기능을 실행한다. 구체적으로는, 제1 소자부(121)는, 각종 다이오드, 및 각종 트랜지스터 등의 반도체 소자로 구성되어도 좋다. 또한, 제1 소자부(121)는, 적어도 센서 소자를 포함한다. 센서 소자는, 예를 들면, CMOS(Complementary Metal-Oxide-Semiconductor) 이미지 센서, CCD(Charge-Coupled Device) 이미지 센서, 또는 포토 다이오드라도 좋다. 또한, 제1 소자부(121)는, 센서 소자로부터의 신호를 처리하는 신호 처리 회로, 또는 제어 회로 등의 집적 회로를 포함하여도 좋다.
광학 요소(125)는, 제1 소자부(121)에 포함되는 센서 소자가 이미지 센서 등인 경우에 마련된다. 구체적으로는, 광학 요소(125)는, 제1 소자부(121)가 마련된 영역상의 제1 기판(110)의 일면에 마련되고, 제1 소자부(121)에 포함되는 센서 소자에의 입사광을 광학적으로 제어한다.
예를 들면, 광학 요소(125)는, 센서 소자에의 입사광을 집광하는 마이크로 렌즈, 센서 소자로의 입사광을 색 분리하는 컬러 필터, 센서 소자 이외로의 광의 입사를 방지하는 화소 분리막 또는 차광막, 및 이들을 보호하는 보호층 등을 포함하여도 좋다. 광학 요소(125)를 마련함에 의해, 반도체 장치(300)는, 해상도 및 색분해능 등의 고체 촬상 장치로서의 성능을 향상시킬 수 있다.
다층 배선층(123)은, 제1 기판(110)의 광학 요소(125)가 마련된 일면과 대향하는 타면에 마련된다. 구체적으로는, 다층 배선층(123)은, 동일층에 마련된 배선과, 다른 층에 마련된 배선끼리를 전기적으로 접속하는 비아를 제1 기판(110)에 복수층에 걸쳐서 적층함으로써 형성된다. 또한, 다층 배선층(123)은, 제1 소자부(121)와 전기적으로 접속하고 있고, 제1 소자부(121)로부터 전기 신호를 취출한다. 예를 들면, 다층 배선층(123)은, 제1 소자부(121)에 포함되는 센서 소자(예를 들면, CMOS 이미지 센서)에 의한 입사광의 광전 변환에 의해 생성된 전기 신호를 제1 소자부(121)로부터 취출하여도 좋다. 다층 배선층(123)은, 예를 들면, 도전체인 알루미늄, 구리 또는 은 등의 금속, 또는 이들 금속의 합금 또는 실리사이드로 형성하는 것이 가능하다.
층간 절연막(140)은, 제1 기판(110)의 광학 요소(125)가 마련된 일면과 대향하는 타면에 마련되고, 다층 배선층(123)을 매입함으로써, 다층 배선층(123)의 각 층을 전기적으로 절연한다. 구체적으로는, 층간 절연막(140)은, 다층 배선층(123)의 배선 및 비아의 각각을 층마다 매입함에 의해, 다층 배선층(123)의 각 층에 마련된 배선을 전기적으로 절연한다. 또한, 층간 절연막(140)은, 제1 칩(100)의 기계적 강도를 향상시키는 것도 가능하다. 층간 절연막(140)은, 예를 들면, 산화규소, 질화규소 또는 산질화규소 등의 규소 화합물, 스핀 온 글라스 또는 규산염 글라스 등의 무기 글라스, 또는 폴리이미드 또는 폴리아미드 등의 유기 화합물 등에 의해 형성되어도 좋다.
접속단자(130)는, 층간 절연막(140)으로부터 돌출하여 마련되고, 제1 칩(100)과 제2 칩(200) 사이에서 전기 신호의 입출력을 행하기 위한 인터페이스를 형성한다. 구체적으로는, 접속단자(130)는, 다층 배선층(123)과 전기적으로 접속되어 있고, 다층 배선층(123)을 통하여 제1 소자부(121)로부터의 전기 신호를 제1 칩(100)의 외부로 취출한다. 또한, 접속단자(130)는, 금속-금속 결합 등으로 제2 칩(200)의 접속단자(230)와 전기적으로 접속되어 있고, 제1 소자부(121)로부터의 전기 신호를 제2 칩(200)으로 출력한다. 접속단자(130)는, 예를 들면, 도전체인 알루미늄, 구리, 은, 금 또는 백금 등의 금속, 또는 이들 금속의 합금으로 형성되어도 좋다.
또한, 접속단자(130)는, 다층 배선층(123)의 동일한 신호선에 대해 복수 마련되어도 좋다. 동일한 신호선에 대해 복수의 접속단자(130)를 마련함에 의해, 어떠한 접속단자(130)에 접속 불량이 생긴 경우에도, 다른 접속단자(130)에 의해 전기 신호를 제2 칩(200)에 출력할 수 있다. 이와 같은 경우, 접속단자(130)는, 접속단자(230)와의 전기적 접속의 신뢰성을 향상시킬 수 있다.
(제2 칩(200))
제2 칩(200)은, 다층 배선층(223) 및 층간 절연막(240)으로 이루어지는 제2 배선층이 제2 기판(210)의 위에 적층된 반도체 칩이다.
제2 칩(200)은, 제2 기판(210)과, 제2 기판(210)에 형성된 제2 소자부(221)와, 제2 소자부(221)와 전기적으로 접속된 다층 배선층(223)과, 다층 배선층(223)을 매입하는 층간 절연막(240)과, 제2 기판(210)을 관통하는 복수의 스루홀 비아(250)와, 다층 배선층(223)과 전기적으로 접속하는 접속단자(230)를 구비한다. 또한, 제2 칩(200)은, 층간 절연막(240)이 제1 칩(100)의 층간 절연막(140)과 서로 대향하도록 제1 칩(100)과 접합된다.
제2 기판(210)은, 반도체 장치(300)의 외부 접속단자가 되는 스루홀 비아(250)가 형성되는 기판이다. 구체적으로는, 제2 기판(210)은, 반도체 소자의 형성이 용이한 반도체 기판이라도 좋다. 예를 들면, 제2 기판(210)은, 실리콘(Si) 기판, 게르마늄(Ge) 기판, 또는 실리콘-게르마늄(SiGe) 기판 등의 반도체 기판이라도 좋다. 또한, 제2 기판(210)은, 제1 기판(110)과 동일한 재료로 형성되어도 좋고, 다른 재료로 형성되어도 좋다.
제2 소자부(221)는, 반도체 소자로 구성되는 소자 또는 회로이다. 예를 들면, 제2 소자부(221)는, 제1 소자부(121)와 전기적으로 접속된 능동 소자라도 좋다. 보다 구체적으로는, 제2 소자부(221)는, 제1 소자부(121)를 제어하는 MPU(Micro Processing Unit) 등의 연산 처리 회로라도 좋고, 제1 소자부(121)로부터의 전기 신호를 기억하는 DRAM(Dynamic Random Access Memory) 등의 기억 소자 등이라도 좋다. 또한, 제2 소자부(221)는, 임의의 구성이고, 반도체 장치(300)의 구성, 또는 반도체 장치(300)가 실행하는 기능에 따라서는, 마련되지 않아도 좋다.
다층 배선층(223)은, 제2 기판(210)의 제1 칩(100)과 서로 대향하는 면에 마련된다. 구체적으로는, 다층 배선층(223)은, 동일층에 마련된 배선과, 다른 층에 마련된 배선끼리를 전기적으로 접속하는 비아를 제2 기판(210)에 복수층에 걸쳐서 적층함으로써 형성된다. 또한, 다층 배선층(223)은, 접속단자(230)를 통하여, 제1 칩(100)의 다층 배선층(123)과 전기적으로 접속되어 있고, 제1 칩(100)부터 출력된 전기 신호를 수취한다. 구체적으로는, 다층 배선층(223)은, 제1 칩(100)의 제1 소자부(121)로부터 전기 신호를 수취하고, 수취한 전기 신호를 제2 소자부(221) 또는 반도체 장치(300)의 외부에 출력하여도 좋다. 다층 배선층(223)은, 도전체인 알루미늄, 구리 또는 은 등의 금속, 또는 이들 금속의 합금 또는 실리사이드로 형성하는 것이 가능하다. 또한, 다층 배선층(223)은, 다층 배선층(123)과 동일한 재료로 형성되어도 좋고, 다른 재료로 형성되어도 좋다.
층간 절연막(240)은, 제2 기판(210)의 제1 칩(100)과 서로 대향하는 면에 마련되고, 다층 배선층(223)을 매입함으로써, 다층 배선층(223)의 각 층을 전기적으로 절연한다. 구체적으로는, 층간 절연막(240)은, 다층 배선층(223)의 배선 및 비아의 각각을 층마다 매입함에 의해, 다층 배선층(223)의 각 층에 마련된 배선을 전기적으로 절연한다. 또한, 층간 절연막(240)은, 제2 칩(200)의 기계적 강도를 향상시키는 것도 가능하다. 층간 절연막(240)은, 예를 들면, 산화규소, 질화규소 또는 산질화규소 등의 규소 화합물, 스핀 온 글라스 또는 규산염 글라스 등의 무기 글라스, 또는 폴리이미드 또는 폴리아미드 등의 유기 화합물 등에 의해 형성되어도 좋다. 또한, 층간 절연막(240)은, 층간 절연막(140)과 동일한 재료로 형성되어도 좋고, 다른 재료로 형성되어도 좋다.
접속단자(230)는, 접속단자(130)와 대응하는 위치에 층간 절연막(240)으로부터 돌출하여 마련되고, 제1 칩(100)과 제2 칩(200) 사이에서 전기 신호의 입출력을 행하기 위한 인터페이스를 형성한다. 구체적으로는, 접속단자(230)는, 금속-금속 결합 등으로 제1 칩(100)의 접속단자(130)와 전기적으로 접속함에 의해, 제1 소자부(121)로부터의 전기 신호를 수취하고, 수취한 전기 신호를 전기적으로 접속된 다층 배선층(223)에 출력한다.
접속단자(230)는, 예를 들면, 도전체인 알루미늄, 구리, 은, 금 또는 백금 등의 금속, 또는 이들 금속의 합금으로 형성되어도 좋다. 접속단자(230)는, 접속단자(130)와 다른 재료로 형성되어도 좋지만, 접속단자(230) 및 접속단자(130) 사이의 금속-금속 결합을 용이하게 형성하기 위해서는, 접속단자(230)는, 접속단자(130)와 동일한 재료로 형성되는 것이 바람직하다.
스루홀 비아(250)는, 다층 배선층(223)과 전기적으로 접속하고, 제2 기판(210)을 관통하여 마련된다. 구체적으로는, 스루홀 비아(250)는, 비아 내부가 금속 등으로 충전된 필드 비아(filled via)로서 형성되어도 좋다. 필드 비아로서 형성됨에 의해, 스루홀 비아(250)는, 도통로(導通路, conduction path)의 단면적을 증가시킬 수 있기 때문에, 반도체 장치(300)의 실장시에 도통성을 향상시킬 수 있다. 스루홀 비아(250)의 구체적인 구조에 관해서는, 도 2를 참조하여 후술한다.
또한, 스루홀 비아(250)는, 제2 기판(210)의 층간 절연막(240)과 접하는 제1면에서의 단면적이, 제1면과 대향하는 제2면에서의 단면적과 같게 또는 보다 커지도록 형성되어도 좋다. 즉, 제2 기판(210)에의 층간 절연막(240)의 적층 방향을 상방향으로 하여 본 경우에, 스루홀 비아(250)는, 역(逆)테이퍼 형상 또는 장방형상(長方形狀)의 단면(斷面) 형상을 갖도록(환언하면, 순(順)테이퍼 형상의 단면 형상(forward tapered cross-sectional shape)을 갖지 않도록) 형성되어도 좋다.
이와 같은 스루홀 비아(250)는, 제2 기판(210)에 제2 배선층(즉, 다층 배선층(223) 및 층간 절연막(240))을 형성하기 전에, 제2 기판(210)을 개구하고, 그 개구를 금속 등으로 충전함에 의해 형성할 수 있다. 이와 같이, 미리 스루홀 비아(250)를 제2 기판(210)에 형성함에 의해, 스루홀 비아(250)는, 다층 배선층(223)과 높은 정밀도로 접속할 수 있다. 이와 같은 경우, 스루홀 비아(250)는, 다층 배선층(223)과의 위치맞춤 오차를 고려할 필요가 없기 때문에, 보다 미세한 배치 및 형상으로 형성하는 것이 가능하고, 또한 다층 배선층(223)과의 접속의 정밀도를 향상시킬 수 있다.
또한, 이와 같은 형상의 스루홀 비아(250)를 필드 비아로서 형성함에 의해, 제2 기판(210)에 형성된 개구의 면적을 작게 할 수 있기 때문에, 제2 칩(200)의 기계적 강도를 향상시킬 수 있다.
또한, 스루홀 비아(250)는, 제2 기판(210)으로부터 돌출하여 형성되기 때문에, 반도체 장치(300)의 프린트 배선 기판에의 실장시에, 외부와의 접속 구조(이른바, 범프 등)로서 이용할 수 있다. 따라서 본 실시 형태에 관한 반도체 장치(300)는, 별도로, 범프를 형성하는 공정을 생략할 수 있기 때문에, 반도체 장치(300)의 생산성을 향상시킬 수 있다. 또한, 스루홀 비아(250)의 제2 기판(210)부터의 돌출량은, 예를 들면, 1㎛∼9㎛ 정도라도 좋다.
또한, 스루홀 비아(250)를 범프로서 이용함에 의해, 스루홀 비아(250)로부터 범프까지의 배선의 와이어링(wiring) 등도 생략할 수 있다. 이에 의하면, 반도체 장치(300)의 외부와의 접속 구조가 형성되는 면에 마련된 배선 또는 구조물을 줄일 수 있기 때문에, 스루홀 비아(250)의 배치를 보다 유연하게 행할 수 있다. 예를 들면, 반도체 장치(300)의 전면(全面)에 걸쳐서 스루홀 비아(250)를 파인 피치로 균등하게 배치하는 것도 가능하다.
또한, 스루홀 비아(250)는, 다층 배선층(223)의 동일 신호선에 대해 복수 마련되어도 좋다. 동일한 신호선에 대해 복수의 스루홀 비아(250)를 마련함에 의해, 어느 하나의 스루홀 비아(250)에 접속 불량이 생긴 경우에도, 다른 스루홀 비아(250)에 의해 전기 신호를 외부에 출력할 수 있다. 따라서 이와 같은 경우, 스루홀 비아(250)는, 반도체 장치(300)의 전기적 접속의 신뢰성을 향상시킬 수 있다.
계속해서, 도 2를 참조하여, 본 실시 형태에 관한 반도체 장치(300)에 형성된 스루홀 비아(250)의 보다 구체적인 구조에 관해 설명한다. 도 2는, 도 1의 스루홀 비아(250)를 포함하는 영역(via)을 확대한 단면도이다.
도 2에 도시하는 바와 같이, 스루홀 비아(250)의 표면에는, 배리어 메탈층(251)이 마련되고, 스루홀 비아(250)와, 제2 기판(210) 사이에는, 절연층(241)이 마련된다.
배리어 메탈층(251)은, 스루홀 비아(250)의 형성시에, 스루홀 비아(250)의 재질이 제2 기판(210) 중으로 확산하지 않도록, 장벽으로서 기능하는 층이다. 배리어 메탈층(251)은, 스루홀 비아(250)의 형성 전에 스루홀 비아(250)가 형성되는 개구에 마련됨에 의해, 스루홀 비아(250)의 표면에 존재하게 된다. 배리어 메탈층(251)은, 스루홀 비아(250) 및 제2 기판(210)의 재질과 반응하지 않고, 또한 이들의 재질과의 밀착성이 높은 금속재료로 형성된다. 배리어 메탈층(251)은, 예를 들면, 텅스텐, 티탄 또는 탄탈 등의 금속, 또는 이들 금속의 합금 또는 질화물로 형성되어도 좋다.
배리어 메탈층(251)에 의하면, 스루홀 비아(250)의 재질이 제2 기판(210)으로 확산하는 것을 억제할 수 있기 때문에, 스루홀 비아(250)와 제2 기판(210) 사이에서, 전기적인 절연성을 향상시킬 수 있다.
절연층(241)은, 배리어 메탈층(251)을 포함하는 스루홀 비아(250)와, 제2 기판(210) 사이에 마련되고, 스루홀 비아(250)와 제2 기판(210)을 전기적으로 절연한다. 따라서 절연층(241)에 의하면, 스루홀 비아(250)와 제2 기판(210)과의 전기적인 절연성을 높일 수 있기 때문에, 스루홀 비아(250)로부터 제2 기판(210)으로 전류가 리크하는 것을 방지할 수 있다.
여기서, 절연층(241)은, 고온 프로세스로 생성된 전기적 절연성이 높은 절연물로 형성되는 것이 바람직하다. 고온 프로세스로 생성되는 절연물은, 절연물 중의 원자 결합이 강고하게 되고, 또한 절연물의 밀도가 증가하기 때문에, 전기적인 절연성이 보다 높아진다. 따라서 절연층(241)은, 고온 프로세스로 생성된 절연물로 형성됨에 의해, 스루홀 비아(250)와 제2 기판(210)과의 전기적인 절연성을 보다 높일 수 있다.
이와 같은 절연층(241)은, 예를 들면, 제2 기판(210)을 열산화함으로써 형성된 산화물, 또는 고온 CVD(Chemical Vapor deposition)로 증착한 산화규소, 질화규소 또는 산질화규소 등의 규소 화합물로 형성하는 것이 가능하다.
단, 본 실시 형태에 관한 반도체 장치(300)에서는, 제1 소자부(121)에 센서 소자가 포함된다. 센서 소자는, 열에 약하기 때문에, 반도체 장치(300)의 제조 공정에서, 센서 소자가 고온에 폭로된 경우, 센서 소자의 특성 및 신뢰성이 저하되고, 경우에 따라서는 센서 소자가 고장날 가능성이 있다. 따라서 센서 소자가 형성된 후의 반도체 장치(300)에서는, 고온 프로세스로 절연물을 성막하는 것이 곤란해지기 때문에, 센서 소자를 형성한 후에 반도체 장치(300)에 절연층(241)을 형성한 경우, 절연층(241)의 전기적인 절연성이 낮아져 버리고 있다.
본 실시 형태에 관한 반도체 장치(300)에서는, 미리 제2 기판(210)에 스루홀 비아(250)를 형성하기 때문에, 스루홀 비아(250)와, 제2 기판(210) 사이의 절연층(241)을 고온 프로세스로 생성된 절연물로 형성할 수 있다. 따라서 본 실시 형태에 관한 반도체 장치(300)는, 스루홀 비아(250)와, 제2 기판(210) 사이의 전기적인 절연성을 보다 높일 수 있다.
또한, 본 실시 형태에 관한 반도체 장치(300)에서는, 제2 기판(210)과의 사이의 절연층(241)을 고온 프로세스로 생성된 절연물로 형성함으로써, 다른 프로세스와 비교하여, 절연층(241)의 막두께를 균일하게 할 수 있다. 이와 같은 경우, 절연층(241)에는, 국소적인 전계 집중이 생기기 어려워지기 때문에, 반도체 장치(300)는, 국소적인 전계 집중에 의한 절연 파괴, 또는 리크 전류의 발생을 억제할 수 있다.
또한, 본 실시 형태에 관한 반도체 장치(300)에서는, 미리 제2 기판(210)에 스루홀 비아(250)를 형성하기 때문에, 반도체 장치(300)의 임의의 위치에 외부와의 접속 구조를 형성할 수 있다. 이에 의하면, 반도체 장치(300)는, 외부와의 접속 구조의 수 및 배치를 보다 유연하게 변경하는 것이 가능하다.
<2. 반도체 장치의 제조 방법>
(2. 1. 제1의 제조 방법)
여기서, 도 3∼도 7을 참조하여, 본 실시 형태에 관한 반도체 장치의 제1의 제조 방법에 관해 설명한다. 도 3∼도 7은, 본 실시 형태에 관한 반도체 장치의 제1의 제조 방법의 각 공정을 설명하는 단면도이다.
우선, 도 3에 도시하는 바와 같이, 제1 칩(100)을 준비한다.
구체적으로는, 반도체 제조 프로세스를 이용하여, 실리콘 기판인 제1 기판(110)에 제1 소자부(121)를 형성한다. 그 후, 제1 소자부(121)가 형성된 제1 기판(110)의 위에 CVD, 스퍼터(sputtering), 및 도금법 등을 이용하여 다층 배선층(123) 및 층간 절연막(140)을 형성한다. 또한, 최상층의 다층 배선층(123)의 위에는, 접속단자(130)를 또한 형성한다. 이에 의해, 제1 칩(100)이 형성된다. 또한, 다층 배선층(123) 및 접속단자(130)는, 구리 등으로 형성하는 것이 가능하다. 또한, 층간 절연막(140)은, 산화실리콘 또는 질화실리콘 등으로 형성하는 것이 가능하다.
다음에, 도 4에 도시하는 바와 같이, 제2 칩(200)을 준비한다.
구체적으로는, 반도체 제조 프로세스를 이용하여, 실리콘 기판인 제2 기판(210)에 제2 소자부(221)를 형성한다. 다음에, 제2 기판(210)의 위에 층간 절연막(240) 중의 1층을 형성한 후, 에칭을 행함으로써, 제2 기판(210)에 스루홀 비아(250)를 형성하기 위한 개구를 형성한다.
이때 형성된 개구의 배치가 반도체 장치(300)의 외부 접속단자의 배치가 된다. 따라서 개구는, 제2 소자부(221)가 형성된 영역을 피하면서, 반도체 장치(300)를 실장한 프린트 배선 기판의 단자의 위치와 대응하는 배치로 형성되어도 좋다. 또한, 제2 기판(210)의 개구는, 등방성 에칭으로 형성되어도 좋다. 등방성 에칭을 이용함에 의해, 제2 기판(210)에 마련된 개구는, 제2 기판(210)에 대해 주상(柱狀) 형상 또는 역테이퍼 형상으로 형성되게 된다.
계속해서, 제2 기판(210)에 형성된 개구의 내부에 절연층(241)을 형성한다. 절연층(241)은, 전기적인 절연성을 보다 높게 하기 위해, 고온의 반도체 제조 프로세스로 형성된다. 예를 들면, 절연층(241)은, 제2 기판(210)의 열산화, 또는 산화실리콘의 성막에 의해 형성되어도 좋다.
다음에, 스퍼터를 이용하여 제2 기판(210)의 전면에 균일하게 배리어 메탈층(251)을 형성한 후, 배리어 메탈층(251)의 위에, 스퍼터를 이용하여 구리로 이루어지는 시드층을 형성한다. 또한, 전해 도금에 의해 시드층을 성장시킴으로써, 제2 기판(210)에 형성된 개구를 구리로 충전하여, 스루홀 비아(250)를 형성한다. 그 후, CMP(Chemical Mechanical Polish) 등에 의해, 제2 기판(210)의 표면에 형성된 배리어 메탈층 및 시드층을 제거한다. 이에 의해, 스루홀 비아(250)를 필드 비아로서 형성할 수 있다.
또한, 스루홀 비아(250)를 형성한 제2 기판(210)의 위에 CVD, 스퍼터, 및 도금법 등을 이용하여 다층 배선층(223) 및 층간 절연막(240)의 잔부를 형성한다. 또한, 최상층의 다층 배선층(223)의 위에는, 접속단자(230)를 또한 형성한다. 이에 의해, 제2 칩(200)이 형성된다. 또한, 다층 배선층(223) 및 접속단자(230)는, 구리 등으로 형성하는 것이 가능하다. 또한, 층간 절연막(240)은, 산화실리콘 또는 질화실리콘 등으로 형성하는 것이 가능하다.
계속해서, 도 5에 도시하는 바와 같이, 제1 칩(100)에 제2 칩(200)을 접합한다.
구체적으로는, 층간 절연막(140) 및 층간 절연막(240)이 서로 대향하도록, 제1 칩(100) 및 제2 칩(200)을 접합한다. 이때, 반도체 제조 프로세스에서의 웨이퍼의 얼라인먼트 기술을 적용함으로써, 접속단자(130) 및 접속단자(230)의 위치의 맞춤 오차를 수㎛ 미만으로 제어하는 것이 가능하다. 이에 의해, 접속단자(130) 및 접속단자(230)는, 금속-금속 결합으로 서로 전기적으로 접속된다.
다음에, 도 6에 도시하는 바와 같이, 제2 기판(210)을 백 그라인드(back grinding)에 의해 박막화한 후, 제2 기판(210)의 일면에 보호 테이프(310)를 접착한다.
구체적으로는, 백 그라인드에 의해, 제1 칩(100)과 접합된 면과 대향하는 면측부터 제2 기판(210)을 박막화한 후, 경면(鏡面) 처리함으로써, 제2 기판(210)의 내부에 형성되어 있던 스루홀 비아(250)를 노출시킨다. 이때, 스루홀 비아(250)는, 제2 기판(210)보다도 딱딱하고, 깎여지기 어렵기 때문에, 제2 기판(210)의 쪽이 스루홀 비아(250)보다도 많이 깎여지게 된다. 이에 의해, 스루홀 비아(250)는, 제2 기판(210)부터 돌출하도록 노출한다. 또한, 제2 기판(210)부터의 스루홀 비아(250)의 돌출량은, 예를 들면, 1㎛∼9㎛라도 좋다.
그 후, 제2 기판(210) 및 스루홀 비아(250)를 보호하기 위해, 백 그라인드가 시행된 면에 보호 테이프(310)가 접착된다. 보호 테이프(310)는, 예를 들면, 반도체 장치(300)의 제조 프로세스에 견딜 수 있는 정도의 기계적 강도 및 내열성을 구비하는 수지 등으로 형성되어도 좋다. 또한, 보호 테이프(310)는, 반도체 장치(300)가 형성된 후, 제거되기 때문에, 예를 들면, 박리 가능하게 마련되는 것이 바람직하다.
또한, 도 7에 도시하는 바와 같이, 제1 기판(110)을 백 그라인드에 의해 박막화한 후, 제1 기판(110)의 일면에 광학 요소(125)를 형성한다.
구체적으로는, 백 그라인드에 의해, 제2 칩(200)과 접합된 면과 대향하는 면측부터 제1 기판(110)을 박막화한 후, 경면 처리한다. 그 후, 제1 소자부(121)에 포함되는 센서 소자에 대응하도록, 제1 기판(110)의 위에 화소 분리막, 차광막, 컬러 필터, 마이크로 렌즈, 및 보호막을 포함하는 광학 요소(125)를 형성한다.
그 후, 보호 테이프(310)가 제거됨으로써, 도 1에서 도시한 바와 같은 본 실시 형태에 관한 반도체 장치(300)가 형성된다.
또한, 상기 제조 방법에서, 제2 소자부(221)를 구비하지 않은 제2 칩(200A)을 이용하는 것도 가능하다. 이와 같은 경우에 관해, 도 8 및 도 9를 참조하여 설명한다. 도 8은, 제2 소자부(221)를 구비하지 않은 제2 칩(200A)을 도시하는 단면도이다. 또한, 도 9는, 도 8에서 도시한 제2 칩(200A)을 제1 칩(100)과 접합한 구성을 도시하는 단면도이다.
도 8에 도시하는 바와 같이, 제2 소자부(221)를 구비하지 않은 제2 칩(200A)을 준비하여도 좋다.
구체적으로는, 실리콘 기판인 제2 기판(210)의 위에 층간 절연막(240) 중의 1층을 형성한 후, 에칭을 행함으로써, 제2 기판(210)에 스루홀 비아(250)를 형성하기 위한 개구를 형성한다. 이때, 제2 기판(210)에는 제2 소자부(221)가 형성되어 있지 않기 때문에, 형성된 개구의 위치는, 반도체 장치(300)를 실장한 프린트 배선 기판의 단자의 배치만을 고려하여 결정할 수 있다.
계속해서, 제2 기판(210)에 형성된 개구의 내부에 절연층(241)을 형성한다. 여기서, 절연층(241)은, 전기적인 절연성을 보다 높게 하기 위해, 제2 기판(210)의 열산화, 또는 산화실리콘의 성막 등의 고온 프로세스로 형성된다.
다음에, 스퍼터를 이용하여 제2 기판(210)의 전면에 균일하게 배리어 메탈층(251)을 형성한 후, 배리어 메탈층(251)의 위에, 스퍼터를 이용하여 구리로 이루어지는 시드층을 형성한다. 또한, 전해 도금에 의해 시드층을 성장시킴으로써, 제2 기판(210)에 형성된 개구를 구리로 충전하여, 스루홀 비아(250)를 형성한다. 그 후, CMP 등에 의해, 제2 기판(210)의 표면에 형성된 배리어 메탈층 및 시드층을 제거한다.
또한, 스루홀 비아(250)를 형성한 제2 기판(210)의 위에 CVD, 스퍼터, 및 도금법 등을 이용하여 다층 배선층(223) 및 층간 절연막(240)의 나머지를 형성한다. 또한, 최상층의 다층 배선층(223)의 위에는, 접속단자(230)를 또한 형성한다. 이에 의해, 제2 소자부(221)를 구비하지 않은 제2 칩(200A)이 형성된다. 또한, 다층 배선층(223) 및 접속단자(230)는, 구리 등으로 형성하는 것이 가능하다. 또한, 층간 절연막(240)은, 산화실리콘 또는 질화실리콘 등으로 형성하는 것이 가능하다.
또한, 도 9에 도시하는 바와 같이, 제2 소자부(221)를 구비하지 않은 제2 칩(200A)에 제1 칩(100)을 접합하여도 좋다.
구체적으로는, 층간 절연막(140) 및 층간 절연막(240)이 서로 대향하도록, 제1 칩(100) 및 제2 칩(200A)을 접합할 수 있다. 이때, 반도체 제조 프로세스에서의 웨이퍼의 얼라인먼트 기술을 이용하여, 접속단자(130) 및 접속단자(230)의 위치를 제어함으로써, 접속단자(130) 및 접속단자(230)가 서로 전기적으로 접속하도록 금속-금속 결합시킬 수 있다.
이하, 도 6 및 도 7을 참조하여 설명하는 공정을 경유함으로써, 제2 소자부(221)를 구비하지 않은 제2 칩(200A)을 이용한 경우에도 마찬가지로, 본 실시 형태에 관한 반도체 장치(300)를 제조할 수 있다.
(2. 2. 제2의 제조 방법)
계속해서, 도 10∼도 12를 참조하여, 본 실시 형태에 관한 반도체 장치의 제2의 제조 방법에 관해 설명한다. 도 10∼도 12는, 본 실시 형태에 관한 반도체 장치의 제2의 제조 방법의 각 공정을 설명하는 단면도이다.
제2의 제조 방법은, 제1의 제조 방법과 달리, 프린트 배선 기판에의 직접 실장이 가능한 WLCSP로서 반도체 장치(300)를 형성하는 방법이다.
제1 칩(100) 및 제2 칩(200)을 준비하고, 제1 칩(100)에 제2 칩(200)을 접합하기 까지의 공정에 관해서는, 도 3∼도 5를 참조하여 설명한 바와 같기 때문에, 여기서의 설명은 생략한다.
다음에, 도 10에 도시하는 바와 같이, 제1 기판(110)을 백 그라인드에 의해 박막화한 후, 제1 기판(110)의 일면에 광학 요소(125)를 형성한다.
구체적으로는, 백 그라인드에 의해, 제2 칩(200)과 접합된 면과 대향하는 면측부터 제1 기판(110)을 박막화한 후, 경면 처리한다. 그 후, 제1 소자부(121)에 포함되는 센서 소자에 대응하도록, 제1 기판(110)의 위에 화소 분리막, 차광막, 컬러 필터, 마이크로 렌즈, 및 보호막을 포함하는 광학 요소(125)를 형성한다.
계속해서, 도 11에 도시하는 바와 같이, 제1 기판(110)의 위에 수지층(320), 및 보호 글라스(330)를 형성하고, 또한 보호 테이프(310)를 접착한다.
구체적으로는, 제1 기판(110)의 광학 요소(125)가 형성된 면의 위에, 유기 수지를 도포함으로써 수지층(320)을 형성한 후, 제1 기판(110)과 같은 평면 형상의 보호 글라스(330)를 부착한다. 또한, 수지층(320)을 형성하는 유기 수지, 및 보호 글라스(330)를 구성한 글라스는, 센서 소자에 입사한 광에 영향을 미치지 않도록 하기 위해, 모두 광투과성이 높은 재료를 이용하는 것이 바람직하다. 또한, 보호 글라스(330)의 위에 보호 테이프(310)를 접착한다. 보호 테이프(310)는, 후단의 제2 기판(210)을 박막화하는 공정에서, 보호 글라스(330)를 보호하는 역할을 다한다.
다음에, 도 12에 도시하는 바와 같이, 제2 기판(210)을 백 그라인드에 의해 박막화하고, 스루홀 비아(250)를 노출시킨다.
구체적으로는, 백 그라인드에 의해, 제1 칩(100)과 접합된 면과 대향하는 면측부터 제2 기판(210)을 박막화한 후, 경면 처리함으로써, 제2 기판(210)의 내부에 형성되어 있던 스루홀 비아(250)를 노출시킨다. 이때, 스루홀 비아(250)는, 제2 기판(210)보다도 딱딱하고, 깎여지기 어렵기 때문에, 제2 기판(210)의 쪽이 스루홀 비아(250)보다도 많이 깎여진다. 이 때문에, 스루홀 비아(250)는, 제2 기판(210)부터 돌출하도록 노출한다. 그 후, 보호 테이프(310)가 제거됨으로써, 본 실시 형태에 관한 반도체 장치(300)가 형성된다.
제2의 제조 방법으로 제조된 반도체 장치(300)는, 다이싱에 의해 개별의 칩으로 절단된 후, 프린트 배선 기판 등에 직접 실장하는 것이 가능하다.
<3. 정리>
이상에 설명한 바와 같이 , 본 실시 형태에 관한 반도체 장치(300)에 의하면, 제2 기판(210)에 스루홀 비아(250)를 미리 형성함에 의해, 다층 배선층(223)과 스루홀 비아(250)와의 위치맞춤의 정밀도를 향상시킬 수 있다. 따라서 반도체 장치(300)는, 스루홀 비아(250)의 위치맞춤 오차에 대한 마진을 축소할 수 있기 때문에, 스루홀 비아(250)를 보다 미세화할 수 있다.
또한, 본 실시 형태에 관한 반도체 장치(300)에 의하면, 열에 약한 센서 소자를 구비하는 제1 칩(100)을 제2 칩(200)에 접합하기 전에, 제2 칩(200)에 스루홀 비아(250)를 형성할 수 있다. 이에 의하면, 스루홀 비아(250)와 제2 기판(210) 사이에 마련된 절연층(241)을 고온 프로세스로 형성할 수 있기 때문에, 스루홀 비아(250)와 제2 기판(210)의 전기적 절연성을 높일 수 있다.
또한, 본 실시 형태에 관한 반도체 장치(300)에 의하면, 스루홀 비아(250)를 필드 비아에 기둥(柱) 형상 또는 역테이퍼 형상으로 형성할 수 있기 때문에, 스루홀 비아(250)의 도전성을 높임과 함께, 반도체 장치(300)의 기계적 강도를 높일 수 있다.
이상, 첨부 도면을 참조하면서 본 개시의 알맞은 실시 형태에 관해 상세히 설명하였지만, 본 개시의 기술적 범위는 이러한 예로 한정되지 않는다. 본 개시의 기술 분야에서의 통상의 지식을 갖는 자라면, 특허청구의 범위에 기재된 기술적 사상의 범주 내에서, 각종의 변경례 또는 수정례를 상도할 수 있음은 분명하고, 이들에 대해서도, 당연히 본 개시의 기술적 범위에 속하는 것으로 이해된다.
또한, 본 명세서에 기재된 효과는, 어디까지나 설명적 또는 예시적인 것이고 한정적이 아니다. 즉, 본 개시에 관한 기술은, 상기한 효과와 함께, 또는 상기한 효과에 대신하여, 본 명세서의 기재로부터 당업자에게는 분명한 다른 효과를 이룰 수 있다.
또한, 이하와 같은 구성도 본 개시의 기술적 범위에 속한다.
(1)
제1 기판 및 제1 배선층을 적층하여 형성되고, 센서 소자를 포함하는 제1 칩과,
제2 기판 및 제2 배선층을 적층하여 형성되고, 상기 제1 배선층 및 상기 제2 배선층이 서로 대향하도록 상기 제1 칩과 접합된 제2 칩과,
상기 제2 배선층과 전기적으로 접속하고, 상기 제2 기판을 관통함으로써, 상기 제1 칩이 적층된 면과 대향하는 상기 제2 칩의 면부터 돌출하는 적어도 하나 이상의 스루홀 비아를 구비하는 반도체 장치.
(2)
상기 스루홀 비아는, 비아 내부가 충전된 필드 비아인 상기 (1)에 기재된 반도체 장치.
(3)
상기 제2 기판의 상기 제2 배선층이 적층된 일면에서의 상기 스루홀 비아의 단면적은, 상기 일면과 대향하는 상기 제2 기판의 타면에서의 상기 스루홀 비아의 단면적과 같은 또는 보다 큰 상기 (2)에 기재된 반도체 장치.
(4)
상기 스루홀 비아는, 상기 제2 배선층에 마련된 신호선마다, 하나 타파 복수 마련되는 상기 (1)∼(3)의 어느 한 항에 기재된 반도체 장치.
(5)
상기 스루홀 비아와, 상기 제2 기판과의 사이에는, 절연층이 마련되는 상기 (1)∼(4)의 어느 한 항에 기재된 반도체 장치.
(6)
상기 절연층과 접한 상기 스루홀 비아의 표면에는, 배리어 메탈층이 마련되는 상기 (5)에 기재된 반도체 장치.
(7)
상기 제1 배선층, 및 상기 제2 배선층은, 서로 칩 면부터 돌출하는 접속단자를 통하여 전기적으로 접속되는 상기 (1)∼(6)의 어느 한 항에 기재된 반도체 장치.
(8)
상기 제2 칩은, 상기 센서 소자와 전기적으로 접속된 능동 회로를 포함하는 상기 (1)∼(7)의 어느 한 항에 기재된 반도체 장치.
(9)
상기 센서 소자는, 이미지 센서인 상기 (1)∼(8)의 어느 한 항에 기재된 반도체 장치.
(10)
제1 기판 및 제1 배선층을 적층함으로써, 센서 소자를 포함하는 제1 칩을 형성하는 공정과,
제2 기판 및 제2 배선층을 적층함으로써, 제2 칩을 형성하는 공정과,
상기 제2 배선층과 전기적으로 접속하고, 상기 제2 기판의 두께 방향으로 연신하는 적어도 하나 이상의 스루홀 비아를 형성하는 공정과,
상기 제1 배선층 및 상기 제2 배선층이 서로 대향하도록 상기 제1 칩, 및 상기 제2 칩을 접합하는 공정을 포함하는 반도체 장치의 제조 방법.
(11)
상기 제1 칩, 및 상기 제2 칩을 접합한 후, 상기 제1 칩이 적층된 면과 대향하는 상기 제2 칩의 면을 연마함으로써, 상기 스루홀 비아를 노출시키는 공정을 또한 포함하는 상기 (10)에 기재된 반도체 장치의 제조 방법.
100 : 제1 칩
110 : 제1 기판
121 : 제1 소자부
123 : 다층 배선층
125 : 광학 요소
130 : 접속단자
140 : 층간 절연막
200 : 제2 칩
210 : 제2 기판
221 : 제2 소자부
223 : 다층 배선층
230 : 접속단자
240 : 층간 절연막
241 : 절연층
250 : 스루홀 비아
251 : 배리어 메탈층
300 : 반도체 장치

Claims (11)

  1. 제1 기판 및 제1 배선층을 적층하여 형성되고, 센서 소자를 포함하는 제1 칩과,
    제2 기판 및 제2 배선층을 적층하여 형성되고, 상기 제1 배선층 및 상기 제2 배선층이 서로 대향하도록 상기 제1 칩과 접합된 제2 칩과,
    상기 제2 배선층과 전기적으로 접속하고, 상기 제2 기판을 관통함으로써, 상기 제1 칩이 적층된 면과 대향하는 상기 제2 칩의 면부터 돌출하는 적어도 하나 이상의 스루홀 비아를 구비하며,
    상기 제2 칩은, 상기 센서 소자와 전기적으로 접속된 능동 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 스루홀 비아는, 비아 내부가 충전된 필드 비아인 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제2 기판의 상기 제2 배선층이 적층된 일면에서의 상기 스루홀 비아의 단면적은, 상기 일면과 대향하는 상기 제2 기판의 타면에서의 상기 스루홀 비아의 단면적과 같은 또는 보다 큰 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 스루홀 비아는, 상기 제2 배선층에 마련된 신호선마다, 하나 또는 복수 마련되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 스루홀 비아와, 상기 제2 기판 사이에는, 절연층이 마련되는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 절연층과 접한 상기 스루홀 비아의 표면에는, 배리어 메탈층이 마련되는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 배선층, 및 상기 제2 배선층은, 서로 칩 면부터 돌출하는 접속단자를 통하여 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  8. 삭제
  9. 제1항에 있어서,
    상기 센서 소자는, 이미지 센서인 것을 특징으로 하는 반도체 장치.
  10. 제1 기판 및 제1 배선층을 적층함으로써, 센서 소자를 포함하는 제1 칩을 형성하는 공정과,
    제2 기판 및 제2 배선층을 적층함으로써, 제2 칩을 형성하는 공정과,
    상기 제2 칩은, 상기 센서 소자와 전기적으로 접속된 능동 회로를 포함하며,
    상기 제2 배선층과 전기적으로 접속하고, 상기 제2 기판의 두께 방향으로 연신하는 적어도 하나 이상의 스루홀 비아를 형성하는 공정과,
    상기 제1 배선층 및 상기 제2 배선층이 서로 대향하도록 상기 제1 칩, 및 상기 제2 칩을 접합하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 칩, 및 상기 제2 칩을 접합한 후, 상기 제1 칩이 적층된 면과 대향하는 상기 제2 칩의 면을 연마함으로써, 상기 스루홀 비아를 노출시키는 공정을 또한 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020197022450A 2017-02-09 2017-12-26 반도체 장치, 및 반도체 장치의 제조 방법 KR102490636B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017021853A JP2018129412A (ja) 2017-02-09 2017-02-09 半導体装置、および半導体装置の製造方法
JPJP-P-2017-021853 2017-02-09
PCT/JP2017/046637 WO2018146965A1 (ja) 2017-02-09 2017-12-26 半導体装置、および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20190116288A KR20190116288A (ko) 2019-10-14
KR102490636B1 true KR102490636B1 (ko) 2023-01-20

Family

ID=63107407

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197022450A KR102490636B1 (ko) 2017-02-09 2017-12-26 반도체 장치, 및 반도체 장치의 제조 방법

Country Status (6)

Country Link
US (1) US20190386053A1 (ko)
JP (1) JP2018129412A (ko)
KR (1) KR102490636B1 (ko)
CN (1) CN110235253A (ko)
TW (1) TWI798198B (ko)
WO (1) WO2018146965A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11538843B2 (en) * 2018-04-09 2022-12-27 Sony Semiconductor Solutions Corporation Imaging unit, method for manufacturing the same, and electronic apparatus
WO2020071103A1 (ja) 2018-10-05 2020-04-09 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法、撮像素子
US11171076B2 (en) 2018-10-10 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Compute-in-memory packages and methods forming the same
DE102019121087A1 (de) * 2018-10-10 2020-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Computing-in-memory-packages und verfahren zu deren herstellung
JPWO2022097427A1 (ko) * 2020-11-09 2022-05-12
CN113594117B (zh) * 2021-07-28 2024-04-09 联合微电子中心有限责任公司 半导体器件及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100238331A1 (en) * 2009-03-19 2010-09-23 Sony Corporation Semiconductor device and method of manufacturing the same, and electronic apparatus

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008130603A (ja) * 2006-11-16 2008-06-05 Toshiba Corp イメージセンサ用ウェハレベルパッケージ及びその製造方法
JP4415984B2 (ja) * 2006-12-06 2010-02-17 ソニー株式会社 半導体装置の製造方法
US9142586B2 (en) 2009-02-24 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Pad design for backside illuminated image sensor
ATE543215T1 (de) * 2009-03-24 2012-02-15 Sony Corp Festkörper-abbildungsvorrichtung, ansteuerverfahren für festkörper- abbildungsvorrichtung und elektronische vorrichtung
JP5509846B2 (ja) * 2009-12-28 2014-06-04 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
JP5517800B2 (ja) * 2010-07-09 2014-06-11 キヤノン株式会社 固体撮像装置用の部材および固体撮像装置の製造方法
US8314498B2 (en) * 2010-09-10 2012-11-20 Aptina Imaging Corporation Isolated bond pad with conductive via interconnect
US8742535B2 (en) * 2010-12-16 2014-06-03 Lsi Corporation Integration of shallow trench isolation and through-substrate vias into integrated circuit designs
JP5791571B2 (ja) * 2011-08-02 2015-10-07 キヤノン株式会社 撮像素子及び撮像装置
TWI540710B (zh) * 2012-06-22 2016-07-01 Sony Corp A semiconductor device, a method for manufacturing a semiconductor device, and an electronic device
JP6126593B2 (ja) * 2012-06-29 2017-05-10 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、固体撮像素子の製造方法、及び、電子機器
JP2014072294A (ja) * 2012-09-28 2014-04-21 Canon Inc 光電変換装置および半導体装置の製造方法
JP2014099582A (ja) * 2012-10-18 2014-05-29 Sony Corp 固体撮像装置
JP2014199898A (ja) * 2013-03-11 2014-10-23 ソニー株式会社 固体撮像素子および製造方法、並びに、電子機器
JP6079502B2 (ja) * 2013-08-19 2017-02-15 ソニー株式会社 固体撮像素子および電子機器
KR101395235B1 (ko) * 2013-10-31 2014-05-16 (주)실리콘화일 배면광 포토다이오드를 이용한 이미지 센서 및 그 제조방법
JP6299406B2 (ja) * 2013-12-19 2018-03-28 ソニー株式会社 半導体装置、半導体装置の製造方法、及び電子機器
JP2015170702A (ja) * 2014-03-06 2015-09-28 ソニー株式会社 固体撮像装置およびその製造方法、並びに電子機器
KR102180102B1 (ko) * 2014-03-07 2020-11-17 삼성전자주식회사 이미지 센서 및 그 제조방법
JP2016018879A (ja) * 2014-07-08 2016-02-01 株式会社東芝 半導体装置および半導体装置の製造方法
TWI692859B (zh) * 2015-05-15 2020-05-01 日商新力股份有限公司 固體攝像裝置及其製造方法、以及電子機器
US10020336B2 (en) * 2015-12-28 2018-07-10 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device using three dimentional (3D) integration
US10121812B2 (en) * 2015-12-29 2018-11-06 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked substrate structure with inter-tier interconnection
JP6543419B2 (ja) * 2016-05-31 2019-07-10 ソニーセミコンダクタソリューションズ株式会社 撮像装置および撮像方法、カメラモジュール、並びに電子機器
US9899443B2 (en) * 2016-07-22 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Complementary metal-oxide-semiconductor (CMOS) image sensor (CIS) package with an image buffer
KR102635858B1 (ko) * 2017-01-05 2024-02-15 삼성전자주식회사 이미지 센서
US9859312B1 (en) * 2017-02-08 2018-01-02 Omnivision Technologies, Inc. Feedback capacitor formed by bonding-via in pixel level bond
KR102600196B1 (ko) * 2017-04-04 2023-11-09 소니 세미컨덕터 솔루션즈 가부시키가이샤 고체 촬상 장치, 및 전자 기기
KR102421726B1 (ko) * 2017-09-25 2022-07-15 삼성전자주식회사 이미지 센서
KR102542614B1 (ko) * 2017-10-30 2023-06-15 삼성전자주식회사 이미지 센서
KR102483548B1 (ko) * 2017-10-31 2023-01-02 삼성전자주식회사 이미지 센싱 장치
KR102427639B1 (ko) * 2017-11-13 2022-08-01 삼성전자주식회사 이미지 센싱 소자

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100238331A1 (en) * 2009-03-19 2010-09-23 Sony Corporation Semiconductor device and method of manufacturing the same, and electronic apparatus

Also Published As

Publication number Publication date
WO2018146965A1 (ja) 2018-08-16
KR20190116288A (ko) 2019-10-14
US20190386053A1 (en) 2019-12-19
TW201834069A (zh) 2018-09-16
TWI798198B (zh) 2023-04-11
JP2018129412A (ja) 2018-08-16
CN110235253A (zh) 2019-09-13

Similar Documents

Publication Publication Date Title
KR102490636B1 (ko) 반도체 장치, 및 반도체 장치의 제조 방법
US10056419B2 (en) Chip package having chip connected to sensing device with redistribution layer in insulator layer
JP5618348B2 (ja) 半導体イメージセンサ装置及びその製造方法
US11557573B2 (en) Semiconductor device, manufacturing method for semiconductor device, and electronic device
US9136163B2 (en) Manufacturing method for semiconductor device and semiconductor device
US7566944B2 (en) Package structure for optoelectronic device and fabrication method thereof
US9379072B2 (en) Chip package and method for forming the same
US20100237452A1 (en) Semiconductor device and backside illumination solid-state imaging device
US10153237B2 (en) Chip package and method for forming the same
JP2012033878A (ja) 固体撮像装置および固体撮像装置の製造方法
JP4987928B2 (ja) 半導体装置の製造方法
US9635228B2 (en) Image sensors with interconnects in cover layer
CN107359210B (zh) 用于制造光电转换设备的方法
JP7297516B2 (ja) 半導体装置および機器
JP2023055816A (ja) 固体撮像装置および固体撮像装置の製造方法
US20140021596A1 (en) Wafer-level device packaging
JP2009283503A (ja) 半導体装置及びその製造方法
JP6270335B2 (ja) 撮像装置
EP2863436A1 (en) Manufacturing method for solid-state imaging device and solid-state imaging device
JP2020129688A (ja) 撮像装置

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant