KR100479406B1 - 반도체 장치 - Google Patents

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KR100479406B1
KR100479406B1 KR10-2003-0009133A KR20030009133A KR100479406B1 KR 100479406 B1 KR100479406 B1 KR 100479406B1 KR 20030009133 A KR20030009133 A KR 20030009133A KR 100479406 B1 KR100479406 B1 KR 100479406B1
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미쓰비시덴키 가부시키가이샤
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Abstract

최상층에 구리층을 갖는 시일 링의 산화 및 부식을 방지하면서, 다이싱 시의 회로 형성 영역에서의 크랙 발생을 방지한다. 패시베이션막(120)에는, 층간 절연막(109)에까지 도달하는 개구부(123)가 형성되어 있다. 개구부(123)는 시일 링(110)의 외측을 둘러싸도록 배치되어 있다. 즉, 제2 배선층(114) 상면은, 패시베이션막(120)에 의해 완전하게 피복되어 있기 때문에, 제2 배선층(114)의 상면은 외기에 노출되지 않는다. 따라서, 제2 배선층(114)이 산화, 부식되어 시일 링(110)에 의한 반도체 장치의 보호 효과가 열화되는 것을 방지할 수 있다. 또한, 개구부(123)가 존재함으로써, 다이싱 영역을 다이싱할 때의 응력은 회로 형성 영역 상의 패시베이션막(120)에까지 전달되기 어려워, 회로 형성 영역에 크랙이 발생하는 것을 방지할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 보호 구조인 패시베이션막 및 다이 엣지 시일에 관한 것이다.
반도체 장치의 회로 형성 영역을 외계의 분위기로부터의 수분이나 이온의 영향으로부터 보호하기 위해, 다이싱 라인의 내측, 즉 칩(다이)의 엣지부 근방에, 다이 엣지 시일(Die Edge Seal) 혹은 가드 링, 시일 링으로 불리는 보호 구조가 형성된다. 시일 링은, 회로 형성 영역과 마찬가지로 배선층 및 컨택트에 의해 형성되며, 반도체 장치의 회로 형성 영역을 둘러싸도록 형성된다. 또한, 반도체 장치의 표면을 보호하여 외계의 분위기의 영향을 피하는 수단으로서, 이 표면에 패시베이션막으로 불리는 보호막이 형성된다.
그런데 최근, 반도체 장치에서의 구조의 미세화 및 고집적화, 동작의 고속화가 진행됨에 따라, 배선의 저저항화의 중요성이 높아지고 있다. 그에 따라, 비교적 저항이 작은 구리(Cu)가 배선 재료로서 많이 이용되고 있다. 즉, 상기한 시일 링 구조에도 구리가 사용되는 경우가 증가하고 있다.
도 29는 종래의 반도체 장치의 구성을 도시하는 도면으로, 시일 링이 형성된 영역의 확대 단면도이다. 상기한 바와 같이, 시일 링은 다이싱 라인의 내측에 형성되는 것으로, 도 29에 도시한 영역의 좌측에 회로 형성 영역, 우측에 다이싱 영역이 각각 존재한다. 또한, 도 29에서 반도체 장치의 회로부분의 도시는 생략하고 있다.
도 29에 도시한 바와 같이, 시일 링(110)은, 제1 컨택트(111), 제1 배선층(112), 제2 컨택트(113), 제2 배선층(114)에 의해 구성되어 있다. 소자 분리막(102)이 형성된 실리콘 기판(101) 상에는, 제1 컨택트(111)가 형성된 층간 절연막(103), 구리를 재료로 하는 제1 배선층(112)이 형성된 층간 절연막(105), 제2 컨택트(113)가 형성된 층간 절연막(107), 구리를 재료로 하는 제2 배선층(114)이 형성된 층간 절연막(109)이 형성되어 있다. 또한, 층간 절연막(103)과 층간 절연막(105) 사이에는 에칭 스토퍼층(104)이, 층간 절연막(105)과 층간 절연막(107) 사이에는 에칭 스토퍼층(106)이, 층간 절연막(107)과 층간 절연막(109) 사이에는 에칭 스토퍼층(108)이 각각 형성되어 있다.
제1 컨택트(111) 및 제2 컨택트(113)의 재료는, 예를 들면 텅스텐(W)이고, 층간 절연막(103, 105, 107, 109)의 재료는, 예를 들면 플라즈마 산화막이다. 또한, 에칭 스토퍼층(104, 106, 108)의 재료는, 예를 들면 플라즈마 질화막이다.
또한, 최상층의 층간 절연막 상에는 패시베이션막(120)이 형성되어 있다. 이 예에서는, 패시베이션막(120)은 플라즈마 질화막층(121)과 폴리이미드층(122)으로 이루어지는 2층 구조이다.
시일 링(110) 및 패시베이션막(120)이 존재함으로써, 반도체 장치의 회로 형성 영역은 외계의 분위기로부터의 수분이나 이온의 영향으로부터 보호되어, 장기간에 걸쳐 이 반도체 장치의 특성을 안정시킬 수 있다.
또한, 시일 링(110)은, 다이싱 영역을 다이싱할 때에 회로 형성 영역에 크랙이 발생하는 것을 억제하는 작용도 갖고 있다. 다이싱 시에는 다이싱 영역에 크랙이 발생하는 경우가 있지만, 다이싱 영역과 회로 형성 영역 사이에 시일 링(110)이 존재하기 때문에, 그 크랙이 회로 형성 영역에까지 도달하는 것이 방지되기 때문이다.
패시베이션막(120)은 시일 링(110)의 회로 형성 영역측에만 형성되어 있고, 다이싱 영역측에는 층간 절연막(109) 상면이 노출되어 있다. 그 이유는, 패시베이션막(120)을 다이싱 영역을 포함하는 웨이퍼 표면 전체에 형성한 상태인 경우, 다이싱 영역을 다이싱할 때에 다이싱에 기인하는 응력(혹은 크랙)이 패시베이션막(120)을 통해 회로 형성 영역에까지 전달되기 쉬어, 회로 형성 영역에 크랙이 발생할 우려가 있기 때문이다.
따라서, 종래의 반도체 장치에서는, 도 29에 도시한 바와 같이 시일 링(110)의 최상층인 제2 배선층(114)의 상면이 노출된 구조로 되어 있었다. 즉, 제2 배선층(114)의 상면은 외기에 노출되어 있었다. 구리는 다른 금속 배선 재료(예를 들면 알루미늄)보다 비교적 산화, 부식되기 쉽다. 따라서, 이와 같이, 시일 링 구조의 최상층인 제2 배선층(114)이 구리인 경우, 제2 배선층(114)이 산화, 부식된다. 그리고, 이 시일 링(110)에 의한 반도체 장치의 보호 효과의 열화를 초래하게 된다.
본 발명은 이상과 같은 과제를 해결하기 위해 이루어진 것으로, 최상층에 구리를 재료로 하는 층을 갖는 시일 링의 산화 및 부식을 방지하면서, 다이싱 시의 회로 형성 영역에서의 크랙 발생을 방지할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치는, 반도체 칩의 회로 형성 영역을 둘러싸도록 상기 반도체 칩의 엣지부 근방의 층간 절연막 내에 형성된 시일 링부와, 상기 반도체 칩의 표면을 피복하도록 상기 시일 링부의 상층에 형성된 패시베이션막을 갖는 반도체 장치로서, 상기 패시베이션막은 상기 층간 절연막의 상면을 노출시키는 제1 개구부를 갖고 있으며, 상기 시일 링부의 최상층의 상면은 상기 패시베이션막으로 피복되어 있는 것을 특징으로 한다.
본 발명에 따른 반도체 장치는, 반도체 칩의 회로 형성 영역을 둘러싸도록 상기 반도체 칩의 엣지부 근방의 층간 절연막 내에 형성된 시일 링부와, 상기 시일 링부 상에 형성된 알루미늄 배선층과, 상기 반도체 칩의 표면을 피복하도록 상기 시일 링부의 상층에 형성된 패시베이션막을 갖는 반도체 장치로서, 상기 패시베이션막은, 상기 층간 절연막의 상면을 노출시키는 제1 개구부를 갖고, 상기 시일 링부의 최상층의 상면은, 상기 알루미늄 배선층으로 피복되어 있는 것을 특징으로 한다.
본 발명에 따른 반도체 장치는, 상기 반도체 칩의 다이싱 영역에서, 상기 층간 절연막이 상기 시일 링부를 둘러싸는 제2 개구부를 갖는 것을 특징으로 한다.
본 발명에 따른 반도체 장치는, 반도체 칩의 회로 형성 영역을 둘러싸도록, 상기 반도체 칩의 엣지부 근방에 형성된 시일 링부와, 상기 반도체 칩의 표면을 피복하도록 상기 시일 링부의 상층에 형성되며, 상기 시일 링부의 최상층의 상면을 노출시키는 제1 개구부를 갖는 제1 패시베이션막과, 상기 제1 개구부에 형성된 알루미늄 배선층과, 상기 제1 패시베이션막 및 상기 알루미늄 배선을 피복하도록 형성되며, 상기 제1 패시베이션막에 대하여 에칭 선택성을 갖는 제2 패시베이션막을 구비하고, 상기 제2 패시베이션막은 상기 제1 패시베이션막의 상면을 노출시키는 제2 개구부를 구비하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치는, 상기 시일 링부의 최상층이 구리인 것을 특징으로 한다.
<실시예 1>
도 1은 실시예 1에 따른 반도체 장치의 구성을 도시하는 도면으로, 시일 링이 형성된 영역의 확대 단면도이다. 도 1에서, 도 29에 도시한 것과 동일한 요소에는 동일 부호를 붙이고, 이들의 상세한 설명은 생략한다. 또한, 도 1에서도, 도시한 영역의 좌측에 회로 형성 영역, 우측에 다이싱 영역이 각각 존재한다. 또한, 제1 배선층(112) 및 제2 배선층(114)은 모두 구리를 재료로 하고 있다.
본 실시예에서, 패시베이션막(120)에는, 층간 절연막(109)에까지 도달하는 개구부(123)(플라즈마 질화막층(121)의 개구부(123a) 및 폴리이미드층(122)의 개구부(123b))가 형성되어 있다. 즉, 개구부(123)에서 패시베이션막(120)은 완전하게 제거되어 있으며, 다시 말하면, 개구부(123)는 패시베이션막(120)이 형성되어 있지 않은 영역이다.
개구부(123)는 슬릿 형상을 갖고 있으며, 시일 링(110)의 외측을 둘러싸도록 배치되어 있다. 즉, 개구부(123)의 위치와 제2 배선층(114) 상면의 위치는 서로 어긋나 있으며, 개구부(123)쪽이 칩의 외측(즉 다이싱 영역측)에 위치하고 있다. 따라서, 제2 배선층(114) 상면은, 패시베이션막(120)에 의해 완전하게 피복되어 있기 때문에, 그 제2 배선층(114)의 상면은 외기에 노출되지 않는다. 따라서, 제2 배선층(114)이 산화, 부식되어 시일 링(110)에 의한 반도체 장치의 보호 효과가 열화되는 것을 방지할 수 있다.
또한, 개구부(123)의 존재에 의해, 다이싱 영역을 다이싱할 때의 응력은 회로 형성 영역 상의 패시베이션막(120)에까지 전달되기 어려워, 회로 형성 영역에 크랙이 발생하는 것을 방지할 수 있다.
도 2∼도 7은 도 1에 도시한 반도체 장치의 제조 공정을 도시하는 도면이다. 이하, 이들 도면에 기초하여 본 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
실리콘 기판(101)에 STI(Shallow Trench Isolation)법으로, 예를 들면 두께 300㎚의 트렌치 분리(소자 분리막(102))를 형성한다. 다음으로, 예를 들면 고밀도 플라즈마(HDP : High Density Plasma) 산화막을 1000㎚ 퇴적하고, CMP(Chemical Mechnical Polishing)법에 의해 300㎚ 연마함으로써, 층간 절연막(103)을 형성한다. 그리고 층간 절연막(103)을, 예를 들면 0.10㎛ 직경의 패턴을 갖는 레지스트 마스크를 이용한 드라이 에칭에 의해, 제1 컨택트(111)를 형성하기 위한 개구를 형성한다. 이 때, 실리콘 기판(101)과 층간 절연막(103)은 충분한 에칭 선택비가 있는 조건으로 에칭한다. 계속해서, CVD(Chemical Vapor Deposition)법에 의해, 예를 들면 TiN 및 Ti를 각각 20㎚씩 퇴적시킨 배리어 메탈(도시 생략)을 형성한 후, 동일하게 CVD법에 의해 제1 컨택트(111)의 재료인 텅스텐을 퇴적시킨다. 그 후, CMP법을 이용하여 층간 절연막(103) 상의 텅스텐 및 배리어 메탈을 제거함으로써, 제1 컨택트(111)가 형성된다(도 2).
다음으로, 예를 들면 플라즈마 질화막을 50㎚ 퇴적시킴으로써, 에칭 스토퍼층(104)을 형성한다. 또한, 예를 들면 플라즈마 산화막을 400㎚ 퇴적시키고, CMP법을 이용하여 200㎚ 연마함으로써 층간 절연막(105)을 형성한다. 그리고, 층간 절연막(105)을 레지스트 마스크(131)를 마스크로 하여 드라이 에칭함으로써, 제1 배선층(112)을 형성하기 위한 개구를 형성한다(도 3).
레지스트 마스크(131)를 제거한 후, TaN 및 Ta를 각각 10㎚씩 스퍼터법에 의해 성막함으로써 배리어 메탈(도시 생략)을 형성하고, 계속해서 제1 배선층(112)의 재료가 되는 구리를 도금법으로 400㎚ 퇴적시킨다. 그리고, CMP법을 이용하여 층간 절연막(105) 상의 구리 및 배리어 메탈을 제거함으로써, 제1 배선층(112)이 형성된다.
또한, 예를 들면 플라즈마 질화막을 50㎚ 퇴적시킴으로써, 에칭 스토퍼층(106)을 형성한다. 계속해서 예를 들면 플라즈마 산화막을 400㎚ 퇴적시키고, CMP법을 이용하여 200㎚ 연마함으로써 층간 절연막(107)을 형성한다. 그 후, 층간 절연막(107)을 예를 들면 0.10㎛ 직경의 레지스트 마스크를 이용한 드라이 에칭하여, 제2 컨택트(113)를 형성하기 위한 개구를 형성한다. 그리고, CVD법에 의해, 예를 들면 TiN 및 Ti를 각각 20㎚씩 퇴적시킨 배리어 메탈(도시 생략)을 형성한 후, 동일하게 CVD법에 의해 제2 컨택트(113)의 재료인 텅스텐을 200㎚ 퇴적시킨다. 그 후, CMP법을 이용하여, 층간 절연막(107)에 형성된 개구 밖의 텅스텐 및 배리어 메탈을 제거함으로써, 제2 컨택트(113)가 형성된다.
그리고, 플라즈마 질화막을 30㎚ 퇴적시킴으로써, 에칭 스토퍼층(108)을 형성하고, 예를 들면 플라즈마 산화막을 400㎚ 퇴적시키고 CMP법을 이용하여 200㎚ 연마함으로써 층간 절연막(109)을 형성한다. 그 후, 층간 절연막(109)을 레지스트 마스크(132)를 마스크로 하는 드라이 에칭하여, 제2 배선층(114)을 형성하기 위한 개구를 형성한다(도 4).
레지스트 마스크(132)를 제거한 후, TaN 및 Ta를 각각 10㎚씩 스퍼터법에 의해 성막함으로써 배리어 메탈(도시 생략)을 형성하고, 계속해서 제2 배선층(114)의 재료가 되는 구리를 도금법으로 400㎚ 퇴적시킨다. 그리고, CMP법을 이용하여 층간 절연막(109) 상의 구리 및 배리어 메탈을 제거함으로써, 제2 배선층(114)이 형성된다(도 5). 이상의 공정으로, 시일 링(110)의 형성이 완료된다.
다음으로, 패시베이션막(120)의 플라즈마 질화막층(121)을 800㎚ 퇴적한다(도 6). 그리고, 플라즈마 질화막층(121) 상에 레지스트 마스크(133)를 형성하고, 레지스트 마스크(133)를 마스크로 하여 플라즈마 질화막층(121)을 에칭하여 개구부(123a)를 형성한다. 이 때, 개구부(123a)는, 시일 링(110)의 외측을 둘러싸도록 형성된다. 개구부(123a)는, 예를 들면 폭 1㎛의 슬릿 형상으로 형성된다(도 7).
그리고 마지막으로, 폴리이미드층(122)을 퇴적하고, 개구부(123a) 상을 개구한 레지스트 마스크를 마스크로 하여 에칭하여, 폴리이미드층(122)에 개구부(123b)를 형성한다. 이상의 공정에 의해, 도 1에 도시한 본 실시예에 따른 반도체 장치가 형성된다.
또한, 상기한 설명에서, 층간 절연막(103, 105, 107, 109)은, 플라즈마 산화막으로 하였지만, 예를 들면, FSG(F-doped Silicate Glass)막이나, 유기막, SiON, SiOC, SiCF 등의 저유전율막(low-k막)이어도 된다. 또한 이들 층간 절연막의 두께는 위에서 설명한 것에 한정되지 않고, 예를 들면 0∼200㎚이어도 된다. 또한, 에칭 스토퍼층(104, 106, 108)은 플라즈마 질화막으로 하였지만, 예를 들면 SiC, SiON이어도 된다. 또한, 두께는 위에서 설명한 것에 한정되는 것이 아니다. 또한, 제1 및 제2 컨택트(111, 112)의 재료는, 텅스텐 이외의 예를 들면 Al, TiN, Ru 등의 메탈이나 폴리실리콘 등이어도 된다.
패시베이션막(120)은, 플라즈마 질화막층(121) 및 폴리이미드층(122)의 2층 구조로 하였지만, 단층 구조이어도 되고 2층 이상의 다층 구조이어도 된다. 또한, 패시베이션막(120)의 재료로서는, 플라즈마 질화막 및 폴리이미드 이외에도, 예를 들면 또한 FSG막, 유기막, SiON, SiOC, SiCF 등의 저유전율 재료이어도 된다. 패시베이션막(120)에 형성되는 개구부(123)의 폭은 1㎛로 한정되는 것은 아니다.
패시베이션막(120)에는 시일 링(110)의 외측의 개구부(123)뿐만 아니라, 레이아웃 가능하면 시일 링(110)의 내측에도 회로 형성 영역을 둘러싸는 슬릿 형상의 개구를 형성해도 된다. 그 경우, 회로 형성 영역에서의 크랙의 발생을 억제하는 효과는 더욱 향상된다. 단 그러한 경우, 패시베이션막(120)에 의한 보호 효과가 열화될 우려가 있기 때문에 주의가 필요하다.
또한, 개구부(123)는, 슬릿 형상이 아니어도 되며, 예를 들면, 다이싱 영역측의 패시베이션막이 모두 제거되는 구성이어도 된다.
또한, 도 1에서, 개구부(123)를 구성하는 플라즈마 질화막층(121)의 개구부(123a) 및 폴리이미드층(122)의 개구부(123b)의 폭은 거의 동일한 크기로 도시하였지만, 레이아웃 가능하면 플라즈마 질화막층(121)의 개구부(123a)의 폭을 개구부(123b)의 폭보다 크게(혹은, 노광 가능하면, 폴리이미드층(122)의 개구부(123b)를 개구부(123a)보다 작게) 형성해도 된다. 그에 의해, 개구부(123a)와 개구부(123b)의 위치 정렬 어긋남에 대한 마진을 크게 취할 수 있다.
또한, 개구부(123)의 형성 공정은, 플라즈마 질화막층(121)의 개구부(123a)를 형성한 후에 폴리이미드층(122)을 퇴적하고, 개구부(123b)를 형성함으로써, 행해지는 것으로 설명하였지만, 다음과 같이 행해도 된다. 즉, 우선 플라즈마 질화막층(121) 및 폴리이미드층(122)을 퇴적하고, 폴리이미드층(122)에 개구부(123b)를 형성한 후, 그 폴리이미드층을 마스크로 하여 자기 정합적으로 플라즈마 질화막층(121)에 개구부(123a)를 형성해도 된다. 그 경우, 개구부(123a)와 개구부(123b)의 위치 정렬을 행할 필요가 없어짐과 함께 제조 공정 수를 삭감할 수 있다.
또한, 본 실시예에서는, 2층 배선 구조를 갖는 반도체 장치에 대하여 설명하였지만, 예를 들면 단층 구조나 3층 이상의 다층 배선 구조인 경우에도, 상기와 마찬가지의 효과를 얻을 수 있는 것은 명백하다.
<실시예 2>
실시예 1에서는, 시일 링(110)을 구성하는 각 층은 모두 싱글 다마신법에 의해 형성하는 것으로 하였지만, 회로 형성 영역에서의 회로 형성 공정에 따라, 듀얼 다마신법을 이용하여도 된다. 도 8은 그 일례로서, 시일 링(110)의 제2 컨택트(113) 및 제2 배선층(114)을 듀얼 다마신법을 이용하여 형성한 경우의 구성을 도시한 도면이다. 도 8에서, 도 1과 마찬가지의 요소에는 동일 부호를 붙인다. 듀얼 다마신법에서는, 컨택트와 배선층의 매립은 동시에 행해지기 때문에 제2 컨택트(113)와 제2 배선층(114)은 모두 구리로 형성된다.
본 실시예에서도, 패시베이션막(120)에는, 층간 절연막(109)에까지 도달하는 슬릿 형상의 개구부(123)가, 시일 링(110)의 외측을 둘러싸도록 형성되어 있다. 또한, 제2 배선층(114) 상면은 패시베이션막(120)에 의해 완전하게 피복되어 있기 때문에, 그 제2 배선층(114)의 상면은 외기에 노출되지 않는다.
따라서, 실시예 1과 마찬가지로, 제2 배선층(114)이 산화, 부식되어 시일 링에 의한 반도체 장치의 보호 효과가 열화되는 것을 방지할 수 있다. 또한, 개구부(123)의 존재에 의해, 다이싱 영역을 다이싱할 때의 응력은 회로 형성 영역 상의 패시베이션막에까지 전달되기 어려워, 회로 형성 영역에 크랙이 발생하는 것을 방지할 수 있다.
도 9∼도 11은 도 8에 도시한 반도체 장치의 제조 공정을 도시하는 도면이다. 이하, 이들 도면에 기초하여 본 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
우선, 소자 분리막(102)이 형성된 실리콘 기판(101) 상에, 층간 절연막(103), 에칭 스토퍼층(104), 층간 절연막(105), 제1 컨택트(111) 및 제1 배선층(112)을 형성한다. 또한, 이들 공정은 실시예 1과 마찬가지이기 때문에, 여기서는 설명을 생략한다.
그리고, 예를 들면 플라즈마 질화막의 에칭 스토퍼층(106)을 형성하고, 계속해서 예를 들면 플라즈마 산화막의 층간 절연막(107)을 형성한다. 그 후, 층간 절연막(107) 상에, 제2 컨택트(113)를 형성하는 영역이 개구된 레지스트 마스크(134)를 형성한다. 그리고, 레지스트 마스크(134)를 마스크로 하는 드라이 에칭에 의해, 제2 컨택트(113)를 형성하기 위한 개구를 형성한다(도 9).
레지스트 마스크(134)를 제거한 후, 다시 제2 배선층(114)을 형성하는 영역이 개구된 레지스트 마스크(135)를 형성하고, 그것을 마스크로 하는 드라이 에칭에 의해 층간 절연막(107)에 제2 배선층(114)을 형성하기 위한 개구를 형성한다(도 10).
레지스트 마스크(135)를 제거한 후, TaN 및 Ta를 각각 10㎚씩 스퍼터법에 의해 성막함으로써 배리어 메탈(도시 생략)을 형성하고, 계속해서 구리를 도금법으로 퇴적시킨다. 그리고, CMP법을 이용하여 층간 절연막(107) 상의 구리 및 배리어 메탈을 제거함으로써, 층간 절연막(107)에 제2 컨택트(113) 및 제2 배선층(114)이 형성된다(도 11).
그리고, 실시예 1과 마찬가지의 공정으로, 개구부(123)를 갖는 패시베이션막(120)을 형성함으로써, 도 8에 도시한 본 실시예에 따른 반도체 장치가 형성된다.
듀얼 다마신법에서는, 컨택트와 배선층의 매립이 동시에 행해지기 때문에 제조 공정 수의 삭감을 도모할 수 있다. 또한 일반적으로, 싱글 다마신 플로우에 비해, 듀얼 다마신 플로우쪽이 위치 정렬 마진을 작게 할 수 있기 때문에, 시일 링(110)을 보다 확실하게 형성할 수 있다.
<실시예 3>
도 12는 실시예 3에 따른 반도체 장치의 구성을 도시하는 도면이다. 도 12에서, 도 1과 마찬가지의 요소에는 동일 부호를 붙인다. 도 12에 도시한 바와 같이, 시일 링(110)의 최상층인 제2 배선층(114) 상에, 이 제2 배선층(114) 상면을 피복하는 알루미늄 배선층(141)을 형성한다.
또한, 본 실시예에서도, 패시베이션막(120)에는, 층간 절연막(109)에까지 도달하는 슬릿 형상의 개구부(123)가 시일 링(110)의 외측을 둘러싸도록 형성되어 있다. 또한 제2 배선층(114) 상면은, 알루미늄 배선층(141)에 의해 완전하게 피복되어 있기 때문에, 제2 배선층(114)의 상면은 외기에 노출되지 않는다.
따라서, 실시예 1과 마찬가지로, 제2 배선층(114)이 산화, 부식되어 시일 링(110)에 의한 반도체 장치의 보호 효과가 열화되는 것을 방지할 수 있다. 또한, 개구부(123)의 존재에 의해, 다이싱 영역을 다이싱할 때의 응력은 회로 형성 영역 상의 패시베이션막에까지 전달되기 어려워, 회로 형성 영역에 크랙이 발생하는 것을 방지할 수 있다.
또한, 예를 들면 실시예 1에서, 개구부(123)가 위치 정렬의 어긋남에 의해 제2 배선층(114)의 상방에 형성된 경우, 제2 배선층(114)은 개구부(123)에 노출되게 된다. 그러나, 본 실시예에서는, 개구부(123)가 제2 배선층(114)의 상방에 형성된 경우, 알루미늄 배선층(141)이 개구부(123)에 노출되지만, 그 아래의 제2 배선층(114)은 노출되지 않는다. 알루미늄은 구리에 비해 산화 및 부식은 발생하기 어렵기 때문에, 결과적으로 시일 링(110)에 의한 반도체 장치의 보호 효과의 열화는 방지된다. 따라서, 개구부(123) 형성 시에 고정밀도의 위치 정렬 정밀도를 얻을 수 없는 경우에 유효하다.
또한, 다이싱 영역과 시일 링(110) 사이에, 개구부(123)를 형성하기 위한 스페이스를 확보할 수 없는 경우, 개구부(123)를 의도적으로 알루미늄 배선층(141) 상방에 형성해도 된다. 즉, 개구부(123)를 시일 링(110)의 상방이나 내측에 형성해도, 이 개구부(123)가 알루미늄 배선층(141)의 위에 위치하고 있으면, 이 개구부(123)에 제2 배선층(114)이나 시일 링(110)의 내측의 층간 절연막(109)이 노출되지 않기 때문에, 시일 링(110) 및 패시베이션막(120)에 의한 반도체 장치의 보호 효과의 열화는 발생하지 않는다.
도 13∼도 15는 도 12에 도시한 반도체 장치의 제조 공정을 도시하는 도면이다. 이하, 이들 도면에 기초하여 본 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
우선, 실시예 1에서 도 2∼도 5에 도시한 것과 마찬가지의 공정으로, 시일 링(110)을 형성한다. 이들 공정의 상세는 실시예 1에서 설명한 바와 같기 때문에, 여기서는 설명을 생략한다. 그 후, 시일 링(110)의 제2 배선층(114) 및 층간 절연막(109) 상에 알루미늄 배선층(141)을 형성한다(도 13).
그리고 제2 배선층(114)의 상방에, 레지스트 마스크(142)를 형성하고, 그것을 마스크로 하여 알루미늄 배선층(141)을 에칭한다. 그 결과, 제2 배선층(114)의 상면을 피복하는 알루미늄 배선층(141)이 형성된다(도 14). 이 때, 제2 배선층(114)과 알루미늄 배선층(141)의 위치 정렬 어긋남을 고려하여, 알루미늄 배선층(141)을 제2 배선층(114)보다 약간 큰 폭으로 형성한다. 즉, 알루미늄 배선층(141)을 제2 배선층(114)보다 위치 정렬 어긋남량 이상 큰 폭으로 형성함으로써, 알루미늄 배선층(141)은 제2 배선층(114)의 상면을 완전하게 피복할 수 있다.
레지스트 마스크(142)를 제거한 후, 패시베이션막(120)의 플라즈마 질화막층(121)을 퇴적한다. 그리고, 플라즈마 질화막층(121) 상에 레지스트 마스크(143)를 형성하고, 레지스트 마스크(143)를 마스크로 하여 플라즈마 질화막층(121)을 에칭하여 개구부(123a)를 형성한다. 이 때, 개구부(123a)는 시일 링(110)의 외측을 둘러싸도록 형성된다(도 15).
그리고 마지막으로, 폴리이미드층(122)을 퇴적하고, 개구부(123a) 상을 개구한 레지스트 마스크를 마스크로 하여 에칭하여, 폴리이미드층(122)에 개구부(123b)를 형성한다. 이상의 공정에 의해, 도 12에 도시한 본 실시예에 따른 반도체 장치가 형성된다.
또한, 이상의 설명에서는, 시일 링(110)을 구성하는 각 층은 모두 싱글 다마신법에 의해 형성하는 것으로 하였지만, 실시예 2에 도시한 바와 같이, 듀얼 다마신법을 이용하여도 된다. 도 16은 그 일례로서, 시일 링(110)의 제2 컨택트(113) 및 제2 배선층(114)을 듀얼 다마신법을 이용하여 형성한 경우의 구성을 도시한 도면이다. 듀얼 다마신법에서는, 컨택트와 배선층의 매립은 동시에 행해지기 때문에 제2 컨택트(113)와 제2 배선층(114)은 모두 구리로 형성된다. 도 16에 도시한 시일 링(110)의 제조 공정에 대해서는, 실시예 2와 마찬가지이기 때문에 여기서는 설명을 생략한다.
듀얼 다마신법에서는, 컨택트와 배선층의 매립이 동시에 행해지기 때문에 제조 공정 수의 삭감을 도모할 수 있다. 또한 일반적으로, 싱글 다마신 플로우에 비해, 듀얼 다마신 플로우쪽이 위치 정렬 마진이 크기 때문에, 시일 링(110)을 보다 확실하게 형성할 수 있다.
<실시예 4>
예를 들면 실시예 1에서, 개구부(123)가 위치 정렬의 어긋남에 의해 제2 배선층(114)의 상방에 형성된 경우, 제2 배선층(114)은 개구부(123)에 노출된다. 따라서 실시예 3에서, 그것을 방지하기 위해 제2 배선층(114)을 피복하는 알루미늄 배선층(141)을 갖는 구성을 도시하였다. 그러나 그 경우, 상술한 바와 같이 알루미늄 배선층(141)을 제2 배선층(114)보다 약간 크게 형성할 필요가 있어, 반도체 장치의 소형화에 방해가 된다.
한편, 개구부(123)에 제2 배선층(114)이 노출되는 것을 방지하기 위해, 제2 배선층(114) 및 층간 절연막(109) 상에, 플라즈마 질화막층(121)과의 에칭 선택성을 갖는 보호막을 형성하는 것을 생각할 수 있다. 그러나 그 경우, 다이싱 시의 크랙이 이 보호막을 통해 회로 형성 영역에까지 도달할 우려가 발생한다.
도 17은 실시예 4에 따른 반도체 장치의 구성을 도시하는 도면이다. 도 17에서, 도 1과 마찬가지의 요소에는 동일 부호를 붙인다. 본 실시예에서는, 시일 링(110) 상방의 패시베이션막(120)은, 폴리이미드층(122), 플라즈마 질화막층(121) 및 플라즈마 산화막층(151)의 3층 구조로 되어 있다. 플라즈마 산화막층(151)은, 플라즈마 질화막층(121)에 대한 에칭 선택성을 갖고 있다. 또한, 플라즈마 산화막층(151)은 제2 배선층(114) 상에 개구부(151a)를 갖고 있으며, 개구부(151a)에는 알루미늄 배선층(152)이 형성되어 있다.
본 실시예에 따르면, 개구부(123)가 제2 배선층(114)의 상방에 형성된 경우라도, 플라즈마 질화막층(121)에 대한 에칭 선택성을 갖는 플라즈마 산화막층(151) 혹은 알루미늄 배선층(152)이 제2 배선층(114)을 피복하고 있기 때문에, 제2 배선층(114)은 노출되지 않는다. 따라서, 개구부(123) 형성 시에 고정밀도의 위치 정렬 정밀도를 얻을 수 없는 경우에 유효하다.
또한, 실시예 3과 달리, 알루미늄 배선층(152)은 제2 배선층(114)보다 크게 형성할 필요는 없기 때문에, 장치의 소형화에 기여할 수 있다. 또한, 플라즈마 산화막층(151)에는 알루미늄 배선층(152)이 형성된 개구부(151a)를 갖고 있기 때문에, 다이싱 시의 크랙이 플라즈마 산화막층(151)을 통해 회로 형성 영역에까지 도달하는 것을 방지할 수 있다.
또한, 개구부(123)를 시일 링(110)의 상방이나 내측에 형성해도, 이 개구부(123)에 제2 배선층(114)이나 시일 링(110)의 내측의 층간 절연막(109)이 노출되지 않기 때문에, 시일 링(110) 및 패시베이션막(120)에 의한 반도체 장치의 보호 효과의 열화는 발생하지 않는다.
본 실시예에서는, 도 17에서 참조 부호 151로 나타낸 제1 패시베이션막으로서의 층이 플라즈마 산화막, 참조 부호 121로 나타낸 제2 패시베이션막으로서의 층이 플라즈마 질화막으로 이루어지는 조합에 대하여 설명한다. 그러나, 제1 패시베이션막과 제2패시베이션막 사이에 에칭 선택성을 갖는 조합이면, 다른 조합이어도 된다.
도 18∼도 20은 도 17에 도시한 반도체 장치의 제조 공정을 도시하는 도면이다. 이하, 이들 도면에 기초하여 본 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
우선, 실시예 1에서 도 2∼도 5에 도시한 것과 마찬가지의 공정으로 시일 링(110)을 형성한다. 이들 공정의 상세는 실시예 1에서 설명한 바와 같기 때문에, 여기서는 설명을 생략한다.
그 후, 시일 링(110)의 제2 배선층(114) 및 층간 절연막(109) 상에 플라즈마 산화막층(151)을 형성하고, 제2 배선층(114) 상방을 개구한 레지스트 마스크(153)를 형성하며, 이 레지스트 마스크(153)를 마스크로 하여 플라즈마 산화막층(151)을 에칭함으로써, 개구부(151a)를 형성한다(도 18). 이 때, 개구부(151a)의 폭은 제2 배선층(114)의 폭보다 좁은 것이 바람직하다.
다음으로, 플라즈마 산화막층(151) 상에 알루미늄 배선층(152)을 퇴적시킨다. 그리고, 개구부(151a)의 상방에 레지스트 마스크(154)를 형성하고, 레지스트 마스크(154)를 마스크로 하여 알루미늄 배선층(152)을 에칭한다(도 19). 이 때, 레지스트 마스크(154)는 개구부(151a)의 폭보다 약간 크게 형성하면 되고, 반드시 제2 배선층(114)의 폭보다 크게 할 필요는 없다. 알루미늄 배선층(152)의 폭은 레지스트 마스크(154)의 폭에 의해 규정되기 때문에, 레지스트 마스크(154)를 제2 배선층(114)의 폭보다 좁게 하면, 실시예 3보다 시일 링(110)이 형성되는 영역의 폭을 좁게 레이아웃하는 것이 가능해져, 반도체 장치의 소형화에 기여할 수 있다.
레지스트 마스크(154)를 제거한 후, 패시베이션막(120)의 플라즈마 질화막층(121)을 퇴적한다. 그리고, 플라즈마 질화막층(121) 상에 레지스트 마스크(155)를 형성하고, 레지스트 마스크(155)를 마스크로 하여 플라즈마 질화막층(121)을 에칭하여 개구부(123a)를 형성한다. 이 때, 개구부(123a)는 시일 링(110)의 외측을 둘러싸도록 형성된다(도 20).
그리고 마지막으로, 폴리이미드층(122)을 퇴적하고, 개구부(123a) 상을 개구한 레지스트 마스크를 마스크로 하여 에칭하여, 폴리이미드층(122)에 개구부(123b)를 형성한다. 이상의 공정에 의해, 도 17에 도시한 본 실시예에 따른 반도체 장치가 형성된다.
또한, 이상의 설명에서는, 시일 링(110)을 구성하는 각 층은 모두 싱글 다마신법에 의해 형성하는 것으로 하였지만, 실시예 2에 설명한 바와 같이, 듀얼 다마신법을 이용하여도 된다. 도 21은 그 일례로서, 시일 링(110)의 제2 컨택트(113) 및 제2 배선층(114)을 듀얼 다마신법을 이용하여 형성한 경우의 구성을 도시한 도면이다. 듀얼 다마신법에서는, 컨택트와 배선층의 매립은 동시에 행해지기 때문에 제2 컨택트(113)와 제2 배선층(114)은 모두 구리로 형성된다. 도 21에 도시한 시일 링(110)의 제조 공정에 대해서는, 실시예 2와 마찬가지이기 때문에 여기서는 설명을 생략한다.
듀얼 다마신법에서는, 컨택트와 배선층의 매립은 동시에 행해지기 때문에 제조 공정 수의 삭감을 도모할 수 있다. 또한 일반적으로, 싱글 다마신 플로우에 비해, 듀얼 다마신 플로우쪽이 위치 정렬 마진이 크기 때문에, 시일 링(110)을 보다 확실하게 형성할 수 있다.
<실시예 5>
도 22는 실시예 5에 따른 반도체 장치의 구성을 도시하는 도면이다. 도 22에서, 도 1과 마찬가지의 요소에는 동일 부호를 붙인다. 도 22에 도시한 바와 같이, 개구부(123)는 에칭 스토퍼층(108)에까지 도달하고 있다. 즉, 개구부(123)는, 폴리이미드층(122)의 개구부(123b), 플라즈마 질화막층(121)의 개구부(123a) 및 층간 절연막(109)의 개구부(123c)로 이루어진다. 이 경우, 다이싱 영역을 다이싱할 때의 응력은, 도 1의 경우보다 더 회로 형성 영역으로 전달되기 어려워진다. 따라서, 회로 형성 영역에 크랙이 발생하게 되는 것을 방지하는 효과는 실시예 1보다 더욱 향상된다.
또한, 본 실시예는, 층간 절연막으로서 상기한 바와 같은 저유전율막(low-k막)을 사용한 경우에 특히 유효하다. 일반적으로, 저유전율막은 다공성인 것이 많고, 그 때문에 가열 처리 등에서의 수축이 큰 것이 많다. 따라서, 예를 들면 층간 절연막(109)으로서 그와 같은 저유전율막을 사용한 경우, 그 수축에 의한 스트레스(응력)가 층간 절연막(109) 자신에게 가해져, 크랙이 발생하기 쉬워진다. 따라서, 층간 절연막(109)이 개구부(123c)를 가짐으로써, 그 수축에 의한 응력을 완화시킬 수 있어, 크랙 발생을 방지할 수 있다.
도 23 및 도 24는 도 22에 도시한 반도체 장치의 제조 공정을 도시하는 도면이다. 이하, 이들 도면에 기초하여 본 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
우선, 실시예 1에서 도 2∼도 6에 도시한 것과 마찬가지의 공정으로, 시일 링(110)을 형성하고, 그 위에 패시베이션막(120)의 플라즈마 질화막층(121)을 퇴적한다(도 23). 이들 공정의 상세는 실시예 1에서 설명한 바와 같기 때문에, 여기서는 설명을 생략한다.
그리고, 플라즈마 질화막층(121) 상에 레지스트 마스크(156)를 형성하고, 레지스트 마스크(156)를 마스크로 하여 플라즈마 질화막층(121)을 에칭하여 시일 링(110)의 외측을 둘러싸는 개구부(123a)를 형성함과 함께, 층간 절연막(109)을 에칭하여 개구부(123c)를 형성한다(도 24).
그리고 마지막으로, 폴리이미드층(122)을 퇴적하고, 개구부(123a) 상을 개구한 레지스트 마스크를 마스크로 하여 에칭하여, 폴리이미드층(122)에 개구부(123b)를 형성한다. 이상의 공정에 의해, 도 22에 도시한 본 실시예에 따른 반도체 장치가 형성된다.
또한, 이상의 설명에서는, 시일 링(110)을 구성하는 각 층은 모두 싱글 다마신법에 의해 형성하는 것으로 하였지만, 실시예 2에 도시한 바와 같이, 듀얼 다마신법을 이용하여도 된다. 그 경우, 도 8에서 개구부(123)가 층간 절연막(107) 아래의 에칭 스토퍼층(106)에까지 도달하는 구성으로 된다.
듀얼 다마신법에서는, 컨택트와 배선층의 매립은 동시에 행해지기 때문에 제조 공정 수의 삭감을 도모할 수 있다. 또한 일반적으로, 싱글 다마신 플로우에 비해, 듀얼 다마신 플로우쪽이 위치 정렬 마진이 크기 때문에, 시일 링(110)을 보다 확실하게 형성할 수 있다.
<실시예 6>
예를 들면, 회로 형성 영역에서의 회로 형성 공정에 듀얼 다마신법이 이용되는 경우, 실시예 2와 같이, 시일 링(110)의 형성에도 듀얼 다마신법을 이용하면 된다. 그러나, 시일 링의 각 층은 듀얼 다마신 플로우 중의 컨택트 형성 공정에 의해서만 형성할 수 있다.
도 25는 본 실시예에 따른 반도체 장치의 구성을 도시하는 도면이다. 도 25에서, 도 1과 마찬가지의 요소에는 동일 부호를 붙인다. 여기서, 이 반도체 장치는 배선의 재료로서 구리를 이용하는 것으로 가정한다.
도 25에 도시한 바와 같이, 시일 링(210)은, 제1 컨택트(211), 제1 배선층(212), 제2 컨택트(213), 제3 컨택트(214) 및 제4 컨택트(215)로 구성되어 있다. 제1 컨택트(211) 및 제1 배선층(212)은 싱글 다마신법으로 형성되고, 제2 컨택트(213), 제3 컨택트(214) 및 제4 컨택트(215)는 듀얼 다마신법의 컨택트 형성 공정으로 형성된다. 듀얼 다마신법에서는, 컨택트는 배선층과 동일한 재료로 형성되기 때문에, 제2 컨택트(213), 제3 컨택트(214) 및 제4 컨택트(215)는 구리로 형성된다.
소자 분리막(102)이 형성된 실리콘 기판(101) 상에는, 제1 컨택트(211)가 형성된 층간 절연막(201), 제1 배선층(212)이 형성된 층간 절연막(203), 제2 컨택트(213)가 형성된 층간 절연막(205), 제3 컨택트(214)가 형성된 층간 절연막(207), 제4 컨택트(215)가 형성된 층간 절연막(209)이 형성되어 있다. 또한, 층간 절연막(201)과 층간 절연막(203) 사이에는 에칭 스토퍼층(202)이, 층간 절연막(203)과 층간 절연막(205) 사이에는 에칭 스토퍼층(204)이, 층간 절연막(205)과 층간 절연막(207) 사이에는 에칭 스토퍼층(206)이, 층간 절연막(207)과 층간 절연막(209) 사이에는 에칭 스토퍼층(208)이 각각 형성되어 있다.
패시베이션막(120)에는, 층간 절연막(209)에까지 도달하는 개구부(123)(플라즈마 질화막층(121)의 개구부(123a) 및 폴리이미드층(122)의 개구부(123b))가 형성되어 있다. 즉, 개구부(123)에서 패시베이션막(120)은 완전하게 제거되어 있다. 따라서, 실시예 1과 마찬가지로, 다이싱 시에 회로 형성 영역에 크랙이 발생하는 것을 방지할 수 있다. 또한, 제2 배선층(114) 상면은, 패시베이션막(120)에 의해 완전하게 피복되어 있기 때문에, 제4 컨택트(215)가 산화, 부식되어 시일 링(210)에 의한 반도체 장치의 보호 효과가 열화되는 것을 방지할 수 있다.
도 26∼도 28은 도 25에 도시한 반도체 장치의 제조 공정을 도시하는 도면이다. 이하, 이들 도면에 기초하여 본 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
우선, 소자 분리막(102)이 형성된 실리콘 기판(101) 상에, 층간 절연막(201), 에칭 스토퍼층(202), 층간 절연막(203), 제1 컨택트(211) 및 제1 배선층(212)을 형성한다. 또한, 이들 공정은 실시예 1과 마찬가지이기 때문에, 여기서는 설명을 생략한다.
그 후, 예를 들면 플라즈마 질화막에 의한 에칭 스토퍼층(204)을 형성하고, 계속해서 예를 들면 플라즈마 산화막에 의해 층간 절연막(205)을 형성한다. 그 후, 층간 절연막(205) 상에, 제2 컨택트(213)를 형성하는 영역이 개구된 레지스트 마스크(221)를 형성한다. 그리고, 레지스트 마스크(221)를 마스크로 하는 드라이 에칭에 의해, 제2 컨택트(213)를 형성하기 위한 개구를 형성한다(도 26). 레지스트 마스크(221)를 제거한 후, 회로 형성 영역에서는 배선을 위한 트렌치 형성이 행해지지만, 이 때 시일 링(210)을 형성하는 영역에서는 어떤 처리도 행하지 않는다.
그리고, 배리어 메탈(도시 생략)을 형성한 후, 구리를 도금법으로 퇴적시킨다. 그리고, CMP법을 이용하여 층간 절연막(205) 상의 구리 및 배리어 메탈을 제거함으로써, 층간 절연막(205)에 제2 컨택트(213)가 형성된다(도 27). 이와 같이, 제2 컨택트(213)는, 듀얼 다마신 플로우 중의 컨택트 형성 공정에 의해서만 형성된다.
그 후, 위와 같이 듀얼 다마신 플로우 중의 컨택트 형성 공정만을 사용하여, 에칭 스토퍼층(206), 층간 절연막(207), 제3 컨택트(214)를 형성하고, 다시 그 위에 에칭 스토퍼층(208), 층간 절연막(209), 제4 컨택트(215)를 형성한다(도 28). 이상의 공정으로, 시일 링(210)의 형성이 완료된다.
그리고, 실시예 1과 마찬가지의 공정으로, 개구부(123)를 갖는 패시베이션막(120)을 형성함으로써, 도 25에 도시한 본 실시예에 따른 반도체 장치가 형성된다.
이와 같이, 본 실시예에서는, 시일 링(210)을 구성하는 소정의 층(제2 컨택트(213), 제3 컨택트(214), 제4 컨택트(215))은, 듀얼 다마신 플로우 중의 컨택트 형성 공정에 의해서만 형성된다. 그 경우, 듀얼 다마신 플로우의 컨택트 형성 공정과 배선 형성 공정 양쪽을 이용하는 경우와 달리, 시일 링(210)의 배선층과 컨택트의 위치 정렬을 행하지 않기 때문에, 이 위치 정렬 어긋남에 대한 마진을 취할 필요가 없다. 따라서, 상기한 다른 실시예보다, 시일 링의 폭을 좁게 구성할 수 있다.
또한, 이상 설명에서는, 시일 링(210)을 구성하는 층 중의 일부가, 듀얼 다마신 플로우 중의 컨택트 형성 공정에 의해서만 형성되는 것으로서 설명하였지만, 회로 형성 영역의 컨택트 및 배선의 형성 방법에 따라, 모든 층이 듀얼 다마신 플로우 중의 컨택트 형성 공정에 의해서만 형성되어도 된다.
본 발명의 반도체 장치에 따르면, 시일 링부의 최상층의 상면은, 패시베이션막으로 피복되어 있기 때문에, 시일 링의 최상층의 상면은 외기에 노출되지 않는다. 따라서, 예를 들면 시일 링의 최상층에 구리가 사용된 경우에도, 그것이 산화, 부식되어 이 시일 링에 의한 반도체 장치의 보호 효과가 열화되는 것을 방지할 수 있다. 또한, 패시베이션막이 형성되어 있지 않은 영역이 존재함으로써, 다마싱 영역을 다이싱할 때의 응력은 회로 형성 영역 상의 패시베이션막에까지 전달되기 어려워, 회로 형성 영역에 크랙이 발생하는 것을 방지할 수 있다.
본 발명의 반도체 장치에 따르면, 시일 링의 최상층의 상면은, 알루미늄 배선층으로 피복되어 있기 때문에, 시일 링의 최상층의 상면은 외기에 노출되지 않는다. 또한, 패시베이션막이 형성되어 있지 않은 영역에 알루미늄 배선층이 노출되었다고 해도, 알루미늄은 산화, 부식이 발생하기 어려워, 시일 링에 의한 반도체 장치의 보호 효과의 열화는 방지된다. 따라서, 고정밀도의 위치 정렬 정밀도를 얻을 수 없는 경우나, 다이싱 영역과 시일 링 사이에, 패시베이션막이 형성되어 있지 않은 영역을 형성하기 위한 스페이스를 확보할 수 없는 경우에 유효하다.
본 발명의 반도체 장치에 따르면, 층간 절연막이, 반도체 칩의 다이싱 영역에, 시일 링부를 둘러싸는 개구부를 갖기 때문에, 다이싱 영역을 다이싱할 때의 응력은 더욱 회로 형성 영역으로 전달되기 어려워진다. 따라서, 회로 형성 영역에 크랙이 발생하는 것을 방지하는 효과는 더욱 향상된다. 특히, 층간 절연막으로서 가열 처리에 의한 수축이 큰 재료가 사용되는 경우에 특히 유효하다.
본 발명의 반도체 장치에 따르면, 제1 패시베이션의 제1 개구부에 알루미늄 배선층이 형성되어 있기 때문에, 시일 링부의 최상층 상면은 외기에 노출되지 않는다. 또한, 제2 개구부가 시일 링의 최상층의 상방에 형성된 경우에도, 알루미늄 배선의 존재에 의해 이 시일 링의 최상층은 노출되지 않는다. 또한, 알루미늄 배선층을 시일 링의 최상층의 폭보다 크게 형성할 필요가 없기 때문에, 장치의 소형화에 기여할 수 있다. 또한, 제2 패시베이션막은, 제1 패시베이션막의 상면을 노출시키는 제2 개구부를 구비하기 때문에, 다이싱 영역을 다이싱할 때의 응력은 회로 형성 영역 상의 패시베이션막에까지 전달되기 어려워, 회로 형성 영역에 크랙이 발생하는 것을 방지할 수 있다.
본 발명의 반도체 장치에 따르면, 시일 링의 최상층은 구리이기 때문에, 배선의 저저항화를 도모할 수 있다. 또한, 구리는 산화, 부식되기 쉽지만, 시일 링의 최상층의 상면은 외기에 노출되지 않기 때문에, 시일 링의 최상층의 산화, 부식을 억제할 수 있어, 이 시일 링에 의한 반도체 장치의 보호 효과가 열화되는 것을 방지할 수 있다.
도 1은 실시예 1에 따른 반도체 장치의 구성을 도시하는 도면.
도 2는 실시예 1에 따른 반도체 장치의 제조 공정을 설명하기 위한 도면.
도 3은 실시예 1에 따른 반도체 장치의 제조 공정을 설명하기 위한 도면.
도 4는 실시예 1에 따른 반도체 장치의 제조 공정을 설명하기 위한 도면.
도 5는 실시예 1에 따른 반도체 장치의 제조 공정을 설명하기 위한 도면.
도 6은 실시예 1에 따른 반도체 장치의 제조 공정을 설명하기 위한 도면.
도 7은 실시예 1에 따른 반도체 장치의 제조 공정을 설명하기 위한 도면.
도 8은 실시예 2에 따른 반도체 장치의 구성을 도시하는 도면.
도 9는 실시예 2에 따른 반도체 장치의 제조 공정을 설명하기 위한 도면.
도 10은 실시예 2에 따른 반도체 장치의 제조 공정을 설명하기 위한 도면.
도 11은 실시예 2에 따른 반도체 장치의 제조 공정을 설명하기 위한 도면.
도 12는 실시예 3에 따른 반도체 장치의 구성을 도시하는 도면.
도 13은 실시예 3에 따른 반도체 장치의 제조 공정을 설명하기 위한 도면.
도 14는 실시예 3에 따른 반도체 장치의 제조 공정을 설명하기 위한 도면.
도 15는 실시예 3에 따른 반도체 장치의 제조 공정을 설명하기 위한 도면.
도 16은 실시예 3에 따른 반도체 장치의 변형예를 도시하는 도면.
도 17은 실시예 4에 따른 반도체 장치의 구성을 도시하는 도면.
도 18은 실시예 4에 따른 반도체 장치의 제조 공정을 설명하기 위한 도면.
도 19는 실시예 4에 따른 반도체 장치의 제조 공정을 설명하기 위한 도면.
도 20은 실시예 4에 따른 반도체 장치의 제조 공정을 설명하기 위한 도면.
도 21은 실시예 4에 따른 반도체 장치의 변형예를 도시하는 도면.
도 22는 실시예 5에 따른 반도체 장치의 구성을 도시하는 도면.
도 23은 실시예 5에 따른 반도체 장치의 제조 공정을 설명하기 위한 도면.
도 24는 실시예 5에 따른 반도체 장치의 제조 공정을 설명하기 위한 도면.
도 25는 실시예 6에 따른 반도체 장치의 구성을 도시하는 도면.
도 26은 실시예 6에 따른 반도체 장치의 제조 공정을 설명하기 위한 도면.
도 27은 실시예 6에 따른 반도체 장치의 제조 공정을 설명하기 위한 도면.
도 28은 실시예 6에 따른 반도체 장치의 제조 공정을 설명하기 위한 도면.
도 29는 종래의 반도체 장치의 구성을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
101 : 실리콘 기판
102 : 소자 분리막
103, 105, 107, 109, 201, 203, 205, 209 : 층간 절연막
104, 106, 108, 202, 204, 206, 208 : 에칭 스토퍼층
110, 210 : 시일 링
111, 211 : 제1 컨택트
112, 212 : 제1 배선층
113, 213 : 제2 컨택트
114 : 제2 배선층
120 : 패시베이션막
121 : 플라즈마 질화막층
122 : 폴리이미드층
123 : 개구부
141 : 알루미늄 배선층
214 : 제3 컨택트
215 : 제4 컨택트

Claims (5)

  1. 반도체 칩의 회로 형성 영역을 둘러싸도록 상기 반도체 칩의 엣지부 근방의 층간 절연막 내에 형성된 시일 링부와,
    상기 반도체 칩의 표면을 피복하도록 상기 시일 링부의 상방에 형성된 패시베이션막을 포함하며,
    상기 패시베이션막은 상기 층간 절연막의 상면을 노출시키는 제1 개구부를 가지며,
    상기 시일 링부의 최상층의 상면은 상기 패시베이션막으로 피복되어 있는 것을 특징으로 하는 반도체 장치.
  2. 반도체 칩의 회로 형성 영역을 둘러싸도록 상기 반도체 칩의 엣지부 근방의 층간 절연막 내에 형성된 시일 링부와,
    상기 시일 링부 상에 형성된 알루미늄 배선층과,
    상기 반도체 칩의 표면을 피복하도록 상기 시일 링부의 상층에 형성된 패시베이션막을 포함하며,
    상기 패시베이션막은 상기 층간 절연막의 상면을 노출시키는 제1 개구부를 가지며,
    상기 시일 링부의 최상층의 상면은 상기 알루미늄 배선층으로 피복되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체 칩의 다이싱 영역에서, 상기 층간 절연막은 상기 시일 링부를 둘러싸는 제2 개구부를 갖는 것을 특징으로 하는 반도체 장치.
  4. 반도체 칩의 회로 형성 영역을 둘러싸도록 상기 반도체 칩의 엣지부 근방에 형성된 시일 링부와,
    상기 반도체 칩의 표면을 피복하도록 상기 시일 링부의 상층에 형성되며, 상기 시일 링부의 최상층의 상면을 노출시키는 제1 개구부를 갖는 제1 패시베이션막과,
    상기 제1 개구부에 형성된 알루미늄 배선층과,
    상기 제1 패시베이션막 및 상기 알루미늄 배선을 피복하도록 형성되며, 상기 제1 패시베이션막에 대하여 에칭 선택성을 갖는 제2 패시베이션막을 포함하고,
    상기 제2 패시베이션막은 상기 제1 패시베이션막의 상면을 노출시키는 제2 개구부를 갖는 것을 특징으로 하는 반도체 장치.
  5. 제1, 2, 4항 중 어느 한 항에 있어서,
    상기 시일 링부의 최상층은 구리인 것을 특징으로 하는 반도체 장치.
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