JP6192598B2 - 撮像装置およびその製造方法 - Google Patents

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Description

本発明は、撮像装置およびその製造方法に関し、特に、導波路を備えた撮像装置と、そのような撮像装置の製造方法とに好適に利用できるものである。
一般に、半導体装置においては、外部からの水分がチップの内部へ侵入するのを阻止するために、チップを周囲から連続的に取り囲むようにシールリングが形成されている。シールリングは、チップのプラグや配線等を形成する際に同時に形成されて、順次積層されることで、最終的にはチップを連続的に取り囲む壁のように形成されることになる。
半導体装置の一つに、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサーを備えた撮像装置がある。撮像装置は、デジタルカメラやスマートフォン等に適用されている。撮像装置では、入射する光を電荷に変換するフォトダイオード等の画素素子が形成された画素領域と、画素素子によって変換された電荷を電気信号として処理等する周辺回路が形成された周辺回路領域とが配置されている。シールリングは、その画素領域と周辺回路領域とを取り囲むように形成されている。
近年、デジタルカメラ等の小型化に対応するために、撮像装置の画素素子には、画素サイズの小さいものがますます要求されている。このため、光を効率的に入射させるために、フォトダイオードへ光を導く導波路を設けた撮像装置が提案されている。導波路は、画素領域を覆う層間膜等を含む絶縁膜にエッチング処理を施して開口部を形成し、その開口部に所定の埋め込み材料を充填することによって形成されることになる。
なお、シールリングを備えた半導体装置を開示した文献の例として、特許文献１がある。また、導波路を備えた撮像装置を開示した文献の例として、特許文献２および特許文献３がある。
特開２００４−７９５９６号公報 特開２００６−３５１７５９号公報 特開２００６−３１０８２５号公報
従来の撮像装置では、次のような問題点があった。導波路となる開口部を形成する工程では、まず、画素領域における所定の領域を露出し、周辺回路領域およびシールリングが配置されるシールリング領域を覆うフォトレジストのパターンが形成される。次に、そのフォトレジストをエッチングマスクとして、絶縁膜にエッチング処理を施すことによって、導波路となる開口部が形成される。
画素領域では、導波路によって光をできるだけ効率的に画素素子（フォトダイオード）へ導く必要があり、画素領域に位置する絶縁膜の一部が除去される。このため、導波路となる開口部を形成する時点では、画素領域の高さが、特に、シールリング領域の高さよりも低くなる。そうすると、画素領域に対してシールリング領域の段差が高くなり、シールリング領域では、画素領域に比べてフォトレジストの厚さが薄くなってしまう。
このため、そのようなフォトレジストをエッチングマスクとしてエッチング処理が施されると、導波路となる開口部が形成されるまでの間に、シールリング領域を覆うフォトレジストが除去されて絶縁膜が露出し、その露出した絶縁膜の部分にもエッチング処理が施されて、絶縁膜の表面が荒れてしまうことがあった。
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
一実施の形態に係る撮像装置は、導波路を備えた撮像装置であって、画素領域、周辺回路領域、ならびに、画素領域および周辺回路領域を連続的に取り囲むシールリング領域と、層間絶縁膜と、シールリングと、絶縁膜と、導波路とを備えている。画素領域、周辺回路領域、ならびに、画素領域および周辺回路領域を連続的に取り囲むシールリング領域は、半導体基板にそれぞれ規定されている。層間絶縁膜は、画素領域に位置する部分の厚さが、シールリング領域に位置する部分の厚さよりも薄くなる態様で、画素領域およびシールリング領域を覆うように形成されている。シールリングは、シールリング領域に位置する層間絶縁膜を貫通するように形成されている。絶縁膜は、シールリングを覆う部分の厚さが、画素領域を覆う部分の厚さよりも薄くなる態様で、画素領域およびシールリング領域を覆うように形成されている。導波路は、画素領域に位置する絶縁膜を貫通するように形成されている。絶縁膜では、シールリングの外側側方に位置する領域にシールリングに沿って第１凹部が形成されている。シールリングの直上に位置する絶縁膜の表面の位置を第１位置、第１凹部に位置する絶縁膜の表面の位置を第２位置、第１凹部からシールリング領域の外側へ離れる方向に位置する絶縁膜の表面の位置を第３位置とすると、第２位置の高さは第１位置の高さよりも低く、第３位置の高さは、第１位置の高さより低く、第２位置の高さよりも高い。
他の実施の形態に係る撮像装置の製造方法は、導波路を備えた撮像装置の製造方法であって、以下の工程を備えている。半導体基板において、画素領域、周辺回路領域、ならびに、画素領域および周辺回路領域を連続的に取り囲むシールリング領域を規定する。層間絶縁膜と導電膜とを順次形成してそれぞれパターニングすることにより、画素領域に位置する層間絶縁膜の厚さを、周辺回路領域およびシールリング領域に位置する層間絶縁膜の厚さよりも薄くして画素領域を低背化し、周辺回路領域に配線構造およびパッド電極を形成し、シールリング領域にシールリングを形成する。低背化された画素領域、パッド電極およびシールリングを覆うように、半導体基板上に絶縁膜を形成する。パッド電極の直上に位置する絶縁膜の第１領域、および、シールリングの直上に位置する絶縁膜の直上部分を含む第２領域を露出する第１フォトレジストのパターンを形成する。第１フォトレジストをエッチングマスクとして、露出した絶縁膜の第１領域および第２領域にエッチング処理を施す。第１フォトレジストを除去した後、絶縁膜の第１領域および第２領域を含む領域を覆い、画素領域に位置する絶縁膜の第３領域を露出する第２フォトレジストのパターンを形成する。第２フォトレジストをエッチングマスクとして、露出した絶縁膜の第３領域にエッチング処理を施すことにより、画素領域に導波路開口部を形成する。
一実施の形態に係る撮像装置によれば、シールリング領域に形成されたシールリングを覆う絶縁膜の部分の表面の荒れを阻止することができる。
他の実施の形態に係る撮像装置の製造方法によれば、シールリング領域に形成されたシールリングを覆う絶縁膜の部分の表面の荒れを阻止することができる。
実施の形態１に係る撮像装置の平面レイアウトの一例を示す平面図である。 同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける部分断面図である。 同実施の形態において、撮像装置の製造方法の概要を示すフローチャートである。 同実施の形態において、撮像装置の製造方法の一工程を示す部分断面図である。 同実施の形態において、図４に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図５に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図６に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図７に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図８に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図９に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図１０に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図１１に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図１２に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図１３に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図１４に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図１５に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図１６に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図１７に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図１８に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図１９に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図２０に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図２１に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図２２に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図２３に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図２４に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図２５に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図２６に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図２７に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図２８に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図２９に示す工程の後に行われる工程を示す部分断面図である。 比較例に係る撮像装置の製造方法の一工程を示す部分断面図である。 図３１に示す工程の後に行われる工程を示す部分断面図である。 図３２に示す工程の後に行われる工程を示す部分断面図である。 図３３に示す工程の後に行われる工程を示す部分断面図である。 図３４に示す工程の後に行われる工程を示す部分断面図である。 図３５に示す工程の後に行われる工程を示す部分断面図である。 図３６に示す工程の後に行われる工程を示す部分断面図である。 図３７に示す工程の後に行われる工程を示す部分断面図である。 比較例に係る撮像装置の問題点を説明するための部分断面図である。 同実施の形態において、作用効果を説明するための第１の部分断面図である。 同実施の形態において、作用効果を説明するための第２の部分断面図である。 同実施の形態において、作用効果を説明するための第３の部分断面図である。 同実施の形態において、変形例に係る撮像装置の部分断面図である。 実施の形態２に係る撮像装置の製造方法の一工程を示す部分断面図である。 同実施の形態において、図４４に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図４５に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図４６に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図４７に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図４８に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図４９に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図５０に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、作用効果を説明するための第１の部分断面図である。 同実施の形態において、作用効果を説明するための第２の部分断面図である。 同実施の形態において、作用効果を説明するための第１の部分断面図である。 同実施の形態において、変形例に係る撮像装置の部分断面図である。
実施の形態１
実施の形態１に係る撮像装置について説明する。まず、撮像装置の平面構造（パターン）の一例について説明する。図１に示すように、撮像装置ＩＳでは、入射する光を電荷に変換するフォトダイオード等の画素素子が形成された画素領域ＰＥが配置されている。その画素領域ＰＥの周囲に、画素素子によって変換された電荷を電気信号として処理等する周辺回路が形成された周辺回路領域ＰＣが配置されている。さらに、その画素領域ＰＥと周辺回路領域ＰＣとを周囲から連続的に取り囲むように、シールリングが形成されたシールリング領域ＳＲが配置されている。シールリング領域ＳＲの外側には、ダイシングの際に残されたスクライブ領域ＳＣＲが位置する。
次に、撮像装置ＩＳの断面構造について説明する。図２に示すように、半導体基板ＳＵＢに素子分離絶縁膜ＥＩを形成することによって、画素領域ＰＥ、周辺回路領域ＰＣおよびシールリング領域ＳＲが規定されている。画素領域ＰＥには、画素素子ＤＴＥが形成されている。画素素子ＤＴＥは、光を電荷に変換するフォトダイオードと、その電荷を転送する転送用トランジスタ等を含む。なお、図面の簡略化のために、点線枠で示す。周辺回路領域ＰＣには、画素素子ＤＴＥによって変換された電荷を電気信号として処理するトランジスタＰＴ等が形成されている。
画素素子ＤＴＥおよびトランジスタＰＴ等を覆うように、半導体基板ＳＵＢ上に、コンタクト層間絶縁膜として第１絶縁膜ＩＦ１が形成されている。その第１絶縁膜ＩＦ１を貫通するように、周辺回路領域ＰＣでは、コンタクトプラグＰＧが形成され、シールリング領域ＳＲでは、コンタクトプラグＰＧとなる膜と同じ膜（材料）からシールリングＳＲＰＧが形成されている。
第１絶縁膜ＩＦ１を覆うように、第２絶縁膜ＩＦ２が形成されている。第２絶縁膜ＩＦ２は、ＳｉＣＮ膜（炭素を添加したシリコン窒化膜）とＴＥＯＳ（Tetra Ethyl Ortho Silicate）酸化膜とを含む。周辺回路領域ＰＣでは、その第２絶縁膜ＩＦ２に形成された溝に第１配線Ｍ１が形成されている。シールリング領域ＳＲでは、第１配線Ｍ１となる膜と同じ膜（材料）からシールリングＳＲＭ１が形成されている。
第１配線Ｍ１等を覆うように、第３絶縁膜ＩＦ３が形成されている。第３絶縁膜ＩＦ３は、ストッパ膜としてのＳｉＣＮ膜およびＳｉＣＯ膜（炭素を添加したシリコン酸化膜）と、Ｌｏｗ−ｋ膜としてのＳｉＯＣ膜とを含む。周辺回路領域ＰＣでは、その第３絶縁膜ＩＦ３に形成された溝等に第２配線Ｍ２が形成されている。シールリング領域ＳＲでは、第２配線Ｍ２となる膜と同じ膜（材料）からシールリングＳＲＭ２が形成されている。
第２配線Ｍ２等を覆うように、第４絶縁膜ＩＦ４が形成されている。第４絶縁膜ＩＦ４は、ストッパ膜としてのＳｉＣＮ膜およびＳｉＣＯ膜と、Ｌｏｗ−ｋ膜としてのＳｉＯＣ膜とを含む。周辺回路領域ＰＣでは、その第４絶縁膜ＩＦ４に形成された溝等に第３配線Ｍ３が形成されている。シールリング領域ＳＲでは、第３配線Ｍ３となる膜と同じ膜（材料）からシールリングＳＲＭ３が形成されている。
周辺回路領域ＰＣおよびシールリング領域ＳＲでは、第３配線Ｍ３等を覆うように、第５絶縁膜ＩＦ５が形成されている。第５絶縁膜ＩＦ５には、ストッパ膜としてのＳｉＣＮ膜およびＳｉＣＯ膜と、ハードマスクとなるＴＥＯＳ膜（膜厚：２００ｎｍ程度）とを含む。
一方、画素領域ＰＥでは、第４絶縁膜ＩＦ４および第５絶縁膜ＩＦ５を除去することによって、画素開口部ＰＥＨが形成されている。画素領域ＰＥでは、さらに、第３絶縁膜ＩＦ３および第２絶縁膜ＩＦ２を貫通して第１絶縁膜ＩＦ１の途中の深さに達する、第１導波路開口部ＷＧＨ１が形成されている。
その第１導波路開口部ＷＧＨ１および画素開口部ＰＥＨを埋め込むとともに、第５絶縁膜ＩＦ５を覆うように、シリコン窒化膜ＳＮが形成されている。第１導波路開口部ＷＧＨ１に埋め込まれたシリコン窒化膜ＳＮの部分によって、第１導波路ＷＧ１が形成されている。シリコン窒化膜ＳＮを覆うように、ＴＥＯＳ膜ＴＥ１（膜厚：２００ｎｍ程度）が形成されている。
周辺回路領域ＰＣでは、ＴＥＯＳ膜ＴＥ１、シリコン窒化膜ＳＮおよび第５絶縁膜ＩＦ５に形成された開口部に、パッド電極ＰＤが形成されている。シールリング領域ＳＲでは、パッド電極ＰＤとなる膜と同じ膜（材料）からシールリングＳＲＰＤが形成されている。パッド電極ＰＤ等を覆うように、ＴＥＯＳ膜ＴＥ２が形成され、さらに、そのＴＥＯＳ膜ＴＥ２を覆うように、ＴＥＯＳ膜ＴＥ３（膜厚：１００ｎｍ程度）が形成されている。
画素領域ＰＥでは、ＴＥＯＳ膜ＴＥ３およびＴＥＯＳ膜ＴＥ２を貫通して第１導波路ＷＧ１に達する第２導波路開口部ＷＧＨ２が形成されている。その第２導波路開口部ＷＧＨ２を埋め込むとともに、ＴＥＯＳ膜ＴＥ３を覆うように、塗布系の埋め込み部材ＦＭが形成されている。その埋め込み部材ＦＭを覆うように、第６絶縁膜ＩＦ６が形成されている。
画素領域ＰＥでは、第２導波路開口部ＷＧＨ２に埋め込まれた埋め込み材料ＦＭの部分によって、第２導波路ＷＧ２が形成されている。その第２導波路ＷＧ２の直上に、カラーフィルタＣＦとマイクロレンズＭＬが配置されている。また、本来のカラーフィルタＣＦとマイクロレンズＭＬに対して、周辺回路領域ＰＣの側には、ダミーカラーフィルタＤＣＦとダミーマイクロレンズＤＭＬが配置されている。本実施の形態に係る撮像装置ＩＳは、上記のように構成される。
上述した撮像装置ＩＳでは、パッド電極ＰＤおよびシールリングＳＲＰＤを覆うＴＥＯＳ膜ＴＥ２を形成した後、パッド電極ＰＤを覆う部分とシールリングＳＲＰＤを覆う部分との双方にドライエッチング処理を同時に施すことで、周辺回路領域ＰＣの段差とともにシールリング領域ＳＲの段差が軽減される。次に、撮像装置ＩＳの製造方法の一例について説明する。
はじめに、製造フローの概略について説明する。図３に示すように、ステップＳ１では、半導体基板に素子分離絶縁膜を形成することによって、画素領域、周辺回路およびシールリング領域等が規定される。ステップＳ２では、画素領域にフォトダイオードおよびトランジスタ等の画素素子が形成され、周辺回路領域には、トランジスタ等の周辺回路素子が形成される。ステップＳ３では、画素素子および周辺回路素子等を覆うように、絶縁膜（層間膜）が形成される。
ステップＳ４では、周辺回路領域にプラグが形成され、シールリング領域にシールリングが形成される。ステップＳ５では、周辺回路領域に多層構造の銅配線が形成され、シールリング領域にシールリングが形成される。ステップＳ６では、画素領域に位置する絶縁膜等を除去することによって画素領域が薄くされる（低背化）。ステップＳ７では、その画素領域に第１導波路が形成される。ステップＳ８では、周辺回路領域にパッド電極が形成され、シールリング領域にシールリングが形成される。
ステップＳ９では、パッド電極を覆うように絶縁膜（パッシベーション膜）が形成される。ステップＳ１０では、その絶縁膜（パッシベーション膜）の段差を軽減するエッチング処理が行われる。ステップＳ１１では、絶縁膜（パッシベーション膜）にエッチング処理を施すことによって、画素領域に第２導波路開口部が形成される。この第２導波路開口部には、第２導波路が形成される場合と、カラーフィルタが形成される場合とがある。ステップＳ１２では、画素領域にカラーフィルタおよびマイクロレンズが形成されて、撮像装置の主要部分が完成することになる。
次に、撮像装置の製造方法についてより詳しく説明する。図４に示すように、半導体基板ＳＵＢにおける所定の領域に素子分離絶縁膜ＥＩを形成することによって、画素領域ＰＥ、周辺回路領域ＰＣおよびシールリング領域ＳＲ等が規定される。
次に、画素領域ＰＥでは、フォトダイオードと転送用トランジスタ等を含む所定の画素素子ＤＴＥが形成される。フォトダイオードは、外部から入射する光を電荷に変換する機能を有する。転送用トランジスタは、フォトダイオードによって変換された電荷を他の所定の素子へ転送する機能を有する。また、周辺回路領域ＰＣでは、トランジスタＰＴ等の素子が形成される。トランジスタＰＴ等は、画素素子ＤＴＥによって変換された電荷を電気信号として処理する機能を有する。
次に、半導体基板ＳＵＢ上に、画素素子ＤＴＥおよびトランジスタＰＴ等を覆うように、コンタクト層間膜として第１絶縁膜ＩＦ１が形成される。次に、第１絶縁膜ＩＦ１に対して、所定の写真製版処理とエッチング処理を施すことにより、周辺回路領域ＰＣでは、第１絶縁膜ＩＦ１を貫通してトランジスタＰＴに達するコンタクトホールＰＧＨが形成される。シールリング領域ＳＲでは、画素領域ＰＥおよび周辺回路領域ＰＣを連続的に取り囲むようにシールリング開口部ＳＲＨ１が形成される。
次に、コンタクトホールＰＧＨおよびシールリング開口部ＳＲＨ１を充填するように、第１絶縁膜ＩＦ１上に、所定の導電性膜（図示せず）が形成される。次に、コンタクトホールＰＧＨおよびシールリング開口部ＳＲＨ１内に位置する導電性膜の部分を残して、第１絶縁膜ＩＦ１の上面上に位置する導電性膜の部分を除去することによって、コンタクトホールＰＧＨ内にコンタクトプラグＰＧが形成され、シールリング開口部ＳＲＨ１内にシールリングＳＲＰＧが形成される。コンタクトプラグＰＧは、トランジスタＰＴに電気的に接続される。シールリングＳＲＰＧは、画素領域ＰＥおよび周辺回路領域ＰＣを連続的に取り囲む壁のように形成される。なお、この撮像装置では、シールリングは、三重構造とされる。
次に、第１絶縁膜ＩＦ１を覆うように、第２絶縁膜ＩＦ２が形成される。第２絶縁膜ＩＦ２として、少なくともＳｉＣＮ膜とＴＥＯＳ膜とが積層される。次に、所定の写真製版処理を施すことにより、配線溝とシールリング開口部を形成するためのフォトレジストＲＰ１のパターンが形成される。次に、フォトレジストＲＰ１をエッチングマスクとして、第２絶縁膜ＩＦ２にエッチング処理を施すことによって、周辺回路領域ＰＣでは、コンタクトプラグＰＧを露出する配線溝Ｍ１Ｈが形成される。シールリング領域ＳＲでは、シールリングＳＲＰＧを露出するシールリング開口部ＳＲＨ２が形成される。その後、フォトレジストＲＰ１が除去される。
次に、図５に示すように、電解めっきによって、配線溝Ｍ１Ｈおよびシールリング開口部ＳＲＨ２を充填するように、第２絶縁膜ＩＦ２上に銅膜ＭＦ１が形成される。なお、銅膜ＭＦ１を形成する前に、あらかじめバリア膜と銅シード層（いずれも図示せず）が形成される。次に、化学的機械研磨処理を施して、第２絶縁膜ＩＦ２の上面上に位置する銅膜ＭＦ１の部分を除去することにより、図６に示すように、周辺回路領域ＰＣでは、配線溝Ｍ１Ｈに第１配線Ｍ１が形成される。シールリング領域ＳＲでは、シールリング開口部ＳＲＨ２にシールリングＳＲＭ１が形成される。シールリングＳＲＭ１は、シールリングＳＲＰＧの上面に接触して、画素領域ＰＥおよび周辺回路領域ＰＣを連続的に取り囲む壁のように形成される。
次に、図７に示すように、第１配線Ｍ１およびシールリングＳＲＭ１を覆うように、第３絶縁膜ＩＦ３が形成される。第３絶縁膜ＩＦ３として、たとえば、ストッパ膜としてのＳｉＣＮ膜およびＳｉＣＯ膜と、Ｌｏｗ−ｋ膜としてのＳｉＯＣ膜とが積層される。その第３絶縁膜ＩＦ３を覆うように、第１キャップ膜ＬＮ１が形成される。第１キャップ膜ＬＮ１として、たとえば、ＴＥＯＳ膜が形成される。
次に、図８に示すように、所定の写真製版処理を施すことにより、ヴィア開口部とシールリング開口部を形成するためのフォトレジストＲＰ２のパターンが形成される。次に、フォトレジストＲＰ２をエッチングマスクとして、第３絶縁膜ＩＦ３等にエッチング処理を施すことによって、周辺回路領域ＰＣでは、第１配線Ｍ１を露出するヴィア開口部Ｖ１Ｈが形成される。シールリング領域ＳＲでは、シールリングＳＲＭ１を露出するシールリング開口部ＳＲＨ３が形成される。その後、フォトレジストＲＰ２が除去される。次に、新たにフォトレジスト（図示せず）が塗布され、そのフォトレジストにエッチバック処理を施すことにより、ヴィア開口部Ｖ１Ｈおよびシールリング開口部ＳＲＨ３内に位置するフォトレジストの部分を残して、他の部分のフォトレジストが除去される。
次に、図９に示すように、所定の写真製版処理を施すことにより、配線溝とシールリング開口部を形成するためのフォトレジストＲＰ３のパターンが形成される。次に、フォトレジストＲＰ３をエッチングマスクとして、第３絶縁膜ＩＦ３におけるＬｏｗ−ｋ膜としてのＳｉＯＣ膜にエッチング処理を施すことによって、周辺回路領域ＰＣでは、配線溝Ｍ２Ｈが形成される。シールリング領域ＳＲでは、開口部ＳＲＨ４が形成される。その後、フォトレジストＲＰ３が除去される。
次に、図１０に示すように、電解めっきによって、配線溝Ｍ２Ｈ、ヴィア開口部Ｖ１Ｈ、シールリング開口部ＳＲＨ３、ＳＲＨ４を充填するように、第３絶縁膜ＩＦ３上に銅膜ＭＦ２が形成される。なお、銅膜ＭＦ２を形成する前に、あらかじめバリア膜と銅シード層（いずれも図示せず）が形成される。次に、化学的機械研磨処理を施して、第３絶縁膜ＩＦ３の上面上に位置する銅膜ＭＦ２の部分を除去することにより、周辺回路領域ＰＣでは、ヴィア開口部Ｖ１ＨにヴィアＶ１が形成され、配線溝Ｍ２Ｈに第２配線Ｍ２が形成される（図１１参照）。シールリング領域ＳＲでは、シールリング開口部ＳＲＨ３、ＳＲＨ４にシールリングＳＲＭ２が形成される（図１１参照）。シールリングＳＲＭ２は、シールリングＳＲＭ１の上面に接触して、画素領域ＰＥおよび周辺回路領域ＰＣを連続的に取り囲む壁のように形成される。なお、このとき、第１キャップ膜ＬＮ１も除去される。
次に、図１１に示すように、第２配線Ｍ２およびシールリングＳＲＭ２を覆うように、第４絶縁膜ＩＦ４が形成される。第４絶縁膜ＩＦ４として、たとえば、ストッパ膜としてのＳｉＣＮ膜およびＳｉＣＯ膜と、Ｌｏｗ−ｋ膜としてのＳｉＯＣ膜とが積層される。その第４絶縁膜ＩＦ４を覆うように、第２キャップ膜ＬＮ２が形成される。第２キャップ膜ＬＮ２として、たとえば、ＴＥＯＳ膜が形成される。
次に、図１２に示すように、所定の写真製版処理を施すことにより、ヴィア開口部とシールリング開口部を形成するためのフォトレジストＲＰ４のパターンが形成される。次に、フォトレジストＲＰ４をエッチングマスクとして、第４絶縁膜ＩＦ４等にエッチング処理を施すことによって、周辺回路領域ＰＣでは、第２配線Ｍ２を露出するヴィア開口部Ｖ２Ｈが形成される。シールリング領域ＳＲでは、シールリングＳＲＭ２を露出するシールリング開口部ＳＲＨ５が形成される。その後、フォトレジストＲＰ４が除去される。次に、新たにフォトレジスト（図示せず）が塗布され、そのフォトレジストにエッチバック処理を施すことにより、ヴィア開口部Ｖ２Ｈおよびシールリング開口部ＳＲＨ５内に位置するフォトレジストの部分を残して、他の部分のフォトレジストが除去される。
次に、図１３に示すように、配線溝とシールリング開口部を形成するためのフォトレジストＲＰ５のパターンが形成される。次に、フォトレジストＲ５３をエッチングマスクとして、第４絶縁膜ＩＦ４におけるＬｏｗ−ｋ膜としてのＳｉＯＣ膜にエッチング処理を施すことによって、周辺回路領域ＰＣでは、配線溝Ｍ３Ｈが形成される。シールリング領域ＳＲでは、開口部ＳＲＨ６が形成される。その後、フォトレジストＲＰ５が除去される。
次に、図１４に示すように、電解めっきによって、配線溝Ｍ３Ｈ、ヴィア開口部Ｖ２Ｈ、シールリング開口部ＳＲＨ５、ＳＲＨ６を充填するように、第４絶縁膜ＩＦ４上に銅膜ＭＦ３が形成される。なお、銅膜ＭＦ３を形成する前に、あらかじめバリア膜と銅シード層（いずれも図示せず）が形成される。
次に、化学的機械研磨処理を施して、第４絶縁膜ＩＦ４の上面上に位置する銅膜ＭＦ３の部分を除去することにより、周辺回路領域ＰＣでは、ヴィア開口部Ｖ２ＨにヴィアＶ２が形成され、配線溝Ｍ３Ｈに第３配線Ｍ３が形成される（図１５参照）。シールリング領域ＳＲでは、シールリング開口部ＳＲＨ５、ＳＲＨ６にシールリングＳＲＭ３が形成される（図１５参照）。シールリングＳＲＭ３は、シールリングＳＲＭ２の上面に接触して、画素領域ＰＥおよび周辺回路領域ＰＣを連続的に取り囲む壁のように形成される。なお、このとき、第２キャップ膜ＬＮ２も除去される。
次に、図１５に示すように、第３配線Ｍ３およびシールリングＳＲＭ３を覆うように、第５絶縁膜ＩＦ５が形成される。第５絶縁膜ＩＦ５として、たとえば、ストッパ膜としてのＳｉＣＮ膜およびＳｉＣＯ膜と、ハードマスクとしてのＴＥＯＳ膜とが積層される。次に、画素領域ＰＥを露出して他の領域を覆うフォトレジスト（図示せず）のパターンが形成される。次に、そのフォトレジストをエッチングマスクとしてエッチング処理を施すことにより、周辺回路領域ＰＣおよびシールリング領域ＳＲ等に位置するＴＥＯＳ膜の部分を残して画素領域ＰＥに位置するＴＥＯＳ膜の部分が除去される。
次に、図１６に示すように、残されたＴＥＯＳ膜の部分等をエッチングマスク（ハードマスク）としてエッチング処理を施すことにより、画素領域ＰＥに位置する第４絶縁膜ＩＦ４のＳｉＯＣ膜（Ｌｏｗ−ｋ膜）の部分が除去されて、画素領域ＰＥに画素開口部ＰＥＨが形成される。こうして、画素素子ＤＴＥの上に位置する絶縁膜等の厚さを薄くする処理が行われる（低背化）。
次に、図１７に示すように、所定の写真製版処理を施すことにより、第１導波路開口部を形成するためのフォトレジストＲＰ６が形成される。次に、フォトレジストＲＰ６をエッチングマスクとしてエッチング処理を施すことにより、画素領域ＰＥに第１導波路開口部ＷＧＨ１が形成される。その後、フォトレジストＲＰ６が除去される。次に、図１８に示すように、第１導波路開口部ＷＧＨ１を充填するように、厚膜のシリコン窒化膜ＳＮが形成される。次に、そのシリコン窒化膜ＳＮを覆うように、フォトレジストＲＰ８が塗布される。次に、そのフォトレジストＲＰ８にエッチバック処理が施され、露出したシリコン窒化膜ＳＮにエッチング処理を施すことによりシリコン窒化膜ＳＮが平坦化される（図１９参照）。
こうして、第１導波路開口部ＷＧＨ１内にシリコン窒化膜ＳＮを充填することによって、第１導波路ＷＧ１が形成される。このとき、シールリング領域ＳＲでは、シールリングＳＲＭ３上に、ライナー膜としてのＳｉＣＮ膜（膜厚：３０ｎｍ程度）およびＳｉＣＯ膜（膜厚：３０ｎｍ程度）と、ＴＥＯＳ膜（膜厚：１００ｎｍ程度）と、シリコン窒化膜ＳＮ（膜厚：４００ｎｍ程度）とが積層された状態にある。
次に、図１９に示すように、シリコン窒化膜ＳＮを覆うようにＴＥＯＳ膜ＴＥ１（膜厚：２００ｎｍ程度）が形成される。次に、図２０に示すように、所定の写真製版処理を施すことにより、パッド開口部とシールリング開口部を形成するためのフォトレジストＲＰ９のパターンが形成される。次に、フォトレジストＲＰ９をエッチングマスクとしてＴＥＯＳ膜ＴＥ１およびシリコン窒化膜ＳＮ等にエッチング処理を施すことによって、周辺回路領域ＰＣでは、第３配線Ｍ３を露出するパッド開口部ＰＤＨが形成される。シールリング領域ＳＲでは、シールリングＳＲＭ３を露出するシールリング開口部ＳＲＨ７が形成される。その後、フォトレジストＲＰ９が除去される。
次に、ＴＥＯＳ膜ＴＥ１を覆うように、バリア膜として、チタン膜（膜厚：１０ｎｍ程度）およびチタンナイトライド膜（膜厚：５０ｎｍ程度）（いずれも図示せず）が形成される。次に、図２１に示すように、スパッタ法によって、アルミニウム膜ＭＦ４（膜厚：６００ｎｍ程度）が形成される。
次に、図２２に示すように、所定の写真製版処理を施すことにより、パッド電極およびシールリングを形成するためのフォトレジストＲＰ１０のパターンが形成される。次に、フォトレジストＲＰ１０をエッチングマスクとして、アルミニウム膜ＭＦ４等にエッチング処理を施すことにより、周辺回路領域ＰＣでは、パッド開口部ＰＤＨに、第３配線Ｍ３に電気的に接続されるパッド電極ＰＤが形成される。シールリング領域ＳＲでは、シールリング開口部ＳＲＨ７にシールリングＳＲＰＤが形成される。シールリングＳＲＰＤは、シールリングＳＲＭ３の上面に接触して、画素領域ＰＥおよび周辺回路領域ＰＣを連続的に取り囲む壁のように形成される。その後、フォトレジストＲＰ１０が除去される。
次に、図２３に示すように、パッシベーション膜として、ＴＥＯＳ膜ＴＥ２（膜厚：７５０ｎｍ程度）が形成される。次に、ＴＥＯＳ膜ＴＥ２のうち、画素領域ＰＥに対して相対的に段差が高い、パッド電極ＰＤを覆う部分とシールリングＳＲＰＤを覆う部分とについて、ＴＥＯＳ膜ＴＥ２の段差の位置を低くする処理が行われる。図２４に示すように、所定の写真製版処理を施すことにより、周辺回路領域ＰＣのパッド電極ＰＤを覆うＴＥＯＳ膜ＴＥ２の部分およびシールリング領域ＳＲのシールリングＳＲＰＤを覆うＴＥＯＳ膜ＴＥ２の部分をそれぞれ露出し、他の領域に位置するＴＥＯＳ膜ＴＥ２の部分を覆うフォトレジストＲＰ１１のパターンが形成される。
後述するように、このフォトレジストＲＰ１１のパターンでは、シールリングＳＲＰＤの周辺回路領域ＰＣ側の端部から周辺回路領域ＰＣ側へ約１μｍ程度の領域に位置するＴＥＯＳ膜ＴＥ２の部分が露出する。また、シールリングＳＲＰＤのスクライブ領域ＳＣＲ側の端部からスクライブ領域ＳＣＲ側へ約３μｍ程度の領域に位置するＴＥＯＳ膜ＴＥ２の部分が露出する。次に、フォトレジストＲＰ１１をエッチングマスクとして、ドライエッチング処理を施すことにより、露出したＴＥＯＳ膜ＴＥ２の部分が約５５０ｎｍ程度除去される。ここで、ドライエッチング処理の一例として、たとえば、フッ素系ガス（ＣＨＦ３、Ｃ２Ｆ６）を用いた反応性イオンエッチングがある。その後、フォトレジストＲＰ１１が除去される。
これにより、周辺回路領域ＰＣ（パッド電極ＰＤ）およびシールリング領域ＳＲ（シールリングＳＲＰＤ）のそれぞれに位置するＴＥＯＳ膜ＴＥ２の、画素領域ＰＥに位置するＴＥＯＳ膜ＴＥ２に対する段差が軽減されることになる。また、シールリングＳＲＰＤに対して、周辺回路領域ＰＣ側とスクライブ領域ＳＣＲ側とのそれぞれに、シールリングＳＲＰＤに沿って溝が形成される。スクライブ領域ＳＣＲ側に形成される溝の幅は、周辺回路領域ＰＣ側に形成される溝の幅よりも広くなる。
次に、図２５に示すように、ＴＥＯＳ膜ＴＥ２を覆うように、さらに、ＴＥＯＳ膜ＴＥ３（膜厚：１００ｎｍ程度）が形成される。次に、図２６に示すように、所定の写真製版処理を施すことにより、第２導波路開口部を形成するためのフォトレジストＲＰ１２のパターンが形成される。次に、フォトレジストＲＰ１２をエッチングマスクとしてエッチング処理を施すことにより、画素領域ＰＥに第１導波路ＷＧ１を露出する第２導波路開口部ＷＧＨ２が形成される。
このとき、後述するように、特に、シールリング領域ＳＲに位置するＴＥＯＳ膜ＴＥ２の段差（高さ）が軽減されていることで、このエッチング処理によってフォトレジストＲＰ１２の表面がある程度除去されたとしても、ＴＥＯＳ膜ＴＥ２の表面が露出するのを阻止することができる。第２導波路開口部ＷＧＨ２が形成された後、フォトレジストＲＰ１２が除去される。
次に、図２７に示すように、所定の写真製版処理を施すことにより、パッド電極ＰＤを露出するためのフォトレジストＲＰ１３のパターンが形成される。次に、図２８に示すように、フォトレジストＲＰ１３をエッチングマスクとしてＴＥＯＳ膜ＴＥ３およびＴＥＯＳ膜ＴＥ２にエッチング処理を施すことにより、パッド電極ＰＤの表面が露出する。その後、図２９に示すように、フォトレジストＲＰ１３を除去することにより、第２導波路開口部ＷＧＨ２等が露出する。
次に、図３０に示すように、第２導波路開口部ＷＧＨ２を充填するとともに、ＴＥＯＳ膜ＴＥ３を覆うように、塗布系の絶縁性の埋め込み材料ＦＭが形成される。第２導波路開口部ＷＧＨ２に充填された埋め込み部材ＦＭによって、第１導波路ＷＧ１に繋がる第２導波路ＷＧ２が形成される。
次に、画素領域ＰＥでは、所定の写真製版処理を施すことにより、埋め込み材料ＦＭの上に、カラーフィルタＣＦとダミーカラーフィルタＤＣＦが形成される。次に、そのカラーフィルタＣＦとダミーカラーフィルタＤＣＦを覆うように、第６絶縁膜ＩＦ６が形成される。さらに、画素領域ＰＥでは、第６絶縁膜ＩＦ６の表面に、カラーフィルタＣＦに対応するマイクロレンズＭＬと、ダミーカラーフィルタＤＣＦに対応するダミーマイクロレンズＤＭＬが形成される。また、周辺回路領域ＰＣでは、パッド電極ＰＤの表面を露出する開口部ＨＰが形成される。その後、スクライブ領域ＳＣＲをダイシングすることによって、撮像装置ＩＳの主要部分が完成する。
上述した撮像装置の製造方法では、第２導波路開口部を形成する際のエッチング処理によって、ＴＥＯＳ膜ＴＥ２の表面の荒れを抑制することができる。このことについて、比較例に係る撮像装置と比較しながら説明する。
比較例に係る撮像装置では、まず、パッド電極を覆うＴＥＯＳ膜を形成する工程までは、上述した実施の形態１に係る製造工程と同じ工程であるので、簡単に説明する。なお、比較例に係る参照符号として、実施の形態１に係る部材と対応する部材については、その参照符号の頭に符号「Ｃ」を付した参照符号を用いる。
図３１に示すように、半導体基板ＣＳＵＢに素子分離絶縁膜ＣＥＩを形成することによって、画素領域ＣＰＥ、周辺回路領域ＣＰＣおよびシールリング領域ＣＳＲ等が規定される。次に、画素領域ＣＰＥでは所定の画素素子ＣＤＴＥが形成され、周辺回路領域ＣＰＣではトランジスタＣＰＴ等の素子が形成される。次に、周辺回路領域ＣＰＣではコンタクトプラグＣＰＧが形成され、シールリング領域ＣＳＲではシールリングＣＳＲＰＧが形成される。次に、周辺回路領域ＣＰＣでは第１配線ＣＭ１が形成され、シールリング領域ＣＳＲでは、シールリングＣＳＲＭ１が形成される。
次に、周辺回路領域ＣＰＣでは、ヴィアＣＶ１および第２配線ＣＭ２が形成され、シールリング領域ＣＳＲでは、シールリングＣＳＲＭ２が形成される。次に、周辺回路領域ＣＰＣでは、ヴィアＣＶ２および第３配線ＣＭ３が形成され、シールリング領域ＣＳＲでは、シールリングＣＳＲＭ３が形成される。次に、周辺回路領域ＣＰＣでは、パッド電極ＣＰＤが形成され、シールリング領域ＣＳＲでは、シールリングＣＳＲＰＤが形成される。次に、パッド電極ＣＰＤおよびシールリングＣＳＲＰＤを覆うように、ＴＥＯＳ膜ＣＴＥ２（膜厚：７５０ｎｍ程度）が形成される。
次に、図３２に示すように、所定の写真製版処理を施すことにより、パッド電極ＰＤを覆うＴＥＯＳ膜ＣＴＥ２の部分を露出し、他の領域を覆うフォトレジストＣＲＰ１１のパターンが形成される。次に、フォトレジストＣＲＰ１１をエッチングマスクとして、ドライエッチング処理を施すことにより、露出したＴＥＯＳ膜ＣＴＥ２の部分が約５５０ｎｍ程度除去される。その後、フォトレジストＣＲＰ１１が除去される。
次に、図３３に示すように、ＴＥＯＳ膜ＣＴＥ２を覆うように、さらに、ＴＥＯＳ膜ＣＴＥ３（膜厚：１００ｎｍ程度）が形成される。次に、図３４に示すように、所定の写真製版処理を施すことにより、第２導波路開口部を形成するためのフォトレジストＣＲＰ１２のパターンが形成される。次に、フォトレジストＣＲＰ１２をエッチングマスクとしてエッチング処理を施すことにより、画素領域ＣＰＥに第１導波路ＷＧ１を露出する第２導波路開口部ＣＷＧＨ２が形成される。その後、フォトレジストＣＲＰ１２が除去される。
次に、図３５に示すように、所定の写真製版処理を施すことにより、パッド電極ＰＤを覆うＴＥＯＳ膜ＣＴＥ３の部分と、シールリングＣＳＲＰＤを覆うＴＥＯＳ膜ＣＴＥ３の部分とを露出するフォトレジストＣＲＰ１３のパターンが形成される。次に、図３６に示すように、フォトレジストＣＲＰ１３をエッチングマスクとして露出したＴＥＯＳ膜ＣＴＥ３、ＣＴＥ２にエッチング処理を施すことにより、周辺回路領域ＣＰＣではパッド電極ＰＤの表面が露出する。その後、図３７に示すように、フォトレジストＣＲＰ１３を除去することにより、画素領域ＣＰＥでは、第２導波路開口部ＣＷＧＨ２等が露出する。
次に、図３８に示すように、第２導波路開口部ＣＷＧＨ２を充填するとともに、ＴＥＯＳ膜ＴＥ３を覆うように、塗布系の絶縁性の埋め込み材料ＣＦＭが形成される。第２導波路開口部ＣＷＧＨ２に充填された埋め込み部材ＣＦＭによって、第１導波路ＣＷＧ１に繋がる第２導波路ＣＷＧ２が形成される。
次に、画素領域ＣＰＥでは、埋め込み材料ＣＦＭの上に、カラーフィルタＣＣＦとダミーカラーフィルタＣＤＣＦが形成され、そのカラーフィルタＣＣＦとダミーカラーフィルタＣＤＣＦを覆うように、絶縁膜ＣＩＦ６が形成される。さらに、画素領域ＣＰＥでは、絶縁膜ＣＩＦ６の表面に、カラーフィルタＣＣＦに対応するマイクロレンズＣＭＬと、ダミーカラーフィルタＣＤＣＦに対応するダミーマイクロレンズＣＤＭＬが形成される。また、周辺回路領域ＣＰＣでは、パッド電極ＣＰＤの表面を露出する開口部ＣＨＰが形成される。その後、スクライブ領域ＣＳＣＲをダイシングすることによって、比較例に係る撮像装置ＣＩＳの主要部分が完成する。
比較例に係る撮像装置ＣＩＳでは、第２導波路開口部を形成する前に、画素領域ＣＰＥに対する周辺回路領域ＣＰＣの段差を軽減するために、図３２に示す工程において、パッド電極ＣＰＤを覆うＴＥＯＳ膜ＣＴＥ２にエッチング処理が施される。このとき、シールリング領域ＣＳＲはフォトレジストＣＲＰ１１によって覆われた状態でエッチング処理が施されるため、画素領域ＣＰＥに対するシールリング領域ＣＳＲの段差は軽減されないことになる。
このため、第２導波路開口部ＣＷＧＨ２を形成するためのフォトレジストＣＲＰ１２が形成された状態では、図３９の点線枠ＣＥＲに示すように、シールリングＣＳＲＰＤの直上に位置するＴＥＯＳ膜ＴＥ３を覆うフォトレジストＣＲＰ１２の部分の厚さが、他の部分に比べて薄くなってしまう。フォトレジストＣＲＰ１２をエッチングマスクとしてエッチング処理を施す際には、ＴＥＯＳ膜ＣＴＥ３等のエッチングに伴って、フォトレジストＣＲＰ１２の表面もエッチングされることになる。
そうすると、フォトレジストＣＲＰ１２の厚さが比較的薄いシールリング領域ＣＳＲでは、フォトレジストＣＲＰ１２が除去されてＴＥＯＳ膜ＣＴＥ３の表面が露出し、その露出したＴＥＯＳ膜ＣＴＥ３の表面にエッチング処理が施されて、ＴＥＯＳ膜ＣＴＥ３の表面が荒れてしまうという問題があった。ＴＥＯＳ膜ＣＴＥ３の表面が荒れることでＴＥＯＳ膜自身の異物が発生し、その発生した異物が撮像装置の歩留まりを下げる要因の一つになった。
また、ＴＥＯＳ膜ＣＴＥ３の表面が荒れることで、次のような問題点も想定される。フォトレジストＣＲＰ１２２を除去する際に、ＴＥＯＳ膜ＣＴＥ３の表面が荒れていることで、エッチング処理に伴って生成した反応生成物を十分に除去することができず、汚染の要因になることが想定される。
さらに、ＴＥＯＳ膜ＣＴＥ３の表面が荒れることで、パッド電極ＣＰＤを露出するフォトレジストＣＲＰ１３のパターンを形成する際（図３６参照）に、フォトレジストを均一に塗布することができず、所望のフォトレジストＣＲＰ１３のパターンを形成することができないことが想定される。
しかも、そのようなフォトレジストＣＲＰ１３をエッチングマスクとして、シールリング領域ＣＳＲに位置する、表面が荒れたＴＥＯＳ膜ＣＴＥ３等にエッチング処理を施すことで、残されるＴＥＯＳ膜ＣＴＥ３、ＣＴＥ２の膜厚も不均一になり、場所によってはシールリングＣＳＲＰＤが露出してエッチングされてしまうことが想定される。アルミニウム膜等から形成されたシールリングＣＳＲＰＤがエッチングされると、耐湿性に影響を与え、撮像装置の信頼性を劣化させてしまうことが想定される。
さらに、ＴＥＯＳ膜ＣＴＥ３の表面が荒れていることで、埋め込み部材ＣＦＭの十分な平坦性を確保することができず、カラーフィルタやマイクロレンズの形成にも悪影響を与えることが想定される。上述したＴＥＯＳ膜ＣＴＥ２の表面荒れの問題点と、表面荒れに起因して想定される問題点とは、撮像装置ＣＩＳにおいて、本発明者によって初めて明らかにされた。
比較例に係る撮像装置に対して、実施の形態１に係る撮像装置では、画素領域ＰＥに対する周辺回路領域ＰＣの段差を軽減する際に、シールリング領域ＳＲの段差も軽減される。図２４に示すように、周辺回路領域ＰＣのパッド電極ＰＤを覆うＴＥＯＳ膜ＴＥ２の部分を露出するとともに、シールリング領域ＳＲのシールリングＳＲＰＤを覆うＴＥＯＳ膜ＴＥ２の部分を露出するフォトレジストＲＰ１１をエッチングマスクとして、露出したＴＥＯＳ膜ＴＥ２の部分にドライエッチング処理が施される。
これにより、画素領域ＰＥに対するシールリング領域ＳＲの段差は、画素領域ＰＥに対する周辺回路領域ＰＣの段差と同程度の段差になる。シールリング領域ＳＲの段差と周辺回路領域ＰＣの段差とが同程度になることで、図４０に示すように、第２導波路開口部を形成するためのフォトレジストＲＰ１２では、シールリング領域ＳＲに位置する部分の厚さ（矢印参照）は、周辺回路領域ＰＣに位置する部分の厚さと同程度の十分な厚さになる。
このため、フォトレジストＲＰ１２をエッチングマスクとしてエッチング処理を施す際に、ＴＥＯＳ膜ＴＥ３等のエッチングに伴って、フォトレジストＲＰ１２の表面がエッチングされたとしても、シールリングＳＲＰＤを覆うＴＥＯＳ膜ＴＥ３が露出してＴＥＯＳ膜ＴＥ３の表面が荒れるのを阻止することができる。
その結果、ＴＥＯＳ膜自身の異物が発生するのを防止することができ、撮像装置ＩＳの歩留まり向上に寄与することができる。また、ＴＥＯＳ膜ＴＥ３の表面の荒れが阻止されることで、上述した表面荒れに起因する想定される種々の問題点を解消（回避）することができる。
そのＴＥＯＳ膜ＴＥ２の表面荒れを阻止するために形成されるフォトレジストＲＰ１１のパターンでは、図４１に示すように、シールリングＳＲＰＤの周辺回路領域ＰＣ側の端部から周辺回路領域ＰＣ側へ長さＬ１（約１μｍ程度）の領域（領域Ａ）に位置するＴＥＯＳ膜ＴＥ２の部分が露出する。一方、シールリングＳＲＰＤのスクライブ領域ＳＣＲ側の端部からスクライブ領域ＳＣＲ側へ長さＬ２（約３μｍ程度）の領域（領域Ｂ）に位置するＴＥＯＳ膜ＴＥ２の部分が露出する。
これにより、フォトレジストＲＰ１１をエッチングマスクとしてドライエッチング処理を施した後では、領域Ａに対応する、シールリングＳＲＰＤの外側側方の領域には、シールリングＳＲＰＤに沿って凹部ＨＳが形成される。一方、領域Ｂに対応する、シールリングＳＲＰＤの内側側方の領域には、シールリングＳＲＰＤに沿って凹部ＨＴが形成される。しかも、凹部ＨＳと凹部ＨＴとは、凹部ＨＳの幅が凹部ＨＴの幅よりも広くなるように形成される。
このような凹部ＨＳおよび凹部ＨＴが形成された後、埋め込み部材ＦＭが形成される前の、比較的薄いＴＥＯＳ膜ＴＥ３（膜厚：１００ｎｍ程度）が形成された状態では、ＴＥＯＳ膜ＴＥ３の表面における所定の位置の高さの関係は、以下のような関係になる。図４２に示すように、シールリングＳＲＰＤの直上に位置するＴＥＯＳ膜ＴＥ３の表面の位置を第１位置Ｐ１とする。凹部ＨＳに位置するＴＥＯＳ膜ＴＥ３の表面の位置を第２位置Ｐ２とする。凹部ＨＳからシールリング領域ＳＲの外側へ離れる方向に位置するＴＥＯＳ膜ＴＥ３の表面の位置を第３位置Ｐ３とする。そうすると、第２位置Ｐ２の高さは第１位置Ｐ１の高さよりも低くなる。第３位置Ｐ３の高さは、第１位置Ｐ１の高さよりも低く、第２位置Ｐ２の高さよりも高くなる。なお、この高さの関係は、ドライエッチング処理が施されたＴＥＯＳ膜ＴＥ２についても、同様である。
これにより、ＴＥＯＳ膜ＴＥ３を覆うように埋め込み材料ＦＭ等が形成されて完成した撮像装置ＩＳにおける、ＴＥＯＳ膜ＴＥ３と埋め込み材料ＦＭとの界面では、第２位置Ｐ２に対応する界面Ｋ２の高さは、第１位置Ｐ１に対応する界面Ｋ１の高さよりも低くなる。第３位置Ｐ３に対応する界面Ｋ３の高さは、界面Ｋ１の高さよりも低く、界面Ｋ２の高さよりも高くなる。なお、図２または図４２に示されたスクライブ領域ＳＣＲは、ダイシングされて残されたスクライブ領域ＳＣＲの部分を示しているため、第３位置Ｐ３（界面Ｋ３）は、チップとしての撮像装置ＩＳの端部近傍に対応する位置になる。
また、上述した撮像装置では、画素領域ＰＥに対する周辺回路領域ＰＣの段差とシールリング領域ＳＲの段差との双方の段差を軽減するために、図２４に示すように、パッド電極ＰＤを覆うＴＥＯＳ膜ＴＥ２の部分と、シールリングＳＲＰＤを覆うＴＥＯＳ膜ＴＥ２の部分とに、同時にドライエッチング処理が施される。このため、パッド電極ＰＤの上面上に残されるＴＥＯＳ膜ＴＥ２の部分の厚さと、シールリングＳＲＰＤの上面上に残されるＴＥＯＳ膜ＴＥ２の部分の厚さとが、実質的に同じ厚さとなる。
これにより、図４２に示すように、ＴＥＯＳ膜ＴＥ３が形成された後では、パッド電極ＰＤの上面上に位置するＴＥＯＳ膜ＴＥ２、ＴＥ３（絶縁膜）の部分の厚さＴＰと、シールリングＳＲＰＤの上面上に位置するＴＥＯＳ膜ＴＥ２、ＴＥ３（絶縁膜）の部分の厚さＴＳとが、実質的に同じ厚さとなる。ここで、同じ厚さとは、全く同じ厚さであることを意図するものではなく、半導体基板の面内における成膜やドライエッチング等のばらつきなど、製造上のばらつきを含むことを意図するものである。
（変形例）
上述した撮像装置ＩＳでは、第２導波路開口部ＷＧＨ２に第２導波路ＷＧ２が形成され、その第２導波路ＷＧ２の上にカラーフィルタＣＦとマイクロレンズＭＬが形成される場合について説明した。ここでは、その変形例に係る撮像装置として、第２導波路開口部にカラーフィルタが形成される場合について説明する。
図４〜図２９に示す工程と同様の工程を経て第２導波路開口部ＷＧＨ２が形成された後、図４３に示すように、所定の写真製版処理を施すことにより、複数の第２導波路開口部ＷＧＨ２のそれぞれに所定の色のカラーフィルタＣＦが形成される。次に、複数のカラーフィルタＣＦのそれぞれの上にマイクロレンズＭＬが形成される。その後、スクライブ領域ＳＣＲをダイシングすることによって、変形例に係る撮像装置ＩＳの主要部分が完成する。
変形例に係る撮像装置ＩＳでは、第２導波路開口部ＷＧＨ２が形成されるまでは、上述した撮像装置ＩＳと同じ工程を経て形成される。このため、上述した撮像装置ＩＳと同様に、ＴＥＯＳ膜ＴＥ３の表面荒れを阻止することができ、また、表面荒れに起因する想定される種々の問題点を解消（回避）することができる。
さらに、変形例に係る撮像装置ＩＳでは、シールリング領域ＳＲおよびスクライブ領域ＳＣＲに位置するＴＥＯＳ膜のＴＥ３の表面（上面）の高さの関係も、上述した撮像装置ＩＳと同様であり、第２位置Ｐ２の高さは第１位置Ｐ１の高さよりも低くなり、第３位置Ｐ３の高さは、第１位置Ｐ１の高さよりも低く、第２位置Ｐ２の高さよりも高くなる。
また、パッド電極ＰＤの上面上に位置するＴＥＯＳ膜ＴＥ２、ＴＥ３（絶縁膜）の部分の厚さＴＰと、シールリングＳＲＰＤの上面上に位置するＴＥＯＳ膜ＴＥ２、ＴＥ３（絶縁膜）の部分の厚さＴＳとが、実質的に同じ厚さとなる。
実施の形態２
実施の形態１では、ドライエッチング処理によって、周辺回路領域ＰＣの段差とシールリング領域ＳＲの段差とを低減する場合について説明した。ここでは、ウェットエッチング処理によって、周辺回路領域ＰＣの段差とシールリング領域ＳＲの段差とを低減する場合について説明する。
前述した図４〜図２３に示す工程と同様の工程を経て、図４４に示すように、パッド電極ＰＤおよびシールリングＳＲＰＤ等を覆うように、ＴＥＯＳ膜ＴＥ２（膜厚：７５０ｎｍ程度）が形成される。次に、図４５に示すように、所定の写真製版処理を施すことにより、周辺回路領域ＰＣのパッド電極ＰＤを覆うＴＥＯＳ膜ＴＥ２の部分およびシールリング領域ＳＲのシールリングＳＲＰＤを覆うＴＥＯＳ膜ＴＥ２の部分をそれぞれ露出し、他の領域に位置するＴＥＯＳ膜ＴＥ２の部分を覆うフォトレジストＲＰ１１のパターンが形成される。
次に、フォトレジストＲＰ１１をエッチングマスクとして、ウェットエッチング処理を施すことにより、露出したＴＥＯＳ膜ＴＥ２の部分が約５５０ｎｍ程度除去される。ここで、ウェットエッチング処理の薬液として、たとえば、バッファードフッ酸（ＢＨＦ）や希フッ酸等が用いられる。ウェットエッチング処理では、薬液により、ＴＥＯＳ膜ＴＥ２が等方的にエッチングされる。
また、薬液が、フォトレジストＲＰ１１とＴＥＯＳ膜ＴＥ２との界面に浸み込むことで、界面に沿って位置するＴＥＯＳ膜ＴＥ２の部分のエッチングがより進行する。これにより、ウェットエッチング処理後のＴＥＯＳ膜ＴＥ２の表面は、ドライエッチング処理後のＴＥＯＳ膜ＴＥ２の表面よりも、よりなだらかになる。その後、フォトレジストＲＰ１１が除去される。
次に、図４６に示すように、ＴＥＯＳ膜ＴＥ２を覆うように、さらに、ＴＥＯＳ膜ＴＥ３（膜厚：１００ｎｍ程度）が形成される。次に、図４７に示すように、所定の写真製版処理を施すことにより、第２導波路開口部を形成するためのフォトレジストＲＰ１２のパターンが形成される。次に、フォトレジストＲＰ１２をエッチングマスクとしてエッチング処理を施すことにより、画素領域ＰＥに第１導波路ＷＧ１を露出する第２導波路開口部ＷＧＨ２が形成される。その後、フォトレジストＲＰ１２が除去される。
次に、図４８に示すように、所定の写真製版処理を施すことにより、パッド電極ＰＤを露出するためのフォトレジストＲＰ１３のパターンが形成される。次に、図４９に示すように、フォトレジストＲＰ１３をエッチングマスクとしてＴＥＯＳ膜ＴＥ３、ＴＥ２にエッチング処理を施すことにより、パッド電極ＰＤの表面が露出する。その後、図５０に示すように、フォトレジストＲＰ１３を除去することにより、第２導波路開口部ＷＧＨ２等が露出する。
次に、図５１に示すように、第２導波路開口部ＷＧＨ２を充填するとともに、ＴＥＯＳ膜ＴＥ３を覆うように、塗布系の絶縁性の埋め込み材料ＦＭが形成される。第２導波路開口部ＷＧＨ２に充填された埋め込み部材ＦＭによって、第１導波路ＷＧ１に繋がる第２導波路ＷＧ２が形成される。
次に、画素領域ＰＥでは、所定の写真製版処理を施すことにより、埋め込み材料ＦＭの上に、カラーフィルタＣＦとダミーカラーフィルタＤＣＦが形成される。次に、そのカラーフィルタＣＦとダミーカラーフィルタＤＣＦを覆うように、第６絶縁膜ＩＦ６が形成される。さらに、画素領域ＰＥでは、第６絶縁膜ＩＦ６の表面に、カラーフィルタＣＦに対応するマイクロレンズＭＬと、ダミーカラーフィルタＤＣＦに対応するダミーマイクロレンズＤＭＬが形成される。また、周辺回路領域ＰＣでは、パッド電極ＰＤの表面を露出する開口部ＨＰが形成される。その後、スクライブ領域ＳＣＲをダイシングすることによって、撮像装置ＩＳの主要部分が完成する。
上述した実施の形態に係る撮像装置では、画素領域ＰＥに対する周辺回路領域ＰＣの段差を軽減する際に、図４５に示すように、周辺回路領域ＰＣのパッド電極ＰＤを覆うＴＥＯＳ膜ＴＥ２の部分を露出するとともに、シールリング領域ＳＲのシールリングＳＲＰＤを覆うＴＥＯＳ膜ＴＥ２の部分を露出するフォトレジストＲＰ１１をエッチングマスクとして、ウェットエッチング処理が施される。
これにより、画素領域ＰＥに対するシールリング領域ＳＲの段差は、画素領域ＰＥに対する周辺回路領域ＰＣの段差と同程度の段差になる。シールリング領域ＳＲの段差と周辺回路領域ＰＣの段差とが同程度になることで、図５２に示すように、第２導波路開口部を形成するためのフォトレジストＲＰ１２では、シールリング領域ＳＲに位置する部分の厚さは、周辺回路領域ＰＣに位置する部分の厚さと同程度の十分な厚さになる。
このため、フォトレジストＲＰ１２をエッチングマスクとしてエッチング処理を施す際に、ＴＥＯＳ膜ＴＥ３等のエッチングに伴って、フォトレジストＲＰ１２の表面がエッチングされたとしても、シールリングＳＲＰＤを覆うＴＥＯＳ膜ＴＥ３が露出してＴＥＯＳ膜ＴＥ３の表面が荒れるのを阻止することができる。
その結果、実施の形態１において説明したように、ＴＥＯＳ膜自身の異物が発生するのを防止することができ、撮像装置ＩＳの歩留まり向上に寄与することができる。また、ＴＥＯＳ膜ＴＥ３の表面の荒れが阻止されることで、前述した表面荒れに起因する想定される種々の問題点を解消（回避）することができる。
しかも、上述した撮像装置の製造方法では、フォトレジストＲＰ１１をエッチングマスクとして、露出したＴＥＯＳ膜ＴＥ２の部分にウェットエッチング処理が施される。このため、エッチングが等方的に進行するとともに、フォトレジストＲＰ１１とＴＥＯＳ膜ＴＥ２との界面に沿って位置するＴＥＯＳ膜ＴＥ２の部分のエッチングがより進行する。これにより、ウェットエッチング処理後のＴＥＯＳ膜ＴＥ２の表面は、ドライエッチング処理後の場合の段差の急峻さが解消されて、よりなだらかになる。その結果、埋め込み部材ＣＦＭ等の平坦性をさらに向上させることができ、カラーフィルタＣＦやマイクロレンズＭＬを良好に形成することができる。
また、実施の形態１において説明したのと同様に、フォトレジストＲＰ１１のパターンでは、図５３に示すように、シールリングＳＲＰＤの周辺回路領域ＰＣ側の端部から周辺回路領域ＰＣ側へ長さＬ１（約１μｍ程度）の領域（領域Ａ）に位置するＴＥＯＳ膜ＴＥ２の部分が露出する。一方、シールリングＳＲＰＤのスクライブ領域ＳＣＲ側の端部からスクライブ領域ＳＣＲ側へ長さＬ２（約３μｍ程度）の領域（領域Ｂ）に位置するＴＥＯＳ膜ＴＥ２の部分が露出する。
これにより、フォトレジストＲＰ１１をエッチングマスクとしてウェットエッチング処理を施した後では、領域Ａに対応する、シールリングＳＲＰＤの外側側方の領域には、シールリングＳＲＰＤに沿って凹部ＨＳが形成される。一方、領域Ｂに対応する、シールリングＳＲＰＤの内側側方の領域には、シールリングＳＲＰＤに沿って凹部ＨＴが形成される。しかも、薬液による等方性エッチングと、フォトレジストＲＰ１１とＴＥＯＳ膜ＴＥ２との界面からのエッチングによって、凹部ＨＳおよび凹部ＨＴのそれぞれの幅は、ドライエッチング処理によって形成される凹部ＨＳおよび凹部ＨＴのそれぞれ幅よりも長くなる。
このようななだらかな凹部ＨＳおよび凹部ＨＴが形成された後、埋め込み部材ＦＭが形成される前の、比較的薄いＴＥＯＳ膜ＴＥ３（膜厚：１００ｎｍ程度）が形成された状態では、ＴＥＯＳ膜ＴＥ３の表面における所定の位置の高さの関係は、実施の形態１の撮像装置の場合と同様の関係になる。まず、シールリングＳＲＰＤの直上に位置するＴＥＯＳ膜ＴＥ３の表面の位置を第１位置Ｐ１とする。凹部ＨＳに位置するＴＥＯＳ膜ＴＥ３の表面の位置を第２位置Ｐ２とする。凹部ＨＳからシールリング領域ＳＲの外側へ離れる方向に位置するＴＥＯＳ膜ＴＥ３の表面の位置を第３位置Ｐ３とする。そうすると、第２位置Ｐ２の高さは第１位置Ｐ１の高さよりも低くなる。第３位置Ｐ３の高さは、第１位置Ｐ１の高さよりも低く、第２位置Ｐ２の高さよりも高くなる。なお、この高さの関係は、ウェットエッチング処理が施されたＴＥＯＳ膜ＴＥ２についても、同様である。
これにより、図５４に示すように、ＴＥＯＳ膜ＴＥ３を覆うように埋め込み材料ＦＭ等が形成されて完成した撮像装置ＩＳにおける、ＴＥＯＳ膜ＴＥ３と埋め込み材料ＦＭとの界面では、第２位置Ｐ２に対応する界面Ｋ２の高さは、第１位置Ｐ１に対応する界面Ｋ１の高さよりも低くなる。第３位置Ｐ３に対応する界面Ｋ３の高さは、界面Ｋ１の高さよりも低く、界面Ｋ２の高さよりも高くなる。なお、実施の形態１において述べたように、第３位置Ｐ３（界面Ｋ３）は、チップとしての撮像装置ＩＳの端部近傍に対応する位置になる。
また、上述した撮像装置では、画素領域ＰＥに対する周辺回路領域ＰＣの段差とシールリング領域ＳＲの段差との双方の段差を軽減するために、図４７に示すように、パッド電極ＰＤを覆うＴＥＯＳ膜ＴＥ２の部分と、シールリングＳＲＰＤを覆うＴＥＯＳ膜ＴＥ２の部分とに、同時にウェットエッチング処理が施される。このため、パッド電極ＰＤの上面上に残されるＴＥＯＳ膜ＴＥ２の部分の厚さと、シールリングＳＲＰＤの上面上に残されるＴＥＯＳ膜ＴＥ２の部分の厚さとが、実質的に同じ厚さとなる。
これにより、図５４に示すように、ＴＥＯＳ膜ＴＥ３が形成された後では、パッド電極ＰＤの上面上に位置するＴＥＯＳ膜ＴＥ２、ＴＥ３（絶縁膜）の部分の厚さＴＰと、シールリングＳＲＰＤの上面上に位置するＴＥＯＳ膜ＴＥ２、ＴＥ３（絶縁膜）の部分の厚さＴＳとが、実質的に同じ厚さとなる。ここで、同じ厚さとは、実施の形態１の場合と同様に、全く同じ厚さであることを意図するものではなく、半導体基板の面内における成膜やウェットエッチング等のばらつきなど、製造上のばらつきを含むことを意図するものである。
（変形例）
上述した撮像装置ＩＳでは、第２導波路開口部ＷＧＨ２に第２導波路ＷＧ２が形成され、その第２導波路ＷＧ２の上にカラーフィルタＣＦとマイクロレンズＭＬが形成される場合について説明した。ここでは、その変形例に係る撮像装置として、第２導波路開口部にカラーフィルタが形成される場合について説明する。
図４〜図２２および図４４〜図５０に示す工程と同様の工程を経て第２導波路開口部ＷＧＨ２が形成された後、図５５に示すように、所定の写真製版処理を施すことにより、複数の第２導波路開口部ＷＧＨ２のそれぞれに所定の色のカラーフィルタＣＦが形成される。次に、複数のカラーフィルタＣＦのそれぞれの上にマイクロレンズＭＬが形成される。その後、スクライブ領域ＳＣＲをダイシングすることによって、変形例に係る撮像装置ＩＳの主要部分が完成する。
変形例に係る撮像装置ＩＳでは、第２導波路開口部ＷＧＨ２が形成されるまでは、上述した撮像装置ＩＳと同じ工程を経て形成される。このため、上述した撮像装置ＩＳと同様に、ＴＥＯＳ膜ＴＥ３の表面荒れを阻止することができ、また、表面荒れに起因する想定される種々の問題点を解消（回避）することができる。
さらに、変形例に係る撮像装置ＩＳでは、シールリング領域ＳＲおよびスクライブ領域ＳＣＲに位置するＴＥＯＳ膜のＴＥ３の表面（上面）の高さの関係も、上述した撮像装置ＩＳと同様であり、第２位置Ｐ２の高さは第１位置Ｐ１の高さよりも低くなり、第３位置Ｐ３の高さは、第１位置Ｐ１の高さよりも低く、第２位置Ｐ２の高さよりも高くなる。
また、パッド電極ＰＤの上面上に位置するＴＥＯＳ膜ＴＥ２、ＴＥ３（絶縁膜）の部分の厚さＴＰと、シールリングＳＲＰＤの上面上に位置するＴＥＯＳ膜ＴＥ２、ＴＥ３（絶縁膜）の部分の厚さＴＳとが、実質的に同じ厚さとなる。
なお、上述した各実施の形態に係る撮像装置の製造方法において示した膜厚等の数値は一例であって、これらの数値に限定されるものではない。また、周辺回路領域ＰＣの段差とシールリング領域ＳＲの段差とを低減する手法として、実施の形態１では、ドライエッチング処理について説明し、実施の形態２では、ウェットエッチング処理について説明したが、必要に応じて、適宜、ドライエッチング処理とウェットエッチング処理とを組み合わせてもよい。
さらに、シールリングとして、三重構造のシールリングを例に挙げた。シールリングとしては、外部からの水分を遮断させることができれば、三重構造に限られるものではなく、たとえば、二重構造のシールリングや、二重構造のシールリングを一つの束として、複数の束からなるシールリング等であってもよい。また、単数構造のシールリングであってもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＩＳ 撮像装置、ＳＵＢ 半導体基板、ＥＩ 素子分離絶縁膜、ＰＥ 画素領域、ＤＴＥ 画素素子、ＰＣ 周辺回路領域、ＰＴ トランジスタ、ＳＲ シールリング領域、ＳＣＲ スクライブ領域、ＩＦ１ 第１絶縁膜、ＰＧＨ 開口部、ＳＲＨ１ シールリング開口部、ＰＧ コンタクトプラグ、ＳＲＰＧ シールリング、ＩＦ２ 第２絶縁膜、Ｍ１Ｈ 配線溝、ＳＲＨ２ シールリング開口部、ＭＦ１ 銅膜、Ｍ１ 第１配線、ＳＲＭ１ シールリング、ＩＦ３ 第３絶縁膜、Ｖ１Ｈ 開口部、ＳＲＨ３ シールリング開口部、Ｍ２Ｈ 配線溝、ＳＲＨ４ シールリング開口部、ＭＦ２ 銅膜、Ｍ２ 第２配線、Ｖ１ ヴィア、ＳＲＭ２ シールリング、ＩＦ４ 第４絶縁膜、Ｖ２Ｈ 開口部、ＳＲＨ５ シールリング開口部、Ｍ３Ｈ 配線溝、ＳＲＨ６ シールリング開口部、ＭＦ３ 銅膜、Ｍ３ 第３配線、Ｖ２ ヴィア、ＳＲＭ３ シールリング、ＩＦ５ 第５絶縁膜、ＰＥＨ 画素開口部、ＷＧＨ１ 第１導波路開口部、ＳＮ１ シリコン窒化膜、ＳＮ２、ＳＮ３ シリコン窒化膜、ＳＮ シリコン窒化膜、ＷＧ１ 第１導波路、ＴＥ１ ＴＥＯＳ膜、ＰＤＨ パッド開口部、ＳＲＨ７ シールリング開口部、ＭＦ４ アルミニウム膜、ＰＤ パッド電極、ＳＲＰＤ シールリング、ＴＥ２ ＴＥＯＳ膜、ＴＥ３ ＴＥＯＳ膜、ＷＧＨ２ 第２導波路開口部、ＷＧ２ 第２導波路、ＦＭ 埋め込み部材、ＣＦ カラーフィルタ、ＤＣＦ ダミーカラーフィルタ、ＭＬ マイクレンズ、ＤＭＬ ダミーマイクロレンズ、ＩＦ６ 第６絶縁膜、ＬＮ１ 第１キャップ膜、ＬＮ２ 第２キャップ膜、ＨＰ 開口部、ＨＴ、ＨＳ 凹部、Ｐ１、Ｐ２、Ｐ３ 位置、Ｋ１、Ｋ２、Ｋ３ 界面、ＲＰ１、ＲＰ２、ＲＰ３、ＲＰ４、ＲＰ５、ＲＰ６、ＲＰ７、ＲＰ８、ＲＰ９、ＲＰ１０、ＲＰ１１、ＲＰ１２、ＲＰ１３ フォトレジスト。

Claims (8)

  1. 導波路を備えた撮像装置であって、
    半導体基板にそれぞれ規定された、画素領域、周辺回路領域、ならびに、前記画素領域および前記周辺回路領域を連続的に取り囲むシールリング領域と、
    前記画素領域に位置する部分の厚さが、前記シールリング領域に位置する部分の厚さよりも薄くなる態様で、前記画素領域および前記シールリング領域を覆うように形成された層間絶縁膜と、
    前記シールリング領域に位置する前記層間絶縁膜を貫通するように形成されたシールリングと、
    前記シールリングを覆う部分の厚さが、前記画素領域を覆う部分の厚さよりも薄くなる態様で、前記画素領域および前記シールリング領域を覆うように形成された絶縁膜と、
    前記画素領域に位置する前記絶縁膜を貫通するように形成された前記導波路と
    を備え、
    前記絶縁膜では、前記シールリングの外側側方に位置する領域に前記シールリングに沿って第１凹部が形成され、
    前記シールリングの直上に位置する前記絶縁膜の表面の位置を第１位置、前記第１凹部に位置する前記絶縁膜の表面の位置を第２位置、前記第１凹部から前記シールリング領域の外側へ離れる方向に位置する前記絶縁膜の表面の位置を第３位置とすると、
    前記第２位置の高さは前記第１位置の高さよりも低く、
    前記第３位置の高さは、前記第１位置の高さより低く、前記第２位置の高さよりも高い、撮像装置。
  2. 前記絶縁膜では、前記シールリングの内側側方に位置する領域に前記シールリングに沿って第２凹部が形成され、
    前記第１凹部の幅は前記第２凹部の幅よりも広い、請求項１記載の撮像装置。
  3. 前記周辺回路領域では、パッド電極が形成され、
    前記絶縁膜は、前記パッド電極を覆う部分を含み、
    前記パッド電極の直上に位置する前記絶縁膜の部分の厚さと、前記シールリングの前記直上に位置する前記絶縁膜の部分の厚さとは同じである、請求項１または２に記載の撮像装置。
  4. 導波路を備えた撮像装置の製造方法であって、
    半導体基板において、画素領域、周辺回路領域、ならびに、前記画素領域および前記周辺回路領域を連続的に取り囲むシールリング領域を規定する工程と、
    層間絶縁膜と導電膜とを順次形成してそれぞれパターニングすることにより、前記画素領域に位置する前記層間絶縁膜の厚さを、前記周辺回路領域および前記シールリング領域に位置する前記層間絶縁膜の厚さよりも薄くして前記画素領域を低背化し、前記周辺回路領域に配線構造およびパッド電極を形成し、前記シールリング領域にシールリングを形成する工程と、
    低背化された前記画素領域、前記パッド電極および前記シールリングを覆うように、前記半導体基板上に絶縁膜を形成する工程と、
    前記パッド電極の直上に位置する前記絶縁膜の第１領域、および、前記シールリングの直上に位置する前記絶縁膜の直上部分を含む第２領域を露出する第１フォトレジストのパターンを形成する工程と、
    前記第１フォトレジストをエッチングマスクとして、露出した前記絶縁膜の前記第１領域および前記第２領域にエッチング処理を施す工程と、
    前記第１フォトレジストを除去した後、前記絶縁膜の前記第１領域および前記第２領域を含む領域を覆い、前記画素領域に位置する前記絶縁膜の第３領域を露出する第２フォトレジストのパターンを形成する工程と、
    前記第２フォトレジストをエッチングマスクとして、露出した前記絶縁膜の前記第３領域にエッチング処理を施すことにより、前記画素領域に導波路開口部を形成する工程と
    を備えた、撮像装置の製造方法。
  5. 前記第１フォトレジストのパターンを形成する工程では、前記絶縁膜の前記第２領域として、前記絶縁膜の前記直上部分から前記シールリングの外側側方に位置する外側側方部分に至る領域を露出し、
    前記絶縁膜の前記第２領域にエッチング処理を施す工程では、
    前記外側側方部分がエッチングされることで前記絶縁膜に第１凹部が形成され、
    前記絶縁膜の前記直上部分に位置する表面の位置を第１位置、前記第１凹部に位置する前記絶縁膜の表面の位置を第２位置、前記第１凹部から前記シールリング領域の外側へ離れる方向に位置する前記絶縁膜の表面の位置を第３位置とすると、
    前記第２位置の高さは前記第１位置の高さよりも低く、前記第３位置の高さは、前記第１位置の高さよりも低く、前記第２位置の高さよりも高くなる、請求項４記載の撮像装置の製造方法。
  6. 前記第１フォトレジストのパターンを形成する工程では、前記絶縁膜の前記第２領域として、前記絶縁膜の前記直上部分から前記シールリングの内側側方に位置する内側側方部分に至る領域を露出し、
    前記絶縁膜の前記第２領域にエッチング処理を施す工程では、
    前記内側側方部分がエッチングされることで前記絶縁膜に第２凹部が形成され、
    前記第１凹部と前記第２凹部は、前記第１凹部の幅が前記第２凹部の幅よりも広くなるように形成される、請求項５記載の撮像装置の製造方法。
  7. 前記絶縁膜の前記第２領域にエッチング処理を施す工程では、ドライエッチング処理が施される、請求項４〜６のいずれかに記載の撮像装置の製造方法。
  8. 前記絶縁膜の前記第２領域にエッチング処理を施す工程では、ウェットエッチング処理が施される、請求項４〜６のいずれかに記載の撮像装置の製造方法。
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