JP2015092521A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2015092521A
JP2015092521A JP2013231655A JP2013231655A JP2015092521A JP 2015092521 A JP2015092521 A JP 2015092521A JP 2013231655 A JP2013231655 A JP 2013231655A JP 2013231655 A JP2013231655 A JP 2013231655A JP 2015092521 A JP2015092521 A JP 2015092521A
Authority
JP
Japan
Prior art keywords
film
semiconductor device
insulating film
region
color filter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013231655A
Other languages
English (en)
Other versions
JP6262496B2 (ja
Inventor
川村　武志
Takeshi Kawamura
武志 川村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2013231655A priority Critical patent/JP6262496B2/ja
Priority to TW103136193A priority patent/TWI637498B/zh
Priority to KR1020140152636A priority patent/KR20150053707A/ko
Priority to CN201410643163.1A priority patent/CN104637965A/zh
Priority to US14/536,589 priority patent/US20150130007A1/en
Publication of JP2015092521A publication Critical patent/JP2015092521A/ja
Application granted granted Critical
Publication of JP6262496B2 publication Critical patent/JP6262496B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14623—Optical shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14685—Process for coatings or optical elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Optical Filters (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

【課題】撮像素子を構成する画素において混色が発生することを防ぐことで、半導体装置の性能を向上させる。
【解決手段】隣り合う画素同士の間の領域であって、各画素のカラーフィルタＣＦを形成する領域を分離する領域に、カラーフィルタＣＦよりも屈折率が小さい絶縁膜Ｓ１と、絶縁膜Ｓ１の側壁を覆うように形成された、カラーフィルタＣＦよりも屈折率が大きい絶縁膜Ｓ２とにより、隔壁ＳＷ１を構成する。これにより、隔壁ＳＷ１の上面に入射した光が、隣接する画素に浸入することを防ぐ。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特に、撮像素子を含む半導体装置およびその製造方法に適用して有効な技術に関するものである。
デジタルカメラなどに用いられる撮像素子（画像素子）は、マトリクス状に複数並んだ画素を有しており、各画素には、光を検出して電荷を発生させるフォトダイオードなどの光電変換素子が形成されている。複数のフォトダイオードのそれぞれの上には、赤、青または緑などの特定の色の光をフォトダイオードに届けるためのカラーフィルタを設けることが知られている。また、特定の画素に対し、隣接する画素から光が浸入することに起因して混色が起きることを防ぐ構造として、隣り合うカラーフィルタ同士の間に、カラーフィルタよりも屈折率が小さい材料からなる隔壁を形成することが知られている。
特許文献１（特開２０１１−２５８７２８号公報）には、隣接するカラーフィルタ同士の間に、光を透過させないＡｌ（アルミニウム）などの金属を用いた遮光壁を設けた構造が記載されている。なお、特許文献１において、遮光壁の具体的な製造方法は記載されていない。
特許文献２（特開２００７−２２０８３２号公報）には、半導体基板の主面に沿う方向に並ぶ複数層の膜を重ねて遮光壁を構成し、混色を防止することが記載されている。ここでは、遮光壁を構成する膜の材料の例として酸化シリコン、窒化シリコンおよびその他の材料が例示されているが、その位置関係や屈折率の関係については言及されていない。
特開２０１１−２５８７２８号公報 特開２００７−２２０８３２号公報
近年は携帯電話などに用いられる撮像素子において画素の微細化が進んでおり、隔壁の大きさも縮小傾向にあるが、これに対してカラーフィルタの薄膜化は困難である。このため、隔壁の高さをカラーフィルタの膜厚に合わせたまま隔壁の幅を狭くすることが望まれるが、このような高いアスペクト比を有する隔壁を形成することは容易ではなく、隔壁の幅はある程度の大きさが必要となることが考えられる。
また、光は、屈折率が大きい媒質から屈折率が小さい媒質に向かって進む場合、それらの媒質の境界において全反射する性質を有する。これに対し、光が屈折率の小さい媒質から大きい媒質へ進む場合には、全反射が起こりにくい。
ここで、カラーフィルタ同士を分離する隔壁、つまり遮光壁を、カラーフィルタよりも屈折率が小さい酸化シリコン膜などにより形成した場合、カラーフィルタに対し上方から斜めに浸入した光が隔壁に到達すると、当該屈折の関係により光は全反射し、隣接する画素間での混色を防ぐことができる。しかしこの場合、隔壁の上面から酸化シリコン膜内に入射した光は、隔壁とカラーフィルタとの境界に達した際、上記屈折率の関係により全反射せず、カラーフィルタ内に浸入する。
この場合、特定の画素の直上の領域の外側から光が当該画素に浸入するため、混色が起こり、当該画素から正しい出力が行われず、半導体装置の性能が低下する問題が生じる。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、半導体基板に形成された光電変換素子と、当該光電変換素子の直上のカラーフィルタを形成する領域を挟むように形成された複数の隔壁とを有し、複数の隔壁のそれぞれは、カラーフィルタよりも屈折率の小さい第１膜と、第１膜の側壁を覆い、カラーフィルタよりも屈折率が大きい第２膜とを含むものである。
また、一実施の形態である半導体装置の製造方法は、画素においてカラーフィルタを形成する領域を挟むように、カラーフィルタよりも屈折率が小さい第１膜を形成した後、当該第１膜の側壁を覆い、カラーフィルタよりも屈折率が大きい第２膜を形成することで、第１膜および第２膜を含む隔壁を形成するものである。
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。特に、画素における混色の発生を防ぐことができる。
本発明の実施の形態１である半導体装置を示す断面図である。 本発明の実施の形態１である半導体装置を示す断面図である。 本発明の実施の形態１である半導体装置の製造方法を示す断面図である。 図３に続く半導体装置の製造方法を示す断面図である。 図４に続く半導体装置の製造方法を示す断面図である。 図５に続く半導体装置の製造方法を示す断面図である。 図６に続く半導体装置の製造方法を示す断面図である。 図７に続く半導体装置の製造方法を示す断面図である。 図８に続く半導体装置の製造方法を示す断面図である。 図９に続く半導体装置の製造方法を示す断面図である。 図１０に続く半導体装置の製造方法を示す断面図である。 図１１に続く半導体装置の製造方法を示す断面図である。 本発明の実施の形態１の変形例である半導体装置を示す断面図である。 本発明の実施の形態２である半導体装置の製造方法を示す断面図である。 図１４に続く半導体装置の製造方法を示す断面図である。 図１５に続く半導体装置の製造方法を示す断面図である。 図１６に続く半導体装置の製造方法を示す断面図である。 図１７に続く半導体装置の製造方法を示す断面図である。 図１８に続く半導体装置の製造方法を示す断面図である。 図１９に続く半導体装置の製造方法を示す断面図である。 図２０に続く半導体装置の製造方法を示す断面図である。 本発明の実施の形態２である半導体装置を示す断面図である。 本発明の実施の形態２の変形例である半導体装置の製造方法を示す断面図である。 図２３に続く半導体装置の製造方法を示す断面図である。 図２４に続く半導体装置の製造方法を示す断面図である。 図２５に続く半導体装置の製造方法を示す断面図である。 本発明の実施の形態２の変形例である半導体装置を示す断面図である。 本発明の実施の形態３である半導体装置の製造方法を示す断面図である。 図２８に続く半導体装置の製造方法を示す断面図である。 図２９に続く半導体装置の製造方法を示す断面図である。 図３０に続く半導体装置の製造方法を示す断面図である。 図３１に続く半導体装置の製造方法を示す断面図である。 図３２に続く半導体装置の製造方法を示す断面図である。 図３３に続く半導体装置の製造方法を示す断面図である。 図３４に続く半導体装置の製造方法を示す断面図である。 図３５に続く半導体装置の製造方法を示す断面図である。 図３６に続く半導体装置の製造方法を示す断面図である。 図３７に続く半導体装置の製造方法を示す断面図である。 図３８に続く半導体装置の製造方法を示す断面図である。 本発明の実施の形態３である半導体装置を示す断面図である。 本発明の実施の形態４である半導体装置の製造方法を示す断面図である。 図４１に続く半導体装置の製造方法を示す断面図である。 図４２に続く半導体装置の製造方法を示す断面図である。 図４３に続く半導体装置の製造方法を示す断面図である。 本発明の実施の形態４である半導体装置を示す断面図である。 比較例である半導体装置を示す断面図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
なお、本願では撮像素子を構成する複数の受光部のうちの一つの単位を画素と呼ぶ。画素は、アレイ状に複数並んで画素領域を構成するものである。
また、本願の特徴は主に、複数の画素のそれぞれを構成するカラーフィルタ同士の間の隔壁の構造およびその製造方法にあるため、以下の実施の形態では、画素を構成するフォトダイオード、周辺回路などの構造および製造工程の詳細な説明は省略する。
（実施の形態１）
本実施の形態の半導体装置およびその製造方法は、特に撮像素子におけるカラーフィルタ間の隔壁の構造およびその製造工程に特徴を有するものであり、画素における混色の発生を防ぎ、画素の受光精度を高めるものである。
以下に、図１を用いて本実施の形態の半導体装置を説明する。図１は本実施の形態の半導体装置である撮像素子を示す断面図である。
図１に示すように、本実施の形態の撮像素子は、例えば単結晶シリコンなどからなる半導体基板ＳＢを有している。半導体基板ＳＢは、その主面に画素領域１Ａと周辺回路領域１Ｂとを有している。つまり、画素領域１Ａおよび周辺回路領域１Ｂとは、半導体基板ＳＢの主面に沿って並んでいる。画素領域１Ａは撮像素子の受光部である複数の画素を含む領域である。これに対し、周辺回路領域１Ｂは受光部ではなく、例えばスイッチングなどに用いられる素子であって、高速動作が求められる低耐圧なトランジスタ（図示しない）およびその上の配線層などが設けられた領域である。
画素領域１Ａにおける各画素の半導体基板ＳＢの上面には、ｐ型の不純物（例えばＢ（ホウ素））が打ち込まれたｐ型半導体層と、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が打ち込まれたｎ型半導体層とが形成されている。ｐ型半導体層はｎ型半導体層よりも浅い深さで半導体基板の上面に形成されており、ｎ型半導体層はｐ型半導体層の直下に形成されている。ｐ型半導体層およびｎ型半導体層はｐｎ接合しており、フォトダイオードＰＤを構成している。
フォトダイオードＰＤは半導体基板ＳＢの主面に形成された半導体素子であり、平面視において矩形の形状を有している。フォトダイオードＰＤは、入射光の光量に応じた信号電荷を生成する光電変換素子である。なお、図１ではｐ型半導体領域の形状の図示を省略している。フォトダイオードＰＤを有する画素は、半導体基板ＳＢの上面に沿う縦方向（ｙ方向）および横方向（ｘ方向）に複数並んでいる。つまり画素は画素領域１Ａにおいてアレイ状に並んで配置されている。ここでいう画素は、半導体基板ＳＢの上面のフォトダイオードＰＤのみでなく、そのフォトダイオードＰＤの直上の領域を含んでおり、後述するカラーフィルタを形成する領域も含む領域である。
半導体基板ＳＢ上には、例えば酸化シリコン膜からなるゲート絶縁膜を介して、例えばポリシリコン膜からなるゲート電極ＧＥが形成されている。ゲート電極ＧＥは、画素領域１Ａにおいて複数形成されたフォトダイオードＰＤのそれぞれに隣接して形成された転送用トランジスタのゲートを構成する。フォトダイオードＰＤを構成するｎ型半導体領域は、転送用トランジスタのソース領域として機能する領域である。
なお、ここでは転送用トランジスタのドレイン領域の図示を省略している。また、フォトダイオードＰＤは、フォトダイオードＰＤにおいて出力した信号を増幅する増幅用トランジスタなどのトランジスタに、転送用トランジスタを介して接続されているが、ここでは転送用トランジスタのみを図示している。また、周辺回路領域１Ｂには、周辺回路を構成する複数のトランジスタなどの半導体素子が形成されているが、ここではそれらの半導体素子の図示を省略している。
半導体基板ＳＢ上には、ゲート電極ＧＥを覆うように、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜からなる。層間絶縁膜ＩＬの上面は平坦化されており、画素領域１Ａおよび周辺回路領域１Ｂの層間絶縁膜ＩＬ上には、複数の配線Ｍ１が形成されている。配線Ｍ１は例えば主にＣｕ（銅）からなり、画素領域１Ａでは、隣り合う画素同士の間に形成され、フォトダイオードＰＤまたは転送用トランジスタなどの半導体素子に、コンタクトプラグ（図示しない）を介して電気的に接続されている。また、周辺回路領域１Ｂでは、複数の配線Ｍ１が並んで配置され、各配線Ｍ１は、例えば周辺回路領域１Ｂの半導体基板ＳＢ上に形成されたトランジスタにコンタクトプラグ（図示しない）を介して電気的に接続されている。
配線Ｍ１は、層間絶縁膜ＩＬ上に形成された層間絶縁膜ＩＬ１に開口された配線溝内に埋め込まれており、層間絶縁膜ＩＬ１および配線Ｍ１は第１配線層を構成している。配線Ｍ１の上面および層間絶縁膜ＩＬ１の上面は同じ高さで平坦化されている。第１配線層上には層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ１およびＩＬ２は、いずれも例えば酸化シリコン膜からなる。層間絶縁膜ＩＬ２と配線Ｍ１との間には、例えばＳｉＣ（炭化ケイ素）膜またはＳｉＣＮ（炭窒化ケイ素）膜からなるライナー膜ＬＦ１が形成されている。
画素領域１Ａおよび周辺回路領域１Ｂの層間絶縁膜ＩＬ２の上面には、層間絶縁膜ＩＬ２の途中深さまで達する配線溝が複数形成されており、当該配線溝内には、例えば主にＣｕ（銅）からなる配線Ｍ２が形成されている。画素領域１Ａの配線Ｍ２は、隣り合う画素同士の間に形成され、直下の配線Ｍ１にビア（図示しない）を介して電気的に接続されている。また、周辺回路領域１Ｂの配線Ｍ２は、直下の配線Ｍ１にビア（図示しない）を介して電気的に接続されている。上記ビアは、配線Ｍ２と一体となって形成された、主にＣｕ（銅）からなる導体であり、層間絶縁膜ＩＬ２およびライナー膜ＬＦ１を貫通し、配線Ｍ２の下面から配線Ｍ１の上面に達している。配線Ｍ２、層間絶縁膜ＩＬ２、ライナー膜ＬＦ１および上記ビアは第２配線層を構成している。
配線Ｍ２の上面および層間絶縁膜ＩＬ２の上面は同じ高さで平坦化されている。周辺回路領域１Ｂにおいて、第２配線層上にはライナー膜ＬＦ２を介して層間絶縁膜ＩＬ３が形成されている。ライナー膜ＬＦ２は例えばＳｉＣ（炭化ケイ素）膜またはＳｉＣＮ（炭窒化ケイ素）膜からなり、層間絶縁膜ＩＬ３は例えば酸化シリコン膜からなる。周辺回路領域１Ｂの層間絶縁膜ＩＬ３は、層間絶縁膜ＩＬ２と同様に、上面の複数の配線溝のそれぞれに埋め込まれた配線Ｍ３を有し、それらの配線Ｍ３はビア（図示しない）を介して配線Ｍ２に電気的に接続されている。周辺回路領域１Ｂにおいて、配線Ｍ３、層間絶縁膜ＩＬ３、ライナー膜ＬＦ２およびビアは第３配線層を構成している。配線Ｍ３の上面および層間絶縁膜ＩＬ３の上面は同じ高さで平坦化されている。
ここで、層間絶縁膜ＩＬ３は、画素領域１Ａには形成されていない。周辺回路領域１Ｂの第３配線層上には、ライナー膜ＬＦ３を介して層間絶縁膜ＩＬ４が形成されている。また、画素領域１Ａの第２配線層上には、ライナー膜ＬＦ２を介して層間絶縁膜ＩＬ４が形成されている。層間絶縁膜ＩＬ４は例えば酸化シリコン膜からなり、画素領域１Ａでは、複数並ぶ画素同士の間に形成されている。ライナー膜ＬＦ３は、例えばＳｉＣ（炭化ケイ素）膜またはＳｉＣＮ（炭窒化ケイ素）膜からなる。
周辺回路領域１Ｂにおいて、層間絶縁膜ＩＬ４上には、例えば主にＡｌ（アルミニウム）からなるパッドＰＦが形成されている。パッドＰＦは、層間絶縁膜ＩＬ４およびライナー膜ＬＦ３を貫通するビア（図示しない）を介して配線Ｍ３に電気的に接続されている。
層間絶縁膜ＩＬ４上には、層間絶縁膜ＩＬ４の上面とパッドＰＦの一部とを覆う絶縁膜ＩＦ１が形成されている。絶縁膜ＩＦ１は層間絶縁膜ＩＬ４と同一の材料からなり、例えば酸化シリコン膜からなる。周辺回路領域１Ｂにおいて、パッドＰＦの上面の一部は、絶縁膜ＩＦ１の開口部において露出しており、絶縁膜ＩＦ１から露出している領域のパッドＰＦの上面には、金属酸化膜ＰＳが形成されている。金属酸化膜ＰＳは、パッドＰＦを構成する金属（例えばＡｌ（アルミニウム））を故意に酸化させる工程、つまり不動態化処理を行って形成した膜である。
画素領域１Ａにおいて、層間絶縁膜ＩＬ４および絶縁膜ＩＦ１からなる積層構造を有する絶縁膜Ｓ１は、各画素において開口しており、壁状の形状を有している。絶縁膜Ｓ１は隣り合う画素間に配置されており、絶縁膜Ｓ１の開口部の真下にフォトダイオードＰＤが配置されている。絶縁膜Ｓ１は例えば酸化シリコン膜からなる。層間絶縁膜ＩＬ４および絶縁膜ＩＦ１からなる積層膜の側壁、つまり画素領域１Ａの絶縁膜Ｓ１の側壁は、絶縁膜Ｓ２により覆われている。言い換えれば、絶縁膜Ｓ２は画素領域１Ａにおいて、層間絶縁膜ＩＬ４および絶縁膜ＩＦ１からなる積層膜の、開口部内の側壁を覆っている。
絶縁膜Ｓ１の側壁と絶縁膜Ｓ２とは直接接しており、絶縁膜Ｓ２は、絶縁膜Ｓ１よりも屈折率が大きい膜からなる。例えば、絶縁膜Ｓ１が酸化シリコン膜からなる場合、絶縁膜Ｓ２は酸化シリコン膜よりも屈折率が大きい窒化シリコン膜からなる。絶縁膜Ｓ１および絶縁膜Ｓ２は、遮光壁である隔壁ＳＷ１を構成している。隔壁ＳＷ１は壁状の形状を有しており、隣り合う画素間に配置されている。隣り合う隔壁ＳＷ１同士の間の開口部の真下にフォトダイオードＰＤが配置されている。つまり、フォトダイオードＰＤと隔壁ＳＷ１とは、平面視において重なっていない。言い換えれば、フォトダイオードＰＤの直上の領域を含む画素を挟むように、隔壁ＳＷ１が形成されている。
各画素間を隔てるように配置された隔壁ＳＷ１は、半導体基板ＳＢの主面に対して斜めに浸入した光が、特定の画素から他の画素に浸入することを防ぐために設けられている。本実施の形態では、隔壁ＳＷ１を設けることで、特定の画素に対して、隣接する画素から光が浸入することを防ぐことができるため、撮像の際に混色が発生することを防ぐことができる。
本実施の形態の半導体装置は上記の構成を有している。ここで、画素の上部において隣り合う隔壁間の領域は、カラーフィルタＣＦを形成する領域である。つまり、カラーフィルタＣＦを形成する領域の直下にフォトダイオードＰＤが配置されている。カラーフィルタＣＦは、例えば赤、青または緑などの光を透過させ、その他の色の透過を防ぐ膜である。言い換えれば、カラーフィルタＣＦは、特定の範囲の波長の光を透過させず、他の特定の波長の光を透過させる膜である。
例えば、特定の画素に形成されるカラーフィルタＣＦは、その隣の画素に形成されるカラーフィルタＣＦとは異なる色の光を透過させる膜である。つまり、例えば、隔壁ＳＷ１を介して隣り合うカラーフィルタＣＦ同士は、異なる色の光を透過させるものである。図１では、半導体基板ＳＢの主面に沿う方向において隣り合う隔壁ＳＷ１同士の間の領域に、カラーフィルタＣＦが形成されている。
また、図１に示すように、各画素の上部であって、カラーフィルタＣＦ上には、上面が凸状の曲面を有しているマイクロレンズＭＬが形成されていてもよい。つまり、マイクロレンズＭＬは光の透過性を有する凸レンズであり、本実施の形態の半導体装置である撮像素子の上側、つまり半導体基板ＳＢの主面側から各画素に照射された光を、カラーフィルタＣＦを介してフォトダイオードＰＤに集光する役割を有している。
本実施の形態の半導体装置である撮像素子は、半導体基板ＳＢの主面側から画素領域１Ａの各画素に照射された光を、フォトダイオードＰＤにより電荷情報に変換して読みとり、画像データなどを得るものである。当該光は、カラーフィルタＣＦの上面に入射され、カラーフィルタＣＦ、層間絶縁膜ＩＬ２、ＩＬ１、およびＩＬを透過してフォトダイオードＰＤに達する。
このとき、撮像素子において正確な画像を得るためには、特定の画素（以下、第１画素と呼ぶ）に対し、他の画素（以下、第２画素と呼ぶ）に照射された光が第１画素に浸入することを防ぐことが重要となる。また、撮像素子において正確な画像を得るためには、第１画素と第２画素との間に照射された光が、第１画素または第２画素に浸入することを防ぐことが重要となる。
これは、各フォトダイオードＰＤから正しい出力を行う観点から、第１画素においてフォトダイオードＰＤにより読み取るべき光は、当該画素の上部のカラーフィルタＣＦの上面に照射された光のみであり、隔壁ＳＷ１の上面を含む他の領域に照射された光は、第１画素のフォトダイオードＰＤに照射されるべきではないためである。つまり、第１画素のカラーフィルタＣＦの上面に入射した光以外の光が第１画素のフォトダイオードＰＤに照射された場合、第１画素のフォトダイオードＰＤからは正しい出力がされない。
本願では、第１画素に対して隣接する隔壁または第２画素から第１画素に光が浸入することで、上記のようにフォトダイオードＰＤが誤った出力を行うことを、混色と呼ぶ。混色が起きると、特定の画素に本来の入射すべき光よりも多くの光が入射するため、当該画素の見かけ上の感度が上がり、誤った感度で電荷情報を出力することとなる。したがって、画像データにノイズが発生しやすくなり、撮像素子を用いて正しい画像データを得ることができなくなるため、半導体装置の性能が低下する問題が生じる。
ここで、比較例として、一つの画素のカラーフィルタＣＦと、当該カラーフィルタを挟むように配置された隔壁ＳＷａとの断面を図４６に示す。つまり図４６は、比較例として示す半導体装置の断面図であって、図１のカラーフィルタＣＦおよび隔壁ＳＷ１に対応する箇所の構造を拡大して示すものである。図４６では、カラーフィルタＣＦ上のマイクロレンズの図示を省略している。また、図４６には、カラーフィルタＣＦの上面に対して照射された入射光Ｌ１、Ｌ２と、隔壁ＳＷａの上面に照射された入射光Ｌ３とが矢印で示されている。また、図４６では、一つの画素のカラーフィルタＣＦを示し、その他の画素のカラーフィルタの図示を省略している。
比較例の半導体装置は、隔壁ＳＷａの構造以外は、図１に示した半導体装置と同様の構造を有している。ここで、隔壁ＳＷａは例えば図１と同様に酸化シリコン膜を含み、特定の画素に対して隣り合う画素から光が浸入し、混色が生じることを防ぐために設けられている。比較例の隔壁ＳＷａが、図１に示す本実施の形態の隔壁ＳＷ１と違う点は、図１に示す絶縁膜Ｓ１の側壁を覆うような絶縁膜Ｓ２が形成されていないことにある。つまり、隔壁ＳＷａは、隣接するカラーフィルタＣＦよりも屈折率が小さい材料からなる絶縁膜のみからなり、隔壁ＳＷａとカラーフィルタＣＦとの間には、隔壁ＳＷａおよびカラーフィルタＣＦよりも屈折率が大きい膜は形成されていない。すなわち、カラーフィルタＣＦよりも屈折率が小さい隔壁ＳＷａと、カラーフィルタＣＦとが直接接している。
図４６に示す入射光Ｌ１は、半導体基板（図示しない）の主面に対し垂直に入射する光である。入射光Ｌ１は、図４６に示す一つの画素のカラーフィルタＣＦの上面に対して垂直に入射し、カラーフィルタＣＦを透過してカラーフィルタＣＦの直下のフォトダイオード（図示しない）に達する。
また、入射光Ｌ２および入射光Ｌ３は、半導体基板の主面に対して斜めに入射する光である。入射光Ｌ２は一つの画素のカラーフィルタＣＦの上面に対して斜めに入射し、カラーフィルタＣＦ内を通って、カラーフィルタＣＦと隔壁ＳＷａとの境界に達する光である。ここで、カラーフィルタＣＦと、酸化シリコン膜からなる隔壁ＳＷａとを比較すると、カラーフィルタＣＦの方が屈折率が大きい。
光は、屈折率が大きい媒質から屈折率が小さい媒質に向かって進む場合、それらの媒質の境界において全反射する性質を有する。これに対し、光が屈折率の小さい媒質から大きい媒質へ進む場合には、全反射は起こりにくい。
上記の性質により、当該境界で入射光Ｌ２はカラーフィルタＣＦ側に全反射する。上記のように反射した入射光Ｌ２は、カラーフィルタＣＦ内を通って、カラーフィルタＣＦの直下のフォトダイオードに達する。このように、カラーフィルタＣＦよりも屈折率が小さい隔壁ＳＷａを設けることにより、特定の画素への入射光Ｌ２が他の画素に浸入して混色が起きることを防ぐことができる。
入射光Ｌ３は、半導体基板の主面に対して斜めに入射し、隔壁ＳＷａの上面に照射された光である。隔壁ＳＷａの上面から、隔壁ＳＷａ内に入射した入射光Ｌ３は、隔壁ＳＷａ内を通って、カラーフィルタＣＦと隔壁ＳＷａとの境界に達する。このとき、隔壁ＳＷａはカラーフィルタＣＦよりも屈折率が小さいため、入射光Ｌ３は全反射せず、当該境界を通過してカラーフィルタＣＦ内に浸入する。したがって、入射光Ｌ３は隔壁ＳＷａ内からカラーフィルタＣＦ内に入った後、当該カラーフィルタＣＦの直下のフォトダイオードに達する。
ここで、入射光Ｌ３は、カラーフィルタＣＦの上面ではなく、隔壁ＳＷａの上面に照射された光であり、本来上記画素が受光すべき光ではない。このため、入射光Ｌ３が隔壁ＳＷａ内を通過して画素内に浸入することで混色が発生すると、当該画素が、本来受ける光よりも多くの光を受けるため、見かけ上の感度が上昇する。これにより当該画素から出力された信号は、余分な光により誤った感度で出力されるため、画像データを本来の感度で得ることができない。また、上記の混色により感度が上がることは、画像データにおいてノイズが発生する原因となる。
上記の問題は隔壁ＳＷａの上面に照射された入射光Ｌ３が、当該隔壁ＳＷａに隣接する画素において受光されることにより起こる。したがって、隔壁ＳＷａの幅が広がり、隔壁ＳＷａの上面の面積が大きくなると、隔壁ＳＷａの上面に入射する光の量が増えるため、上記混色は顕著に起こり、見かけ上の感度の上昇も顕著となる。
ここで、半導体装置の微細化によりカラーフィルタＣＦの幅を小さくする際、カラーフィルタＣＦの膜厚も小さくすることが望ましいが、カラーフィルタＣＦは入射光から特定の色の光のみを透過させるために十分な膜厚が必要であり、その膜厚を小さくすることが困難である。また、隔壁ＳＷａはカラーフィルタＣＦ同士を分離するものであるため、カラーフィルタＣＦの膜厚が小さくならなければ、隔壁ＳＷａの高さを低くすることはできない。したがって、半導体装置を微細化しようとしても、隔壁ＳＷａの高さを低くすることは困難であるため、隔壁ＳＷａの幅を小さくしようとすると、幅が狭く高さが高い膜、つまりアスペクト比が高い膜により隔壁ＳＷａを形成する必要がある。
しかし、アスペクト比が高い膜を形成しようとすると、製造工程中に当該膜が倒壊する可能性が高くなるため、歩留まりが低下し、また、半導体装置の信頼性が低下する虞がある。したがって、アスペクト比が高い隔壁ＳＷａを形成することは困難であるため、半導体装置を縮小する場合においては、画素の面積を縮小したとしても、隔壁ＳＷａの幅はある程度広く保つ必要がある。
上記のようにアスペクト比が高い膜を形成することが困難である場合、画素の面積を縮小すると、平面視における画素の面積に対して、平面視における隔壁の面積が大きくなるため、上記の混色による感度の上昇が顕著に起こる。このため、撮像素子により正確な画像データを出力することが困難となるため、半導体装置の性能が低下する問題が生じる。
これに対し本実施の形態では、図１に示すように、隔壁ＳＷ１が酸化シリコン膜からなる絶縁膜Ｓ１と、絶縁膜Ｓ１の側壁を覆う絶縁膜Ｓ２とにより構成されている。ここで、図４６に示す領域に対応する箇所の本実施の形態の半導体装置の断面図を、図２に示す。つまり、図２は本実施の形態の半導体装置の断面図であり、カラーフィルタおよびその横の隔壁の断面を拡大して示すものである。図２には、図４６と同様にカラーフィルタＣＦの上面に入射する入射光Ｌ１、Ｌ２と、隔壁ＳＷ１の上面に入射する入射光Ｌ３とを矢印で示している。図２には、ライナー膜ＬＦ２上のカラーフィルタＣＦと、そのカラーフィルタＣＦを挟むように設けられた一対の隔壁ＳＷ１とを示しており、その他のカラーフィルタおよびマイクロレンズなどの図示は省略している。
図２に示すように、半導体基板ＳＢ（図１参照）の主面に対して垂直に入射する入射光Ｌ１は、カラーフィルタＣＦの上面に入射した後、カラーフィルタＣＦ内を透過して、カラーフィルタＣＦの直下のフォトダイオードＰＤ（図１参照）に到達する。
次に、半導体基板ＳＢの主面に対して斜めに入射する入射光Ｌ２は、カラーフィルタＣＦの上面に対し斜めに入射した後、カラーフィルタＣＦ内を透過して、カラーフィルタＣＦと絶縁膜Ｓ２との境界に達する。ここで、窒化シリコン膜からなる絶縁膜Ｓ２はカラーフィルタＣＦよりも屈折率が大きいため、当該境界において全反射は起こらず、入射光Ｌ２は絶縁膜Ｓ２内に浸入する。
その後、入射光Ｌ２は絶縁膜Ｓ２内を通り、絶縁膜Ｓ２と絶縁膜Ｓ１との境界に達する。酸化シリコン膜からなる絶縁膜Ｓ１は、窒化シリコン膜からなる絶縁膜Ｓ２よりも屈折率が小さいため、入射光Ｌ２は全反射し、絶縁膜Ｓ１内およびカラーフィルタＣＦ内を通って、カラーフィルタＣＦの直下のフォトダイオードＰＤに到達する。このように、隔壁ＳＷ１を設けることで、フォトダイオードＰＤの上面に斜めに入射した入射光Ｌ２が、隣接する画素に浸入することを防ぐことができる。
次に、半導体基板ＳＢの主面に対して斜めに入射する入射光Ｌ３は、隔壁ＳＷ１を構成する絶縁膜Ｓ１の上面に対して斜めに入射した後、絶縁膜Ｓ１内を透過して、絶縁膜Ｓ１と絶縁膜Ｓ２との境界に達する。ここで、窒化シリコン膜からなる絶縁膜Ｓ２は、酸化シリコン膜からなる絶縁膜Ｓ１よりも屈折率が大きいため、入射光Ｌ３は当該境界において全反射せず、絶縁膜Ｓ２内に浸入する。
その後、入射光Ｌ３は絶縁膜Ｓ２内を通り、絶縁膜Ｓ２とカラーフィルタＣＦとの境界に達する。カラーフィルタＣＦは、窒化シリコン膜からなる絶縁膜Ｓ２よりも屈折率が小さいため、入射光Ｌ３は当該境界において入射光Ｌ３は全反射した後、絶縁膜Ｓ１内およびカラーフィルタＣＦ内を通って、隔壁ＳＷ１の直下の領域に到達する。
隔壁ＳＷ１の直下の領域は、隣り合う画素同士の間の領域であるため、フォトダイオードＰＤ（図１参照）は形成されていない。また、隔壁ＳＷ１の直下の領域には、例えば図１に示す第２配線層を構成する配線Ｍ２と、第１配線層を構成する配線Ｍ１とが形成されており、これらの配線は光が透過しない金属材料からなる。したがって、隔壁ＳＷ１内を通って隔壁ＳＷ１の直下の領域に浸入した入射光Ｌ３は、隣接する画素のフォトダイオードＰＤに達する可能性は低い。
上記のように、本実施の形態では、カラーフィルタＣＦよりも屈折率が小さい絶縁膜Ｓ１の側壁とカラーフィルタＣＦの側壁との間に、カラーフィルタＣＦよりも屈折率が大きい絶縁膜Ｓ２を形成している。これにより、隔壁ＳＷ１の上面を通って隔壁ＳＷ１内に照射された入射光Ｌ３が、隔壁ＳＷ１内から、当該隔壁ＳＷ１に隣接する画素のカラーフィルタＣＦ内に浸入し、混色が起きることを防ぐことを可能としている。よって、図４６を用いて説明した比較例に比べ、混色が起きることを防ぐことができる。
つまり、画素のカラーフィルタＣＦの上面以外の領域に照射された光が当該画素に浸入し、当該画素のフォトダイオードが余計な光を受けることを防ぐことができる。このため、各画素において、本来得られるべき感度で電荷信号を得ることができ、半導体装置の性能を向上させることができる。
また、隔壁ＳＷ１の幅が広く、平面視における面積が広い場合であっても、入射光Ｌ３が画素に浸入して混色が生じることを防ぐことができる。したがって、平面視における画素の面積を縮小した場合に、隔壁ＳＷ１のアスペクト比が高くなることを避けるために隔壁ＳＷ１の幅が比較的広くなったとしても、混色の発生を防ぐことができる。よって、半導体装置の微細化などを目的として画素を小さくしても、撮像素子から正しい出力を得ることができるため、半導体装置の性能を向上させることができる。
次に、図３〜図１２を用いて、本実施の形態の半導体装置の製造方法について説明する。図３〜図１２は、本実施の形態である半導体装置の製造方法を示す断面図である。
まず、図３に示すように、主面に画素領域１Ａおよび周辺回路領域１Ｂを有する半導体基板ＳＢを用意する。次に、画素領域１Ａの半導体基板ＳＢの主面側にフォトダイオードＰＤ、転送用トランジスタ、および増幅用トランジスタなどを形成する。なお、図３では模式的にフォトダイオードＰＤを示しており、また、転送用トランジスタのゲート電極ＧＥを示しているが、転送用トランジスタのドレイン領域を示しておらず、また、増幅トランジスタなどの素子を示していない。また、この工程では、周辺回路領域１Ｂの半導体基板ＳＢの主面側に、周辺回路を構成するトランジスタなど（図示しない）を形成する。
画素領域１Ａは、半導体基板ＳＢの主面に沿う第１方向と、半導体基板ＳＢの主面に沿う方向であって第１方向に直交する第２方向とにマトリクス状に並ぶ複数の画素を有している。フォトダイオードＰＤはこれらの複数の画素のそれぞれに一つずつ形成されている。
次に、上述した工程により半導体基板ＳＢの上面近傍に形成した半導体素子を埋め込むように、半導体基板ＳＢ上に、例えば酸化シリコン膜からなる層間絶縁膜ＩＬを例えばＣＶＤ（Chemical Vapor Deposition）法により形成する。続いて、層間絶縁膜ＩＬを、フォトリソグラフィ技術およびエッチング法を用いてパターニングすることで複数のコンタクトホールを形成した後、それらのコンタクトホール内を金属膜により埋め込むことで、当該金属膜からなるコンタクトプラグ（図示しない）を複数形成する。このとき、コンタクトプラグの上面および層間絶縁膜ＩＬの上面は、ＣＭＰ（Chemical Mechanical Polishing）法などにより平坦化する。
次に、層間絶縁膜ＩＬ上に、例えばＣＶＤ法を用いて、酸化シリコン膜などからなる層間絶縁膜ＩＬ１を形成する。続いて、層間絶縁膜ＩＬ１を、フォトリソグラフィ技術およびエッチング法を用いてパターニングすることで、層間絶縁膜ＩＬ１を貫通する配線溝を複数形成する。その後、いわゆるシングルダマシン法を用いて、複数の配線溝のそれぞれの内部に、例えばＣｕ（銅）からなる配線Ｍ１を形成する。配線Ｍ１は光が透過しない金属膜からなる。配線Ｍ１は上記コンタクトプラグを介して、半導体基板ＳＢの主面上の半導体素子に電気的に接続されている。層間絶縁膜ＩＬ１および配線Ｍ１は第１配線層を構成している。
ここで、画素領域１Ａにおいて、配線Ｍ１は隣り合う画素同士の間の領域に形成されている。これは、各画素のフォトダイオードＰＤに対し、半導体基板ＳＢの上方から光が照射された際に、当該光を配線Ｍ１が遮蔽することを防ぐためである。なお、配線Ｍ１および層間絶縁膜ＩＬ１のそれぞれの上面は、ＣＭＰ法などにより平坦化されている。
次に、層間絶縁膜ＩＬ１上に、例えばＳｉＣ（炭化ケイ素）膜またはＳｉＣＮ（炭窒化ケイ素）膜からなる絶縁膜をＣＶＤ法などにより形成した後、当該絶縁膜をパターニングすることで、ライナー膜ＬＦ１を形成する。その後、ライナー膜ＬＦ１上に、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ２をＣＶＤ法などにより形成する。ライナー膜ＬＦ１は、配線Ｍ１内の金属原子が層間絶縁膜ＩＬ２などの内部に拡散することを防ぐ役割を有するものである。このため、画素領域１Ａにおいては、配線Ｍ１の上面に接する領域にライナー膜ＬＦ１を形成し、フォトダイオードＰＤの直上にはライナー膜ＬＦ１を形成していない。
次に、いわゆるデュアルダマシン法を用いて、層間絶縁膜ＩＬ２の上面の配線溝に埋め込まれた配線Ｍ２と、配線Ｍ２の直下において配線Ｍ２およびＭ１を接続するビア（図示しない）とを形成する。つまり、フォトリソグラフィ技術およびエッチング法を用いて、層間絶縁膜ＩＬ２の上面に複数の配線溝を形成し、また、それらの配線溝の底面に、層間絶縁膜ＩＬ２を貫通する複数のビアホールを形成する。その後、複数の配線溝および複数のビアホール内に、例えばＣｕ（銅）膜を埋め込むことで、各配線溝内の配線Ｍ２と、各ビアホール内のビアとを形成する。なお、配線Ｍ２および層間絶縁膜ＩＬ２のそれぞれの上面は、ＣＭＰ法などにより平坦化されている。層間絶縁膜ＩＬ２、ライナー膜ＬＦ１、上記ビアおよび配線Ｍ２は第２配線層を構成している。
画素領域１Ａにおいて、配線Ｍ２は隣り合う画素間に形成されており、フォトダイオードＰＤの直上には形成されていない。これにより、各画素のフォトダイオードＰＤに照射された光が、配線Ｍ２により遮蔽されることを防いでいる。
次に、層間絶縁膜ＩＬ２上に、例えばＳｉＣ（炭化ケイ素）膜またはＳｉＣＮ（炭窒化ケイ素）膜をＣＶＤ法などにより形成することで、ライナー膜ＬＦ２を形成する。その後、ライナー膜ＬＦ２上に、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ３をＣＶＤ法などにより形成する。次に、いわゆるデュアルダマシン法を用いて、周辺回路領域１Ｂにおいて、層間絶縁膜ＩＬ３の上面の配線溝に埋め込まれた配線Ｍ３と、配線Ｍ３の直下において配線Ｍ３およびＭ２を接続するビア（図示しない）とを形成する。層間絶縁膜ＩＬ３、ライナー膜ＬＦ２、上記ビアおよび配線Ｍ３は第３配線層を構成している。配線Ｍ３および当該ビアは、第２配線層を構成する配線Ｍ２およびビアと同様にして形成することができる。
次に、層間絶縁膜ＩＬ３上に、例えばＳｉＣ（炭化ケイ素）膜またはＳｉＣＮ（炭窒化ケイ素）膜をＣＶＤ法などにより形成することで、ライナー膜ＬＦ３を形成する。続いて、フォトリソグラフィ技術およびエッチング法を用いて、画素領域１Ａのライナー膜ＬＦ３および層間絶縁膜ＩＬ３を除去する。このとき、周辺回路領域１Ｂの層間絶縁膜ＩＬ３、ライナー膜ＬＦ３および配線Ｍ３などは除去しない。上記エッチング工程により、画素領域１Ａのライナー膜ＬＦ２の上面を露出する。これにより、図３に示す構造を得る。
次に、図４に示すように、例えばＣＶＤ法を用いて、半導体基板ＳＢ上の全面に、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ４を形成する。層間絶縁膜ＩＬ４は、画素領域１Ａのライナー膜ＬＦ２の上面に接しており、また、周辺回路領域１Ｂのライナー膜ＬＦ３の上面に接し、周辺回路領域１Ｂの第３配線層を覆っている。
次に、図５に示すように、例えばスパッタリング法を用いて、半導体基板ＳＢ上に配線Ｍ３よりも膜厚が大きい金属膜を形成する。当該金属膜は、例えばＡｌ（アルミニウム）からなる。その後、フォトリソグラフィ技術およびエッチング法を用いて、当該金属膜をパターニングすることで、画素領域１Ａの当該金属膜を除去し、また、周辺回路領域１Ｂの第３配線層上に、当該金属膜からなるパッドＰＦを形成する。なお、ここではパッドＰＦをアルミニウム膜として図示しているが、窒化チタン、アルミニウムおよび窒化チタンを順に積層した金属膜を適用してもよい。
次に、図６に示すように、例えばＣＶＤ法を用いて、半導体基板ＳＢ上の全面に、例えば酸化シリコン膜からなる絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、画素領域１Ａの層間絶縁膜ＩＬ４の上面に接し、周辺回路領域１ＢのパッドＰＦを覆っているパッシベーション膜である。ここで、絶縁膜ＩＦ１と層間絶縁膜ＩＬ４とは、互いに同じ材料により形成する。
次に、図７に示すように、絶縁膜ＩＦ１上にレジストパターンＲＰ１を形成する。レジストパターンＲＰ１は画素領域１Ａの各画素を露出し、かつ隣り合う画素間の領域を覆う膜である。また、レジストパターンＲＰ１は周辺回路領域１Ｂの全体を覆っている。
次に、図８に示すように、レジストパターンＲＰ１をマスクとしてドライエッチングを行うことで、画素領域１Ａの各画素の絶縁膜ＩＦ１と層間絶縁膜ＩＬ４とを除去する。これにより、各画素のライナー膜ＬＦ２の上面を露出させた後、レジストパターンＲＰ１を除去する。つまり、この工程により絶縁膜ＩＦ１および層間絶縁膜ＩＬ４を選択的に除去することで、各画素のフォトダイオードＰＤは、絶縁膜ＩＦ１および層間絶縁膜ＩＬ４から露出する。このとき、隣り合う画素間の絶縁膜ＩＦ１および層間絶縁膜ＩＬ４は除去されず、壁状の形状でライナー膜ＬＦ２上に残る。また、周辺回路領域１Ｂの絶縁膜ＩＦ１および層間絶縁膜ＩＬ４も、除去されずに残る。
この工程により画素間に残った絶縁膜ＩＦ１および層間絶縁膜ＩＬ４からなる積層膜は、酸化シリコン膜からなる絶縁膜Ｓ１を構成している。絶縁膜Ｓ１は、後の工程でカラーフィルタを形成する領域を、半導体基板ＳＢの主面に沿う方向において挟むように形成される。
次に、図９に示すように、例えばＣＶＤ法を用いて、半導体基板ＳＢ上の全面に、例えば窒化シリコン膜からなる絶縁膜Ｓ２を形成する。絶縁膜Ｓ２は画素領域１Ａの絶縁膜Ｓ１の側壁および上面、並びに、各画素のライナー膜ＬＦ２の上面を覆っている。また、絶縁膜Ｓ２は、周辺回路領域１Ｂの絶縁膜ＩＦ１の上面を覆っている。なお、絶縁膜Ｓ２は２０〜３０ｎｍの膜厚で形成されており、画素領域１Ａにおいて隣り合う絶縁膜Ｓ１間の領域を完全には埋め込んでいない。絶縁膜Ｓ２は絶縁膜Ｓ１よりも屈折率が大きい膜からなる。
次に、図１０に示すように、ドライエッチングを行うことで、絶縁膜Ｓ２の一部を除去する。これにより、各画素のライナー膜ＬＦ２の上面、絶縁膜Ｓ１の上面、および周辺回路領域１Ｂの絶縁膜ＩＦ１の表面をそれぞれ露出させる。ここで、絶縁膜Ｓ１の側壁に接する絶縁膜Ｓ２は除去しないため、壁状の絶縁膜Ｓ１の両側の側壁のそれぞれは絶縁膜Ｓ２に覆われている。つまり、絶縁膜Ｓ２は絶縁膜Ｓ１の側壁にサイドウォール状に残る。言い換えれば、絶縁膜Ｓ２は、後の工程でカラーフィルタを形成する領域と、当該領域に隣接する絶縁膜Ｓ１との間に形成される。
絶縁膜Ｓ１および当該絶縁膜Ｓ１の両側の側壁に接する絶縁膜Ｓ２は、隔壁ＳＷ１を構成している。隔壁ＳＷ１は画素領域１Ａにおいて隣り合う画素同士の間に壁状に形成されている。上記エッチング工程により、各画素のライナー膜ＬＦ２の上面は露出されるため、各隔壁ＳＷ１間に絶縁膜Ｓ２は形成されていない。画素領域１Ａのライナー膜ＬＦ２上の領域であって、隣り合う隔壁ＳＷ１間の領域は、後述するカラーフィルタを形成する領域である。つまり、カラーフィルタを形成する領域の直下にフォトダイオードＰＤが配置されている。言い換えれば、複数の隔壁ＳＷ１を構成する絶縁膜Ｓ１およびＳ２は、フォトダイオードＰＤの直上の領域であって、後の工程でカラーフィルタを形成する領域を挟むように形成される。
その後、フォトリソグラフィ技術およびエッチング法を用いて、周辺回路領域１Ｂの絶縁膜ＩＦ１を一部除去することで、パッドＰＦの上面を露出させる。ここで、パッドＰＦを構成するアルミニウム膜の上に窒化チタン膜が積層されていた場合には、窒化チタン膜はエッチングにより除去されており、アルミニウム膜が露出している。
続いて、不動態化処理を行うことで、絶縁膜ＩＦ１から露出するパッドＰＦの上面に金属酸化膜ＰＳを形成する。金属酸化膜ＰＳは例えば酸化アルミニウム（Ａｌ２Ｏ３）からなる。このようにパッドＰＦの表面を意図的に不動態化処理することで、パッドＰＦが酸化し、パッドＰＦの膜質が不安定になることを防ぐことができる。不動態化処理には、例えば、硝酸などの強酸化剤で処理する方法、または、酸素を含む雰囲気中で加熱を行う方法などを用いることができる。
次に、図１１に示すように、各画素において、隣り合う隔壁ＳＷ１間の領域にカラーフィルタＣＦを形成する。隣接する画素のそれぞれに異なる種類、つまり異なる色のカラーフィルタＣＦを形成する場合には、異なる種類のカラーフィルタＣＦをリソグラフィ技術により作り分ける。例えば、ここでは、特定の画素に赤色のカラーフィルタＣＦを形成し、当該画素に隣接する画素には、青、緑、または無色のカラーフィルタＣＦを形成する。赤、青、緑などのカラーフィルタＣＦは、特定の光が透過する膜からなる。
各画素のカラーフィルタＣＦの底面はライナー膜ＬＦ２の上面に接し、側壁は絶縁膜Ｓ２の側壁に接している。カラーフィルタＣＦは、例えば隔壁ＳＷ１の上面と略同一の上面高さで形成する。カラーフィルタＣＦの屈折率は、絶縁膜Ｓ１よりも大きく、絶縁膜Ｓ２よりも小さい。本実施の形態の特徴は、このようにカラーフィルタＣＦよりも屈折率が小さい絶縁膜Ｓ１と、カラーフィルタＣＦとの間に、カラーフィルタＣＦよりも屈折率が大きい絶縁膜Ｓ２を形成することにある。
次に、図１２に示すように、複数のカラーフィルタＣＦのそれぞれの直上に、マイクロレンズＭＬを形成する。マイクロレンズＭＬは上面が湾曲した凸レンズであり、光が透過する膜からなる。マイクロレンズＭＬは、画素領域１Ａにおいて各画素のそれぞれに形成されている。マイクロレンズＭＬは、例えば画素領域１ＡのカラーフィルタＣＦ上に膜を形成した後、当該膜を加熱して溶融させ、その膜の上面の形状を丸めることで形成する。
以上により、本実施の形態の半導体装置が完成する。以下では、本実施の形態の半導体装置の製造方法の効果について説明する。
本実施の形態では、図９〜図１１を用いて説明したように、絶縁膜Ｓ２を絶縁膜Ｓ１の側壁に形成している。これに対し、図４６を用いて説明したように、隔壁ＳＷａを、カラーフィルタＣＦよりも屈折率が小さい絶縁膜のみで形成した場合、隔壁ＳＷａの上面から隔壁ＳＷａ内に入射光Ｌ３が入射した場合、入射光Ｌ３が画素のカラーフィルタＣＦ内に浸入することで、混色が生じる問題が起きる。
特に、平面視における画素の面積を縮小し、半導体装置を微細化しようとする場合であって、カラーフィルタおよび隔壁の高さを低くすることが困難な場合には、例えば図８を用いて説明した絶縁膜の加工工程、またはその後の洗浄工程などにおいて隔壁が倒壊することを防ぐため、隔壁をある程度広い幅で形成する必要がある。
つまり、隔壁の倒壊を防ぐ観点から、隔壁を高いアスペクト比で形成することは困難であるため、平面視における画素の面積を縮小した際に、平面視における隔壁の面積を縮小することは困難である。この場合、図４６に示す比較例では、カラーフィルタＣＦの上面に入射してフォトダイオードＰＤが受光する入射光Ｌ１、Ｌ２に対し、隔壁ＳＷａの上面に入射してフォトダイオードＰＤが受光する入射光Ｌ３の量が比較的大きくなるため、混色の発生が顕著となる。したがって、比較例の構造を有する半導体装置において混色の発生を抑えようとすると、半導体装置の微細化が困難となる問題がある。
本実施の形態では、図２を用いて説明したように、カラーフィルタＣＦよりも屈折率が小さい絶縁膜Ｓ１と、カラーフィルタＣＦとの間に、カラーフィルタＣＦよりも屈折率が大きい絶縁膜Ｓ２を形成している。これにより、隔壁ＳＷ１の上面に入射した入射光Ｌ３が、隔壁ＳＷ１に隣接するカラーフィルタＣＦに浸入することを防ぎ、混色が起こることを防いでいる。
したがって、隔壁ＳＷ１の幅が広く、平面視における面積が広い場合であっても、入射光Ｌ３が画素に浸入して混色が生じることを防ぐことができる。よって、平面視における画素の面積を縮小した場合に、隔壁ＳＷ１のアスペクト比が高くなることを避けるために隔壁ＳＷ１を比較的広い幅で形成したとしても、混色の発生を防ぐことができる。これにより、画素を小さくしても、撮像素子から正しい出力を得ることができるため、半導体装置の性能を向上させることができる。
以下に、本実施の形態の半導体装置の変形例を、図１３を用いて示す。図１３は、本実施の形態の半導体装置の変形例である撮像素子を示す断面図である。
図１３に示すように、本実施の形態の変形例の撮像素子は、光導波路ＷＧが形成されている点を除いて、図１を用いて説明した撮像素子とほぼ同様の構造を有している。光導波路ＷＧは、光が透過する材料からなり、例えば窒化シリコン膜からなる。光導波路ＷＧは、各画素において、カラーフィルタＣＦを形成する領域と、フォトダイオードＰＤとの間に形成されている。
光導波路ＷＧは、図３を用いて説明した工程と、図４を用いて説明した工程との間に形成する。つまり、図３を用いて説明した工程の後に、フォトリソグラフィ技術およびエッチング法を用いて、画素領域１Ａの各画素のライナー膜ＬＦ２、層間絶縁膜ＩＬ２、ＩＬ１およびＩＬのそれぞれを一部除去する。これにより、各画素において、ライナー膜ＬＦ２の上面から層間絶縁膜ＩＬの途中深さまで達する凹部を形成する。
次に、例えばＣＶＤ法を用いて半導体基板ＳＢ上に窒化シリコン膜を形成し、上記凹部を窒化シリコン膜により埋め込む。これにより、当該窒化シリコン膜からなる光導波路ＷＧを形成する。その後は、図４〜図１２を用いて説明した工程を行うことで、図１３に示す変形例の半導体装置が完成する。図１３に示すように、隔壁ＳＷ１およびカラーフィルタＣＦのそれぞれの底面は光導波路ＷＧの上面に接しており、各画素におけるカラーフィルタＣＦとフォトダイオードＰＤとの間の上記凹部内には、光導波路ＷＧが形成されている。ここでは、マイクロレンズＭＬにより集光され、カラーフィルタＣＦを透過した光は、光導波路ＷＧおよび層間絶縁膜ＩＬを介してフォトダイオードＰＤに達する。
本変形例において、光導波路ＷＧの屈折率は、例えば比較的高い１．９７程度である。図１〜図１２を用いて説明した撮像素子では、図１０を用いて説明した工程により絶縁膜Ｓ２を一部除去しているが、本変形例のように光導波路ＷＧを設ける場合には、図１０を用いて説明した絶縁膜Ｓ２の除去工程を行わなくてもよい。つまり、隣り合う隔壁ＳＷ１間の領域の底部、および隔壁ＳＷ１上に絶縁膜Ｓ２（図９参照）が残っていてもよい。言い換えれば、各画素において、カラーフィルタＣＦを形成する領域と光導波路ＷＧとの間には、絶縁膜Ｓ２が形成されていてもよい。なお、ここでは、そのように絶縁膜Ｓ２を除去せずに残した場合の撮像素子の構造は図示していない。
上記のように図１０を用いて説明した絶縁膜Ｓ２の除去工程を行わない場合、絶縁膜Ｓ２を光導波路ＷＧと同等の屈折率の材料により形成すれば、撮像素子において出力するデータにおいてノイズが発生することを防ぐことができる。
また、隔壁ＳＷ１の上面が絶縁膜Ｓ２により覆われていれば、図２に示す入射光Ｌ３のように隔壁ＳＷ１の上面に対し光が照射されても、入射光は隔壁ＳＷ１上の絶縁膜Ｓ２（図示しない）と絶縁膜Ｓ１との境界で全反射するため、入射光が絶縁膜Ｓ１内を通過してフォトダイオードＰＤに達することを防ぐことができる。したがって、混色が生じることを防ぐことができるため、半導体装置の性能を向上させることができる。
また、図１０を用いて説明した絶縁膜Ｓ２の除去工程を行う必要がないため、半導体装置の製造工程を省略することができる。したがって、半導体装置の製造コストを低減することが可能である。
（実施の形態２）
以下に、隔壁の一部を金属膜により構成することで、隔壁内を透過する光に起因する混色の発生を防ぐことについて、図１４〜図２２を用いて説明する。図１４〜図２１は本実施の形態の半導体装置の製造方法を説明する断面図である。図２２は、本実施の形態の半導体装置の一部を拡大して示す断面図である。
本実施の形態の半導体装置の製造工程では、まず、図３および図４を用いて説明した工程と同様の工程を行う。次に、図１４に示すように、フォトリソグラフィ技術およびエッチング法を用いて、画素領域１Ａの層間絶縁膜ＩＬ４を全て除去し、第３配線層の直上にのみ層間絶縁膜ＩＬ４を残す。したがって、画素領域１Ａでは、ライナー膜ＬＦ２の上面が露出する。
次に、図１５に示すように、半導体基板ＳＢ上に、例えばスパッタリング法を用いて金属膜ＭＦを形成する。金属膜ＭＦは、例えばアルミニウム膜からなる。
次に、図１６に示すように、フォトリソグラフィ技術を用いて、金属膜ＭＦ上にレジストパターンＲＰ２を形成する。レジストパターンＲＰ２は画素領域１Ａの各画素を露出し、かつ隣り合う画素間の領域を覆う膜である。また、レジストパターンＲＰ２は、層間絶縁膜ＩＬ４の直上の金属膜ＭＦの上面の一部を覆っている。
次に、図１７に示すように、レジストパターンＲＰ２をマスクとしてエッチングを行うことで、画素領域１Ａの各画素のライナー膜ＬＦ２の上面を露出させた後、レジストパターンＲＰ２を除去する。このとき、隣り合う画素間の金属膜ＭＦは除去されず、壁状の形状でライナー膜ＬＦ２上に残る。つまり、後の工程でカラーフィルタを形成する領域を、半導体基板ＳＢの主面に沿う方向において挟む金属膜ＭＦを形成する。また、周辺回路領域１Ｂの層間絶縁膜ＩＬ４の直上の金属膜ＭＦの一部も、除去されずに残る。これにより、周辺回路領域１Ｂに残った金属膜ＭＦからなるパッドＰＦを形成する。
次に、図１８に示すように、例えばＣＶＤ法を用いて、半導体基板ＳＢ上に、例えば酸化シリコン膜または窒化シリコン膜からなる絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は、画素領域１Ａの金属膜ＭＦおよび周辺回路領域１ＢのパッドＰＦを覆うように形成する。
次に、図１９に示すように、フォトリソグラフィ技術およびエッチング法を用いて、画素領域１Ａの絶縁膜ＩＦ２をエッチバックすることで、薄膜化する。ここでは、画素領域１Ａの金属膜ＭＦが露出しない程度の膜厚で絶縁膜ＩＦ２が残るように上記エッチングを行う。これにより、画素領域１Ａの絶縁膜ＩＦ２の膜厚は、周辺回路領域１Ｂの絶縁膜ＩＦ２の膜厚よりも小さくなる。絶縁膜ＩＦ２は、金属膜ＭＦを覆うことで、金属膜ＭＦが酸化して不安定な膜となることを防ぐために設けられた膜である。
この工程により薄膜化された絶縁膜ＩＦ２と、当該絶縁膜ＩＦ２に覆われた金属膜ＭＦとは、隔壁ＳＷ２を構成している。つまり、画素領域１Ａにおいて、隣り合う画素同士の間に、壁状の隔壁ＳＷ２が形成される。画素領域１Ａに形成された複数の隔壁ＳＷ２のそれぞれは、金属膜ＭＦと、当該金属膜ＭＦの側壁および上面を覆う絶縁膜ＩＦ２とにより構成されている。半導体基板ＳＢの主面に沿う方向において隣り合う隔壁ＳＷ２同士の間の領域は、後の工程でカラーフィルタを形成する領域である。ここで絶縁膜ＩＦ２を薄膜化するのは、隣り合う隔壁ＳＷ２同士の間の領域、つまりカラーフィルタを形成する空間を大きくするためである。
次に、図２０に示すように、図１０を用いて説明した絶縁膜ＩＦ１の開口工程および不動態化処理工程を行うことで、絶縁膜ＩＦ２から露出するパッドＰＦの上面に金属酸化膜ＰＳを形成する。
次に、図２１に示すように、図１１および図１２を用いて説明した工程と同様の工程を行うことで、隣り合う隔壁ＳＷ２間にカラーフィルタＣＦを形成し、その後、各カラーフィルタＣＦ上にマイクロレンズＭＬを形成する。これにより、本実施の形態の半導体装置が完成する。
ここで、図２２に、カラーフィルタＣＦおよびその両側の隔壁ＳＷ２を拡大した断面図を示す。図２２では、図２と同様に、入射光Ｌ１〜Ｌ３を示している。入射光Ｌ１は、カラーフィルタＣＦの上面に入射し、隔壁ＳＷ２に入射することなくフォトダイオードに達する光である。入射光Ｌ２は、カラーフィルタＣＦの上面に入射し、隔壁ＳＷ２を構成する金属膜ＭＦの側壁で反射してフォトダイオードに達する光である。すなわち、隔壁ＳＷ２を構成する金属膜ＭＦは光が透過しない膜であるため、入射光Ｌ２は金属膜ＭＦの側壁において全反射し、カラーフィルタＣＦの直下のフォトダイオードに達する。
また、入射光Ｌ３は、隔壁ＳＷ２の上面に入射する光である。ここで、入射光Ｌ３は隔壁ＳＷ２を構成する金属膜ＭＦの上面において全反射するため、金属膜ＭＦ内を透過することはない。したがって、前記実施の形態１に比べ、隔壁ＳＷ２の上面に照射された光が、画素のフォトダイオードＰＤにより受光される可能性をより低減することができる。このため、混色の発生を防ぐことができ、半導体装置の性能を向上させることができる。
以下では、本実施の形態の半導体装置の変形例を、図２３〜図２７を用いて説明する。図２３〜図２６は、本実施の形態の変形例である半導体装置の製造方法を示す断面図である。図２７は、本実施の形態の変形例である半導体装置の一部を拡大して示す断面図である。
本変形例ではまず、図３、図４、および図１４〜図１８に示す工程を行った後、図２３に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、画素領域１Ａの絶縁膜ＩＦ２を除去する。これにより、画素領域１Ａの金属膜ＭＦの側壁および上面と、ライナー膜ＬＦ２の上面の一部とが露出する。
次に、図２４に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、周辺回路領域１Ｂの絶縁膜ＩＦ２を開口し、パッドＰＦの上面の一部を露出させる。
次に、図２５に示すように、不動態化処理を行うことで、画素領域１Ａの金属膜ＭＦの表面、および、周辺回路領域１Ｂにおいて絶縁膜ＩＦ２から露出するパッドＰＦの上面を酸化させる。これにより、画素領域１Ａの金属膜ＭＦの側壁および上面、並びに、絶縁膜ＩＦ２から露出するパッドＰＦの上面は、金属酸化膜ＰＳにより覆われる。画素領域１Ａの金属膜ＭＦと、当該金属膜ＭＦを覆う金属酸化膜ＰＳとは、隔壁ＳＷ３を構成している。
次に、図２６に示すように、図１１および図１２を用いて説明した工程と同様の工程を行うことで、隣り合う隔壁ＳＷ３間にカラーフィルタＣＦを形成し、その後、各カラーフィルタＣＦ上にマイクロレンズＭＬを形成する。これにより、本実施の形態の変形例の半導体装置が完成する。
ここで、図２７に、カラーフィルタＣＦおよびその両側の隔壁ＳＷ３を拡大した断面図を示す。図２７では、図２および図２２と同様に、入射光Ｌ１〜Ｌ３を示している。入射光Ｌ１は、カラーフィルタＣＦの上面に入射し、隔壁ＳＷ３に入射することなくフォトダイオードに達する光である。入射光Ｌ２は、カラーフィルタＣＦの上面に入射し、隔壁ＳＷ３の側壁で反射してフォトダイオードに達する光である。すなわち、隔壁ＳＷ３を構成する金属膜ＭＦおよび金属酸化膜ＰＳは光を全反射するため、入射光Ｌ２は金属酸化膜ＰＳの側壁において全反射し、カラーフィルタＣＦの直下のフォトダイオードに達する。
また、入射光Ｌ３は、隔壁ＳＷ３の上面に入射する光である。ここで、入射光Ｌ３は隔壁ＳＷ３を構成する金属酸化膜ＰＳの上面において全反射するため、隔壁ＳＷ３内を透過することはない。したがって、前記実施の形態１に比べ、隔壁ＳＷ３の上面に照射された光が、画素のフォトダイオードＰＤにより受光される可能性をより低減することができる。このため、混色の発生を防ぐことができ、半導体装置の性能を向上させることができる。
本変形例では、図１４〜図２２を用いて説明した撮像素子と異なり、画素領域１Ａの金属膜ＭＦを絶縁膜ＩＦ２（図１９参照）により覆っていないが、金属膜ＭＦの表面を不動態化処理して金属酸化膜ＰＳを形成しているため、隔壁ＳＷ３が不安定な酸化膜となることを防ぐことが可能である。したがって、隔壁ＳＷ３が不安定な酸化膜となることに起因して、撮像したデータにノイズが生じることを防ぐことができる。
また、本変形例では、画素領域１Ａに絶縁膜ＩＦ２を残していないため、図１４〜図２２を用いて説明した撮像素子に比べ、隔壁ＳＷ３の幅を小さくすることができる。
また、画素領域１Ａに絶縁膜ＩＦ２を残していないため、隣り合う隔壁ＳＷ３間の底部のライナー膜ＬＦ２は、絶縁膜ＩＦ２に覆われていない。したがって、カラーフィルタＣＦとフォトダイオードＰＤとの間の膜の積層数を低減することができるため、画素に入射した光がフォトダイオードＰＤに達するまでの過程で減衰することを防ぐことができる。すなわち、光の透過性を高めることができるため、半導体装置の性能を高めることができる。
ここで、本変形例の撮像素子の製造工程と、図１４〜図２２を用いて説明した撮像素子の製造工程とを比べると、金属膜を不動態化処理する工程は、図２０および図２５を用いて説明したように、いずれの撮像素子の製造工程でも行われる工程である。このため、本変形例では、図１４〜図２２を用いて説明した撮像素子の製造工程と比べ、製造工程を増加させることなく、上記効果を得ることができるため、半導体装置の製造コストの増大を防ぐことができる。
（実施の形態３）
本実施の形態は、前記実施の形態２と異なり、膜の開口部に金属膜を埋め込み、当該金属膜を含む隔壁を形成することで、アスペクト比が高い隔壁の形成を容易にするものである。以下では、本実施の形態の半導体装置およびその製造方法について、図２８〜図４０を用いて説明する。図２８〜図３９は本実施の形態の半導体装置の製造方法を説明する断面図である。図４０は、本実施の形態の半導体装置の一部を拡大して示す断面図である。
本実施の形態の半導体装置の製造工程では、まず、図３および図４を用いて説明した工程を行うことで、図２８に示す構造を得る。なお、ここでは層間絶縁膜ＩＬ４を、第３配線層よりも大きい膜厚で形成する。
次に、図２９に示すように、例えばＣＭＰ法を用いて層間絶縁膜ＩＬ４の上面を平坦化する。このとき、ライナー膜ＬＦ３は層間絶縁膜ＩＬ４から露出させない。
次に、図３０に示すように、フォトリソグラフィ技術を用いて、層間絶縁膜ＩＬ４上にレジストパターンＲＰ３を形成する。レジストパターンＲＰ３は周辺回路領域１Ｂを覆い、画素領域１Ａの複数の画素を覆うパターンである。画素領域１Ａにおいて、隣り合う画素同士の間の領域は、レジストパターンＲＰ３から露出している。
次に、図３１に示すように、レジストパターンＲＰ３をマスクとしてドライエッチングを行うことで、画素領域１Ａの層間絶縁膜ＩＬ４の一部を除去する。これにより、隣り合う画素同士の間の領域のライナー膜ＬＦ２の上面を露出させる。つまり、フォトダイオードＰＤの直上の領域、つまり、後の工程でカラーフィルタを形成する領域を、半導体基板ＳＢの主面に沿う方向において挟む領域の、それぞれの層間絶縁膜ＩＦ４を貫通する溝を形成する。その後、レジストパターンＲＰ３を除去する。この工程により、画素領域１Ａの層間絶縁膜ＩＬ４には、画素同士の間の領域に開口された複数の溝が形成される。
次に、図３２に示すように、例えばスパッタリング法および電解メッキ法などを用いて、半導体基板ＳＢ上に金属膜ＢＭを形成する。金属膜ＢＭは例えば主にＷ（タングステン）またはＣｕ（銅）からなり、光が透過しない膜である。金属膜ＢＭは、層間絶縁膜ＩＬ４上に形成されており、また、層間絶縁膜ＩＬ４に開口された上記複数の溝内を完全に埋め込むように形成されている。
次に、図３３に示すように、例えばＣＭＰ法を用いて金属膜ＢＭの上面を研磨することで、層間絶縁膜ＩＬ４の上面を露出させる。これにより、金属膜ＢＭは、画素同士の間の領域において層間絶縁膜ＩＬ４に開口された複数の溝のそれぞれの内部のみに残る。これにより、金属膜ＢＭは壁状の形状となる。なお、図３３には、複数の金属膜ＢＭが分離して配置されている構造を示しているが、平面視においては、金属膜ＢＭは格子状の形状を有しており、図３３に示す金属膜ＢＭは互いに接続されて一体となっている。
次に、図３４に示すように、図５を用いて説明した工程と同様の工程を行うことで、周辺回路領域１ＢにパッドＰＦを形成する。その後、例えばＣＶＤ法を用いて、半導体基板ＳＢ上に絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は例えば酸化シリコン膜または窒化シリコン膜などからなり、金属膜ＢＭおよび層間絶縁膜ＩＬ４のそれぞれの上面およびパッドＰＦを覆っている。
次に、図３５に示すように、フォトリソグラフィ技術およびエッチング法を用いて、画素領域１Ａの絶縁膜ＩＦ３をエッチバックすることで薄膜化する。このとき、金属膜ＢＭは絶縁膜ＩＦ３から露出しない。
次に、図３６に示すように、フォトリソグラフィ技術を用いて、絶縁膜ＩＦ３上にレジストパターンＲＰ４を形成する。レジストパターンＲＰ４は周辺回路領域１Ｂを覆い、画素領域１Ａの複数の画素を露出するパターンである。画素領域１Ａにおいて、隣り合う画素同士の間の領域は、レジストパターンＲＰ４に覆われている。ここで、隣り合う画素間においてレジストパターンＲＰ４が覆っている領域の幅は、図３０に示した工程において、隣り合う画素同士の間でレジストパターンＲＰ３から露出している領域の幅よりも広い。
つまり、図３６に示すように、金属膜ＢＭの直上に形成されたレジストパターンＲＰ４の幅は、当該金属膜ＢＭの幅よりも大きい。すなわち、平面視において、レジストパターンＲＰ４の側壁は、金属膜ＢＭに対し、金属膜ＢＭの側壁よりも外側に位置している。
次に、図３７に示すように、レジストパターンＲＰ４をマスクとしてドライエッチングを行うことで、画素領域１Ａの絶縁膜ＩＦ３の一部および層間絶縁膜ＩＬ４の一部を除去する。つまり、後の工程でカラーフィルタを形成する領域の絶縁膜ＩＦ３および層間絶縁膜ＩＬ４を除去する。これにより、各画素のライナー膜ＬＦ２の上面を露出させる。その後、レジストパターンＲＰ４を除去する。画素領域１Ａでは、この工程により、金属膜ＢＭの上面を覆う絶縁膜ＩＦ３と、金属膜ＢＭの側壁を覆う層間絶縁膜ＩＬ４とが残る。金属膜ＢＭと、当該金属膜ＢＭの上面に接する絶縁膜ＩＦ３と、当該金属膜ＢＭの側壁に接する層間絶縁膜ＩＬ４とは、隔壁ＳＷ４を構成している。
隣り合う隔壁ＳＷ４同士の間の領域はカラーフィルタを形成する領域であり、この領域には絶縁膜ＩＦ３および層間絶縁膜ＩＬ４は形成されていない。以上の工程により、画素領域１Ａにおいて隣り合う画素同士の間に、隔壁ＳＷ４が形成される。金属膜ＢＭはライナー膜ＬＦ２、絶縁膜ＩＦ３および層間絶縁膜ＩＬ４により覆われているため、金属膜ＢＭが酸化して不安定な膜となることを防ぐことができる。隣り合う隔壁ＳＷ４同士の間の領域は、後にカラーフィルタを形成する領域である。
次に、図３８に示すように、フォトリソグラフィ技術およびエッチング法を用いて、周辺回路領域１Ｂの絶縁膜ＩＦ３を一部除去することで、パッドＰＦの上面を露出させる。続いて、不動態化処理を行うことで、絶縁膜ＩＦ３から露出するパッドＰＦの上面に金属酸化膜ＰＳを形成する。
次に、図３９に示すように、図１１および図１２を用いて説明した工程と同様の工程を行うことで、隣り合う隔壁ＳＷ４間にカラーフィルタＣＦを形成し、その後、各カラーフィルタＣＦ上にマイクロレンズＭＬを形成する。これにより、本実施の形態の変形例の半導体装置が完成する。
ここで、図４０に、カラーフィルタＣＦおよびその両側の隔壁ＳＷ４を拡大した断面図を示す。図４０では、図２と同様に、入射光Ｌ１〜Ｌ３を示している。入射光Ｌ１は、カラーフィルタＣＦの上面に入射し、隔壁ＳＷ４に入射することなくフォトダイオードに達する光である。入射光Ｌ２は、カラーフィルタＣＦの上面に入射し、隔壁ＳＷ４を構成する金属膜ＢＭの側壁で反射してフォトダイオードに達する光である。すなわち、隔壁ＳＷ４を構成する金属膜ＢＭは光を全反射するため、入射光Ｌ２は金属膜ＢＭの側壁において全反射し、カラーフィルタＣＦの直下のフォトダイオードに達する。
また、入射光Ｌ３は、隔壁ＳＷ４の上面に入射する光である。ここで、入射光Ｌ３は隔壁ＳＷ４を構成する金属膜ＢＭの上面において全反射するため、金属膜ＢＭ内を透過することはない。したがって、前記実施の形態１に比べ、隔壁ＳＷ４の上面に照射された光が、画素のフォトダイオードＰＤにより受光される可能性をより低下させることができる。このため、混色の発生を防ぐことができ、半導体装置の性能を向上させることができる。
また、本実施の形態では、フォトリソグラフィ技術およびエッチング法を用いて金属膜ＭＦ（図１７参照）をパターニングした前記実施の形態２と異なり、図３０〜図３３を用いて説明したように、金属膜ＢＭを、層間絶縁膜ＩＬ４に開口された溝内に埋め込むことで形成している。フォトリソグラフィ技術およびエッチング法を用いて金属膜を加工した場合、壁状の金属膜を高いアスペクト比で形成することは困難であり、金属膜の幅を小さくすると、金属膜が倒壊する虞がある。
これに対し、本実施の形態では、溝に金属膜ＢＭを埋め込むことで金属膜ＢＭのパターンを形成しているため、上記の方法に比べ、容易にアスペクト比の高い金属膜ＢＭを形成することができる。したがって、隔壁ＳＷ４の微細化が容易となるため、画素の受光面を拡げることが可能となり、半導体装置の性能を向上させることができる。
また、本実施の形態では、図１４〜図２１を用いて説明した撮像素子と異なり、隔壁間のカラーフィルタを形成する領域の底部に、絶縁膜ＩＦ２（図２１参照）が残っていない。つまり、図３９に示すように、隣り合う隔壁ＳＷ４間の底部のライナー膜ＬＦ２が絶縁膜ＩＦ２に覆われていない。したがって、カラーフィルタＣＦとフォトダイオードＰＤとの間の膜の積層数を低減することができるため、画素に入射した光が、フォトダイオードＰＤに達するまでの過程で減衰することを防ぐことができる。すなわち、光の透過性を高めることができるため、半導体装置の性能を高めることができる。
（実施の形態４）
本実施の形態は、上記比較例と同様に、カラーフィルタよりも屈折率が小さい膜を用いて隔壁を構成するものであるが、当該膜をエッチングにより加工して形成する際にメタルマスクを用い、当該メタルマスクを隔壁の一部として残す点で、上記比較例とは異なる。以下では、本実施の形態の半導体装置およびその製造工程について、図４１〜図４５を用いて説明する。図４１〜図４４は、本実施の形態である半導体装置の製造方法を示す断面図である。また、図４５は、本実施の形態の半導体装置の変形例である撮像素子を示す断面図である。
本実施の形態の半導体装置の製造工程では、まず、図３〜図６を用いて説明した工程を行った後、図４１に示すように、例えばスパッタリング法を用いて、絶縁膜ＩＦ１上に金属膜ＭＭを形成する。金属膜ＭＭは、例えばＴｉＮ（窒化チタン）膜からなる。
次に、図４２に示すように、フォトリソグラフィ技術およびエッチング法を用いて、金属膜ＭＭをパターニングする。これにより、周辺回路領域１Ｂの金属膜ＭＭは除去され、画素領域１Ａにおいて隣り合う画素同士の間の領域には、金属膜ＭＭからなるパターンが残る。つまり、周辺回路領域１Ｂおよび画素においては、絶縁膜ＩＦ１の上面が露出している。
次に、図４３に示すように、金属膜ＭＭをハードマスクとしてドライエッチングを行うことで、絶縁膜ＩＦ１および層間絶縁膜ＩＬ４を一部除去する。このエッチング工程では、周辺回路領域１Ｂをレジストパターン（図示しない）により覆い、当該レジストパターンもマスクとして用いる。その後、当該レジストパターンを除去する。
この工程により、各画素におけるライナー膜ＬＦ２の上面を露出させる。これにより、隣り合う画素同士の間において、ライナー膜ＬＦ２上に順に形成された層間絶縁膜ＩＬ４、絶縁膜ＩＦ１および金属膜ＭＭからなる隔壁ＳＷ５を形成する。ここで、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ４と、層間絶縁膜ＩＬ４上に積層され、例えば酸化シリコン膜からなる絶縁膜ＩＦ１とは、絶縁膜Ｓ１を構成している。隔壁ＳＷ５は、絶縁膜Ｓ１と、絶縁膜Ｓ１上に積層された金属膜ＭＭとにより構成されている。
次に、図１０〜図１２を用いて説明した工程を行うことで、図４４に示す本実施の形態の半導体装置が完成する。
ここで、図４５に、カラーフィルタＣＦおよびその両側の隔壁ＳＷ５を拡大した断面図を示す。図４５では、図２と同様に、入射光Ｌ１〜Ｌ３を図示している。入射光Ｌ１は、カラーフィルタＣＦの上面に入射し、隔壁ＳＷ５に入射することなくフォトダイオードに達する光である。入射光Ｌ２は、カラーフィルタＣＦの上面に入射し、隔壁ＳＷ５の側壁で反射してフォトダイオードに達する光である。すなわち、隔壁ＳＷ５を構成する絶縁膜Ｓ１は、カラーフィルタＣＦよりも屈折率が小さい材料により構成されているため、入射光Ｌ２は絶縁膜Ｓ１の側壁において全反射し、カラーフィルタＣＦの直下のフォトダイオードに達する。また、金属膜ＭＭは光を透過させない膜であるため、金属膜ＭＭの側壁に入射した光は、全反射してフォトダイオードに達する。
また、入射光Ｌ３は、隔壁ＳＷ５の上面に入射する光である。ここで、入射光Ｌ３は隔壁ＳＷ５を構成する金属膜ＭＭの上面において全反射するため、隔壁ＳＷ５内を透過することはない。したがって、前記実施の形態１に比べ、隔壁ＳＷ５の上面に照射された光が、画素のフォトダイオードＰＤにより受光される可能性をより低減することができる。このため、混色の発生を防ぐことができ、半導体装置の性能を向上させることができる。
また、パターニングを行う際には、例えばＴｉＮ（窒化チタン）膜などの金属膜をメタルマスクとして利用することで、高い精度で微細なパターンを形成することができる。つまり、半導体装置を微細化する場合には、本実施の形態のように、金属膜からなるパターンをハードマスクとしてエッチングを行うことが考えられる。
メタルマスクを用いてパターニングを行う場合には、メタルマスクを用いたエッチング工程の後に、当該メタルマスクを除去することが考えられる。ここで、本実施の形態の隔壁ＳＷ５は光の遮蔽を目的の一つとして設けられるものである。このため、パターニングにより絶縁膜Ｓ１を形成した後に、絶縁膜Ｓ１上のメタルマスクである金属膜ＭＭを除去する必要はない。
ここでは、金属膜ＭＭを隔壁ＳＷ５の上部に残すため、図４３の工程の後に金属膜ＭＭを除去する工程を行う必要がない。したがって、半導体装置の製造工程を簡略化することができる。さらに、金属膜ＭＭを隔壁ＳＷ５の上部に残すことで、図４５を用いて上述したように、隔壁ＳＷ５の上面に入射する光が隔壁ＳＷ５内および画素に浸入することを防ぐことができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
その他、実施の形態に記載された内容の一部を以下に記載する。
［付記１］半導体基板と、
前記半導体基板に形成された、受光により信号電荷を生成する光電変換素子と、
前記光電変換素子上に形成された複数の隔壁と、
を有し、
前記半導体基板の主面に沿う方向において隣り合う前記複数の隔壁同士の間の領域は、前記光電変換素子に照射される光が透過する第１膜を形成する第１領域であり、
前記複数の隔壁のそれぞれは、第２膜と、前記第２膜の上面を覆う金属膜とを含み、
前記第１膜は前記第２膜よりも屈折率が大きい、半導体装置。
［付記２］付記１記載の半導体装置において、
前記第１領域に、前記第１膜が形成されている、半導体装置。
［付記３］付記１記載の半導体装置において、
前記第１膜は、カラーフィルタである、半導体装置。
「付記４」（ａ１）半導体基板に、受光により信号電荷を生成する光電変換素子を形成する工程、
（ｂ１）前記光電変換素子上を覆う金属膜を形成する工程、
（ｃ１）前記光電変換素子の直上で、かつ、前記光電変換素子に照射される光が透過する第１膜を形成する予定の第１領域の前記金属膜を選択的に除去することで、前記金属膜から前記光電変換素子を露出させる工程、
を有し、
前記第１領域を挟む前記金属膜のそれぞれは、隔壁を構成している、半導体装置の製造方法。
［付記５］付記４記載の半導体装置の製造方法において、
（ｄ１）前記（ｃ１）工程の後、前記第１領域に前記第１膜を形成する工程をさらに有する、半導体装置の製造方法。
［付記６］付記４記載の半導体装置の製造方法において、
（ｅ１）前記（ｃ１）工程の後、前記第１領域を挟む前記金属膜のそれぞれを覆うように、前記半導体基板上に第１絶縁膜を形成する工程、
（ｆ１）前記金属膜を覆う前記第１絶縁膜を薄膜化する工程、
をさらに有し、
前記隔壁は、前記金属膜と、前記金属膜の上面および側壁を覆う前記第１絶縁膜を含む、半導体装置の製造方法。
［付記７］付記４記載の半導体装置の製造方法において、
前記半導体基板は、前記半導体基板の主面に沿って並ぶ第２領域および第３領域を有しており、
前記（ａ１）工程では、前記第２領域の前記半導体基板に前記光電変換素子を形成し、
前記（ｃ１）工程では、前記第１領域の前記金属膜と、前記第３領域の前記金属膜の一部を除去することで、前記第３領域に前記金属膜からなるパッドを形成し、
（ｅ２）前記（ｃ１）工程の後、前記第１領域を挟む前記金属膜と、前記パッドとをそれぞれ覆うように、前記半導体基板上に第１絶縁膜を形成する工程、
（ｆ２）前記第２領域の前記第１絶縁膜と、前記第３領域の一部の前記第１絶縁膜とを除去することで、前記第２領域の前記金属膜と、前記パッドの上面とを露出させる工程、
（ｇ１）前記金属膜および前記パッドのそれぞれの表面の一部を不動態化処理することで、前記金属膜の上面および側壁を覆う第２絶縁膜と、前記パッドの上面を覆う第３絶縁膜とを形成する工程、
をさらに有し、
前記隔壁は、前記第２領域の前記金属膜と、前記第２領域の前記金属膜を覆う前記第２絶縁膜を含む、半導体装置の製造方法。
［付記８］（ａ１）半導体基板に、受光により信号電荷を生成する光電変換素子を形成する工程、
（ｂ１）前記光電変換素子上を覆う第２膜を形成する工程、
（ｃ１）前記半導体基板の主面に沿う方向において、前記光電変換素子の直上で、かつ、前記光電変換素子に照射される光が透過する第１膜を形成する予定の第１領域を挟む領域の、それぞれの前記第２膜を貫通する溝を形成する工程、
（ｄ１）前記溝内に金属膜を埋め込んで形成した後、前記金属膜の上面および前記第２膜のそれぞれの上面を平坦化する工程、
（ｅ１）前記金属膜の上面を覆う第３膜を形成する工程、
（ｆ１）前記第１領域の前記第３膜および前記第２膜を除去することで、前記金属膜、前記金属膜の側壁を覆う前記第２膜、および、前記金属膜の上面を覆う前記第３膜を含む隔壁を形成する工程、
を有する、半導体装置の製造方法。
［付記９］付記８記載の半導体装置の製造方法において、
（ｇ１）前記（ｆ１）工程の後、前記第１領域に前記第１膜を形成する工程をさらに有する、半導体装置の製造方法。
［付記１０］（ａ１）半導体基板に、受光により信号電荷を生成する光電変換素子を形成する工程、
（ｂ１）前記光電変換素子上を覆う第２膜を形成する工程、
（ｃ１）前記光電変換素子の直上で、かつ、前記光電変換素子に照射される光が透過する第１膜を形成する予定の第１領域を、前記半導体基板の主面に沿う方向において挟むように、金属膜からなるパターンを前記第２膜上に形成する工程、
（ｄ１）前記パターンをマスクとして前記第２膜を加工することで、第１領域の前記第２膜を除去し、これにより、前記第２膜と、前記第２膜の上面を覆う前記パターンとを含む隔壁を形成する工程、
を有し、
前記第１膜は前記第２膜よりも屈折率が大きい、半導体装置の製造方法。
［付記１１］付記１０記載の半導体装置の製造方法において、
（ｅ１）前記（ｄ１）工程の後、前記第１領域に前記第１膜を形成する工程をさらに有する、半導体装置の製造方法。
１Ａ 画素領域
１Ｂ 周辺回路領域
ＢＭ 金属膜
ＣＦ カラーフィルタ
ＧＥ ゲート電極
ＩＦ１〜ＩＦ３ 絶縁膜
ＩＬ、ＩＬ１〜ＩＬ４ 層間絶縁膜
Ｌ１〜Ｌ３ 入射光
ＬＦ１〜ＬＦ３ ライナー膜
Ｍ１〜Ｍ３ 配線
ＭＦ 金属膜
ＭＬ マイクロレンズ
ＭＭ 金属膜
ＰＤ フォトダイオード
ＰＦ パッド
ＰＳ 金属酸化膜
ＲＰ１〜ＲＰ４ レジストパターン
Ｓ１、Ｓ２ 絶縁膜
ＳＢ 半導体基板
ＳＷ１〜ＳＷ５、ＳＷａ 隔壁
ＷＧ 光導波路

Claims (13)

  1. 半導体基板と、
    前記半導体基板に形成された、受光により信号電荷を生成する光電変換素子と、
    前記光電変換素子上に形成された複数の隔壁と、
    を有し、
    前記半導体基板の主面に沿う方向において隣り合う前記複数の隔壁同士の間の領域は、前記光電変換素子に照射される光が透過する第１膜を形成する第１領域であり、
    前記複数の隔壁のそれぞれは、第２膜と、前記第２膜の側壁および前記第１領域の間に形成された第３膜とを含んでおり、
    前記第３膜は前記第１膜よりも屈折率が大きく、
    前記第１膜は前記第２膜よりも屈折率が大きい、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１領域に、前記第１膜が形成されている、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１膜は、カラーフィルタである、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第２膜は酸化シリコン膜からなり、
    前記第３膜は窒化シリコン膜からなる、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第１領域と前記光電変換素子との間には、光導波路が形成されている、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第１領域と前記光導波路との間には、前記第３膜が形成されており、
    前記第２膜の上面は、前記第３膜に覆われている、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記光電変換素子と前記隔壁とは、平面視において重なっていない、半導体装置。
  8. （ａ１）半導体基板に、受光により信号電荷を生成する光電変換素子を形成する工程、
    （ｂ１）前記光電変換素子の直上で、かつ、前記光電変換素子に照射される光が透過する第１膜を形成する予定の第１領域を、前記半導体基板の主面に沿う方向において挟むように、複数の第２膜を形成する工程、
    （ｃ１）互いに隣接する前記第２膜と前記第１領域との間に、前記第２膜の側壁を覆う第３膜を形成することで、
    前記第２膜と、前記第２膜の側壁に接する前記第３膜とを含む隔壁を形成する工程、
    を有し、
    前記第３膜は前記第１膜よりも屈折率が大きく、
    前記第１膜は前記第２膜よりも屈折率が大きい、半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    （ｄ１）前記（ｃ１）工程の後、前記第１領域に前記第１膜を形成する工程をさらに有する、半導体装置の製造方法。
  10. 請求項８記載の半導体装置の製造方法において、
    前記第１膜は、カラーフィルタである、半導体装置の製造方法。
  11. 請求項８記載の半導体装置の製造方法において、
    前記第２膜は酸化シリコン膜からなり、
    前記第３膜は窒化シリコン膜からなる、半導体装置の製造方法。
  12. 請求項８記載の半導体装置の製造方法において、
    （ａ２）前記（ｂ１）工程の前に、前記光電変換素子と前記第１領域との間に、光導波路を形成する工程をさらに有する、半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    前記（ｃ１）工程では、前記第２膜の上面、側壁、および前記光導波路の上面を覆う前記第３膜を形成し、
    前記第１領域と前記光導波路との間には、前記第３膜が形成されており、
    前記第２膜の上面は、前記第３膜に覆われている、半導体装置の製造方法。
JP2013231655A 2013-11-08 2013-11-08 半導体装置およびその製造方法 Active JP6262496B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2013231655A JP6262496B2 (ja) 2013-11-08 2013-11-08 半導体装置およびその製造方法
TW103136193A TWI637498B (zh) 2013-11-08 2014-10-20 半導體裝置及其製造方法
KR1020140152636A KR20150053707A (ko) 2013-11-08 2014-11-05 반도체 장치 및 그 제조 방법
CN201410643163.1A CN104637965A (zh) 2013-11-08 2014-11-07 半导体器件及用于形成半导体器件的方法
US14/536,589 US20150130007A1 (en) 2013-11-08 2014-11-08 Semiconductor device, and method for forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013231655A JP6262496B2 (ja) 2013-11-08 2013-11-08 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2015092521A true JP2015092521A (ja) 2015-05-14
JP6262496B2 JP6262496B2 (ja) 2018-01-17

Family

ID=53043053

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013231655A Active JP6262496B2 (ja) 2013-11-08 2013-11-08 半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US20150130007A1 (ja)
JP (1) JP6262496B2 (ja)
KR (1) KR20150053707A (ja)
CN (1) CN104637965A (ja)
TW (1) TWI637498B (ja)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017028241A (ja) * 2015-07-20 2017-02-02 采▲ぎょく▼科技股▲ふん▼有限公司ＶｉｓＥｒａ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏｍｐａｎｙ Ｌｉｍｉｔｅｄ イメージセンサ
JP2017063171A (ja) * 2014-05-01 2017-03-30 采▲ぎょく▼科技股▲ふん▼有限公司ＶｉｓＥｒａ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏｍｐａｎｙ Ｌｉｍｉｔｅｄ 固体撮像装置
US9634049B2 (en) 2014-05-01 2017-04-25 Visera Technologies Company Limited Solid-state imaging devices with enhanced angular response
JP2017130642A (ja) * 2016-01-20 2017-07-27 采▲ぎょく▼科技股▲ふん▼有限公司ＶｉｓＥｒａ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏｍｐａｎｙ Ｌｉｍｉｔｅｄ イメージセンサー
WO2017134864A1 (ja) * 2016-02-02 2017-08-10 ソニー株式会社 撮像素子、及び、カメラシステム
JP6283762B1 (ja) * 2016-11-17 2018-02-21 采▲ぎょく▼科技股▲ふん▼有限公司ＶｉｓＥｒａ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏｍｐａｎｙ Ｌｉｍｉｔｅｄ 光学センサ
WO2019065477A1 (ja) * 2017-09-29 2019-04-04 富士フイルム株式会社 光学フィルタの製造方法
JPWO2018174147A1 (ja) * 2017-03-24 2020-01-16 富士フイルム株式会社 構造体、近赤外線透過フィルタ層形成用組成物および光センサ
JP2020098960A (ja) * 2018-12-17 2020-06-25 凸版印刷株式会社 固体撮像素子及びその製造方法
JP2021005752A (ja) * 2019-06-25 2021-01-14 ブリルニクス インク 固体撮像装置、固体撮像装置の製造方法、および電子機器
WO2021106383A1 (ja) * 2019-11-28 2021-06-03 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器
WO2022118613A1 (ja) * 2020-12-01 2022-06-09 ソニーセミコンダクタソリューションズ株式会社 撮像装置
WO2022269990A1 (ja) * 2021-06-24 2022-12-29 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び電子機器
WO2023149154A1 (ja) * 2022-02-03 2023-08-10 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、電子機器
KR102673170B1 (ko) 2016-09-02 2024-06-05 엘지디스플레이 주식회사 유기발광표시장치 및 그 제조방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015139979A1 (en) * 2014-03-21 2015-09-24 Koninklijke Philips N.V. Cmut device and manufacturing method
EP3660902A1 (en) * 2014-11-19 2020-06-03 Ams Ag Semiconductor device comprising an aperture array
TWI600125B (zh) * 2015-05-01 2017-09-21 精材科技股份有限公司 晶片封裝體及其製造方法
US10319765B2 (en) * 2016-07-01 2019-06-11 Canon Kabushiki Kaisha Imaging device having an effective pixel region, an optical black region and a dummy region each with pixels including a photoelectric converter
US10103194B2 (en) * 2016-09-26 2018-10-16 Omnivision Technologies, Inc. Self-aligned optical grid on image sensor
KR102628201B1 (ko) 2016-10-05 2024-01-23 티씨엘 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 액정 표시 장치
US10535698B2 (en) * 2017-11-28 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor with pad structure
KR102606735B1 (ko) 2018-06-19 2023-11-28 에스케이하이닉스 주식회사 반사 방지층 내에 매립된 그리드 패턴들을 갖는 이미지 센서
KR102602673B1 (ko) * 2018-10-12 2023-11-17 삼성디스플레이 주식회사 표시 장치 및 표시 장치 제조 방법
US11245823B2 (en) * 2019-08-13 2022-02-08 Omnivision Technologies, Inc. Fully buried color filter array of image sensor
US11581349B2 (en) * 2019-12-16 2023-02-14 Taiwan Semiconductor Manufacturing Company Limited Backside refraction layer for backside illuminated image sensor and methods of forming the same
CN112133734B (zh) * 2020-09-29 2022-08-30 湖北长江新型显示产业创新中心有限公司 显示面板及显示装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11121725A (ja) * 1997-10-16 1999-04-30 Sony Corp 固体撮像素子とその製造方法
JP2005294647A (ja) * 2004-04-01 2005-10-20 Matsushita Electric Ind Co Ltd 固体撮像装置およびその製造方法
US20090200622A1 (en) * 2008-02-11 2009-08-13 Omnivision Technologies, Inc. Self-aligned filter for an image sensor
JP2010067926A (ja) * 2008-09-12 2010-03-25 Sony Corp 固体撮像装置とその製造方法並びに電子機器
JP2012124377A (ja) * 2010-12-09 2012-06-28 Sony Corp 固体撮像装置とその製造方法、及び電子機器
JP2012227475A (ja) * 2011-04-22 2012-11-15 Panasonic Corp 固体撮像装置
JP2012227476A (ja) * 2011-04-22 2012-11-15 Panasonic Corp 固体撮像装置およびその製造方法
WO2013021541A1 (ja) * 2011-08-10 2013-02-14 パナソニック株式会社 固体撮像装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101688084B1 (ko) * 2010-06-30 2016-12-20 삼성전자주식회사 이미지 센서 및 이를 포함하는 패키지
US9219092B2 (en) * 2012-02-14 2015-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Grids in backside illumination image sensor chips and methods for forming the same
US9349769B2 (en) * 2012-08-22 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensor comprising reflective guide layer and method of forming the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11121725A (ja) * 1997-10-16 1999-04-30 Sony Corp 固体撮像素子とその製造方法
JP2005294647A (ja) * 2004-04-01 2005-10-20 Matsushita Electric Ind Co Ltd 固体撮像装置およびその製造方法
US20090200622A1 (en) * 2008-02-11 2009-08-13 Omnivision Technologies, Inc. Self-aligned filter for an image sensor
JP2010067926A (ja) * 2008-09-12 2010-03-25 Sony Corp 固体撮像装置とその製造方法並びに電子機器
JP2012124377A (ja) * 2010-12-09 2012-06-28 Sony Corp 固体撮像装置とその製造方法、及び電子機器
JP2012227475A (ja) * 2011-04-22 2012-11-15 Panasonic Corp 固体撮像装置
JP2012227476A (ja) * 2011-04-22 2012-11-15 Panasonic Corp 固体撮像装置およびその製造方法
WO2013021541A1 (ja) * 2011-08-10 2013-02-14 パナソニック株式会社 固体撮像装置

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017063171A (ja) * 2014-05-01 2017-03-30 采▲ぎょく▼科技股▲ふん▼有限公司ＶｉｓＥｒａ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏｍｐａｎｙ Ｌｉｍｉｔｅｄ 固体撮像装置
US9634049B2 (en) 2014-05-01 2017-04-25 Visera Technologies Company Limited Solid-state imaging devices with enhanced angular response
JP2017028241A (ja) * 2015-07-20 2017-02-02 采▲ぎょく▼科技股▲ふん▼有限公司ＶｉｓＥｒａ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏｍｐａｎｙ Ｌｉｍｉｔｅｄ イメージセンサ
US10319760B2 (en) 2015-07-20 2019-06-11 Visera Technologies Company Limited Image sensor
JP2017130642A (ja) * 2016-01-20 2017-07-27 采▲ぎょく▼科技股▲ふん▼有限公司ＶｉｓＥｒａ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏｍｐａｎｙ Ｌｉｍｉｔｅｄ イメージセンサー
US9837455B2 (en) 2016-01-20 2017-12-05 Visera Technologies Company Limited Image sensor
WO2017134864A1 (ja) * 2016-02-02 2017-08-10 ソニー株式会社 撮像素子、及び、カメラシステム
US10461106B2 (en) 2016-02-02 2019-10-29 Sony Corporation Imaging element and camera system
KR102673170B1 (ko) 2016-09-02 2024-06-05 엘지디스플레이 주식회사 유기발광표시장치 및 그 제조방법
JP6283762B1 (ja) * 2016-11-17 2018-02-21 采▲ぎょく▼科技股▲ふん▼有限公司ＶｉｓＥｒａ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏｍｐａｎｙ Ｌｉｍｉｔｅｄ 光学センサ
JP2018082138A (ja) * 2016-11-17 2018-05-24 采▲ぎょく▼科技股▲ふん▼有限公司ＶｉｓＥｒａ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏｍｐａｎｙ Ｌｉｍｉｔｅｄ 光学センサ
US9991302B1 (en) 2016-11-17 2018-06-05 Visera Technologies Company Limited Optical sensor with color filters having inclined sidewalls
JPWO2018174147A1 (ja) * 2017-03-24 2020-01-16 富士フイルム株式会社 構造体、近赤外線透過フィルタ層形成用組成物および光センサ
US10991749B2 (en) 2017-03-24 2021-04-27 Fujifilm Corporation Structure, composition for forming near-infrared transmitting filter layer, and optical sensor
CN111149021A (zh) * 2017-09-29 2020-05-12 富士胶片株式会社 滤光器的制造方法
WO2019065477A1 (ja) * 2017-09-29 2019-04-04 富士フイルム株式会社 光学フィルタの製造方法
JP2020098960A (ja) * 2018-12-17 2020-06-25 凸版印刷株式会社 固体撮像素子及びその製造方法
JP7310130B2 (ja) 2018-12-17 2023-07-19 凸版印刷株式会社 固体撮像素子及びその製造方法
JP2021005752A (ja) * 2019-06-25 2021-01-14 ブリルニクス インク 固体撮像装置、固体撮像装置の製造方法、および電子機器
JP7398215B2 (ja) 2019-06-25 2023-12-14 ブリルニクス シンガポール プライベート リミテッド 固体撮像装置、固体撮像装置の製造方法、および電子機器
WO2021106383A1 (ja) * 2019-11-28 2021-06-03 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器
WO2022118613A1 (ja) * 2020-12-01 2022-06-09 ソニーセミコンダクタソリューションズ株式会社 撮像装置
WO2022269990A1 (ja) * 2021-06-24 2022-12-29 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び電子機器
WO2023149154A1 (ja) * 2022-02-03 2023-08-10 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、電子機器

Also Published As

Publication number Publication date
CN104637965A (zh) 2015-05-20
US20150130007A1 (en) 2015-05-14
TW201519425A (zh) 2015-05-16
JP6262496B2 (ja) 2018-01-17
KR20150053707A (ko) 2015-05-18
TWI637498B (zh) 2018-10-01

Similar Documents

Publication Publication Date Title
JP6262496B2 (ja) 半導体装置およびその製造方法
US9437635B2 (en) Solid-state image sensor, method of manufacturing the same and camera
US9373658B2 (en) Solid-state image pickup apparatus, image pickup system including solid-state image pickup apparatus, and method for manufacturing solid-state image pickup apparatus
JP5357441B2 (ja) 固体撮像装置の製造方法
US8638382B2 (en) Solid-state imaging device and electronic apparatus
TWI430437B (zh) 固態成像裝置以及相機模組
US9647021B2 (en) Semiconductor device manufacturing method
US8633559B2 (en) Solid-state imaging device, method of manufacturing the same, and electronic apparatus
US20080079106A1 (en) Solid-state imaging device
JP2009021415A (ja) 固体撮像装置およびその製造方法
JP5709564B2 (ja) 半導体装置の製造方法
JP6021439B2 (ja) 固体撮像装置
US20120199928A1 (en) Semiconductor device and method for manufacturing the same
JP6083572B2 (ja) 固体撮像装置及びその製造方法
JP5948783B2 (ja) 固体撮像装置、および電子機器
JP5225233B2 (ja) 光電変換装置
JP2007294667A (ja) 固体撮像素子の製造方法および固体撮像素子
KR20050105586A (ko) 이미지센서 및 그 제조방법
US20240162263A1 (en) Imaging device
JP5329001B2 (ja) 半導体装置の製造方法
JP2014086515A (ja) 撮像装置、その製造方法及びカメラ
JP2006165329A (ja) 固体撮像装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161011

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170612

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170620

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170810

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171003

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171030

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171214

R150 Certificate of patent or registration of utility model

Ref document number: 6262496

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150