KR20150053707A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20150053707A
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다께시 가와무라
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

본 발명의 과제는, 촬상 소자를 구성하는 화소에서 혼색이 발생하는 것을 방지함으로써, 반도체 장치의 성능을 향상시키는 것이다.
인접하는 화소끼리의 사이의 영역이며, 각 화소의 컬러 필터(CF)를 형성하는 영역을 분리하는 영역에, 컬러 필터(CF)보다도 굴절률이 작은 절연막(S1)과, 절연막(S1)의 측벽을 덮도록 형성된, 컬러 필터(CF)보다도 굴절률이 큰 절연막(S2)에 의해, 격벽(SW1)을 구성한다. 이에 의해, 격벽(SW1)의 상면에 입사된 광이, 인접하는 화소에 침입하는 것을 방지한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE, AND METHOD FOR FORMING THE SAME}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것이며, 특히, 촬상 소자를 포함하는 반도체 장치 및 그 제조 방법에 적용하여 유효한 기술에 관한 것이다.
디지털 카메라 등에 사용되는 촬상 소자(화상 소자)는, 매트릭스 형상으로 복수 배열한 화소를 갖고 있으며, 각 화소에는, 광을 검출하여 전하를 발생시키는 포토 다이오드 등의 광전 변환 소자가 형성되어 있다. 복수의 포토 다이오드의 각각의 위에는, 적색, 청색 또는 녹색 등의 특정한 색의 광을 포토 다이오드에 보내 주기 위한 컬러 필터를 설치하는 것이 알려져 있다. 또한, 특정한 화소에 대하여, 인접하는 화소로부터 광이 침입하는 것에 기인하여 혼색이 일어나는 것을 방지하는 구조로서, 인접하는 컬러 필터끼리의 사이에, 컬러 필터보다도 굴절률이 작은 재료를 포함하는 격벽을 형성하는 것이 알려져 있다.
특허문헌 1(일본 특허 공개 제2011-258728호 공보)에는, 인접하는 컬러 필터끼리의 사이에, 광을 투과시키지 않는 Al(알루미늄) 등의 금속을 사용한 차광벽을 설치한 구조가 기재되어 있다. 또한, 특허문헌 1에 있어서, 차광벽의 구체적인 제조 방법은 기재되어 있지 않다.
특허문헌 2(일본 특허 공개 제2007-220832호 공보)에는, 반도체 기판의 주면을 따르는 방향으로 배열하는 복수층의 막을 겹쳐서 차광벽을 구성하여, 혼색을 방지하는 것이 기재되어 있다. 여기에서는, 차광벽을 구성하는 막의 재료의 예로서 산화 실리콘, 질화 실리콘 및 그 밖의 재료가 예시되어 있지만, 그 위치 관계나 굴절률의 관계에 대해서는 언급되어 있지 않다.
일본 특허 공개 제2011-258728호 공보 일본 특허 공개 제2007-220832호 공보
최근, 휴대 전화기 등에 사용되는 촬상 소자에 있어서 화소의 미세화가 진행되고 있고, 격벽의 크기도 축소 경향이 있지만, 이에 비해 컬러 필터의 박막화는 곤란하다. 이로 인해, 격벽의 높이를 컬러 필터의 막 두께에 맞춘 채 격벽의 폭을 좁게 하는 것이 요망되지만, 이러한 높은 애스펙트비를 갖는 격벽을 형성하는 것은 용이하지 않아, 격벽의 폭은 어느 정도의 크기가 필요해지는 것을 생각할 수 있다.
또한, 광은, 굴절률이 큰 매질로부터 굴절률이 작은 매질을 향하여 진행할 경우, 그들의 매질의 경계에서 전반사되는 성질을 갖는다. 이에 반해, 광이 굴절률이 작은 매질로부터 큰 매질로 진행하는 경우에는, 전반사가 일어나기 어렵다.
여기서, 컬러 필터끼리를 분리하는 격벽, 즉 차광벽을, 컬러 필터보다도 굴절률이 작은 산화 실리콘막 등에 의해 형성한 경우, 컬러 필터에 대하여 상방으로부터 비스듬히 침입한 광이 격벽에 도달하면, 당해 굴절의 관계에 의해 광은 전반사되어, 인접하는 화소간에서의 혼색을 방지할 수 있다. 그러나 이 경우, 격벽의 상면으로부터 산화 실리콘막 내에 입사한 광은, 격벽과 컬러 필터의 경계에 달했을 때, 상기 굴절률의 관계에 의해 전반사되지 않고, 컬러 필터 내에 침입한다.
이 경우, 특정한 화소의 바로 위의 영역 외측으로부터 광이 당해 화소에 침입하므로, 혼색이 일어나고, 당해 화소로부터 올바른 출력이 행하여지지 않아, 반도체 장치의 성능이 저하되는 문제가 발생한다.
그 밖의 목적과 신규인 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본원에서 개시되는 실시 형태 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
일 실시 형태인 반도체 장치는, 반도체 기판에 형성된 광전 변환 소자와, 당해 광전 변환 소자의 바로 위의 컬러 필터를 형성하는 영역을 사이에 두도록 형성된 복수의 격벽을 갖고, 복수의 격벽 각각은, 컬러 필터보다도 굴절률이 작은 제1막과, 제1막의 측벽을 덮고, 컬러 필터보다도 굴절률이 큰 제2막을 포함하는 것이다.
또한, 일 실시 형태인 반도체 장치의 제조 방법은, 화소에 있어서 컬러 필터를 형성하는 영역을 사이에 두도록, 컬러 필터보다도 굴절률이 작은 제1막을 형성한 후, 당해 제1막의 측벽을 덮고, 컬러 필터보다도 굴절률이 큰 제2막을 형성함으로써, 제1막 및 제2막을 포함하는 격벽을 형성하는 것이다.
본원에서 개시되는 일 실시 형태에 의하면, 반도체 장치의 성능을 향상시킬 수 있다. 특히, 화소에서의 혼색의 발생을 방지할 수 있다.
도 1은 본 발명의 실시 형태 1인 반도체 장치를 도시하는 단면도이다.
도 2는 본 발명의 실시 형태 1인 반도체 장치를 도시하는 단면도이다.
도 3은 본 발명의 실시 형태 1인 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 4는 도 3에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 5는 도 4에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 6은 도 5에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 7은 도 6에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 8은 도 7에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 9는 도 8에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 10은 도 9에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 11은 도 10에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 12는 도 11에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 13은 본 발명의 실시 형태 1의 변형예인 반도체 장치를 도시하는 단면도이다.
도 14는 본 발명의 실시 형태 2인 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 15는 도 14에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 16은 도 15에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 17은 도 16에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 18은 도 17에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 19는 도 18에 이어지는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 20은 도 19에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 21은 도 20에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 22는 본 발명의 실시 형태 2인 반도체 장치를 도시하는 단면도이다.
도 23은 본 발명의 실시 형태 2의 변형예인 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 24는 도 23에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 25는 도 24에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 26은 도 25에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 27은 본 발명의 실시 형태 2의 변형예인 반도체 장치를 도시하는 단면도이다.
도 28은 본 발명의 실시 형태 3인 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 29는 도 28에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 30은 도 29에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 31은 도 30에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 32는 도 31에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 33은 도 32에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 34는 도 33에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 35는 도 34에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 36은 도 35에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 37은 도 36에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 38은 도 37에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 39는 도 38에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 40은 본 발명의 실시 형태 3인 반도체 장치를 도시하는 단면도이다.
도 41은 본 발명의 실시 형태 4인 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 42는 도 41에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 43은 도 42에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 44는 도 43에 계속되는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 45는 본 발명의 실시 형태 4인 반도체 장치를 도시하는 단면도이다.
도 46은 비교예인 반도체 장치를 도시하는 단면도이다.
이하, 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 부여하고, 그 반복 설명은 생략한다. 또한, 이하의 실시 형태에서는, 특히 필요할 때 이외는 동일 또는 마찬가지인 부분의 설명을 원칙으로서 반복하지 않는다.
또한, 본원에서는 촬상 소자를 구성하는 복수의 수광부 중 1개의 단위를 화소라고 칭한다. 화소는, 어레이 형상으로 복수 배열하여 화소 영역을 구성하는 것이다.
또한, 본원의 특징은 주로, 복수의 화소 각각을 구성하는 컬러 필터끼리의 사이의 격벽 구조 및 그 제조 방법에 있으므로, 이하의 실시 형태에서는, 화소를 구성하는 포토 다이오드, 주변 회로 등의 구조 및 제조 공정의 상세한 설명은 생략한다.
(실시 형태1)
본 실시 형태의 반도체 장치 및 그 제조 방법은, 특히 촬상 소자에서의 컬러 필터간의 격벽의 구조 및 그 제조 공정에 특징을 갖는 것이며, 화소에서의 혼색의 발생을 방지하여, 화소의 수광 정밀도를 높이는 것이다.
이하에, 도 1을 사용하여 본 실시 형태의 반도체 장치를 설명한다. 도 1은 본 실시 형태의 반도체 장치인 촬상 소자를 도시하는 단면도이다.
도 1에 도시한 바와 같이, 본 실시 형태의 촬상 소자는, 예를 들어 단결정 실리콘 등을 포함하는 반도체 기판(SB)을 갖고 있다. 반도체 기판(SB)은, 그 주면에 화소 영역(1A)과 주변 회로 영역(1B)을 갖고 있다. 즉, 화소 영역(1A) 및 주변 회로 영역(1B)은, 반도체 기판(SB)의 주면을 따라 배열되어 있다. 화소 영역(1A)은 촬상 소자의 수광부인 복수의 화소를 포함하는 영역이다. 이에 비해, 주변 회로 영역(1B)은 수광부가 아니고, 예를 들어 스위칭 등에 사용되는 소자이며, 고속 동작이 요구되는 저내압의 트랜지스터(도시 생략) 및 그 위의 배선층 등이 설치된 영역이다.
화소 영역(1A)에서의 각 화소의 반도체 기판(SB)의 상면에는, p형의 불순물(예를 들어 B(붕소))이 박힌 p형 반도체층과, n형의 불순물(예를 들어 P(인) 또는 As(비소))이 박힌 n형 반도체층이 형성되어 있다. p형 반도체층은 n형 반도체층보다도 얕은 깊이로 반도체 기판의 상면에 형성되어 있고, n형 반도체층은 p형 반도체층의 바로 아래에 형성되어 있다. p형 반도체층 및 n형 반도체층은 pn 접합되어 있고, 포토 다이오드(PD)를 구성하고 있다.
포토 다이오드(PD)는 반도체 기판(SB)의 주면에 형성된 반도체 소자이며, 평면에서 볼 때 직사각형의 형상을 갖고 있다. 포토 다이오드(PD)는, 입사광의 광량에 따른 신호 전하를 생성하는 광전 변환 소자이다. 또한, 도 1에서는 p형 반도체 영역의 형상 도시를 생략하고 있다. 포토 다이오드(PD)를 갖는 화소는, 반도체 기판(SB)의 상면을 따르는 세로 방향(y 방향) 및 가로 방향(x 방향)에 복수 배열되어 있다. 즉, 화소는 화소 영역(1A)에서 어레이 형상으로 나란히 배치되어 있다. 여기에서 말하는 화소는, 반도체 기판(SB)의 상면의 포토 다이오드(PD)뿐만 아니라, 그 포토 다이오드(PD)의 바로 위의 영역을 포함하고 있고, 후술하는 컬러 필터를 형성하는 영역도 포함하는 영역이다.
반도체 기판(SB) 상에는, 예를 들어 산화 실리콘막을 포함하는 게이트 절연막을 개재하여, 예를 들어 폴리실리콘막을 포함하는 게이트 전극(GE)이 형성되어 있다. 게이트 전극(GE)은, 화소 영역(1A)에서 복수 형성된 포토 다이오드(PD)의 각각에 인접하여 형성된 전송용 트랜지스터의 게이트를 구성한다. 포토 다이오드(PD)를 구성하는 n형 반도체 영역은, 전송용 트랜지스터의 소스 영역으로서 기능하는 영역이다.
또한, 여기에서는 전송용 트랜지스터의 드레인 영역의 도시를 생략하고 있다. 또한, 포토 다이오드(PD)는, 포토 다이오드(PD)에서 출력한 신호를 증폭하는 증폭용 트랜지스터 등의 트랜지스터에, 전송용 트랜지스터를 개재하여 접속되어 있지만, 여기에서는 전송용 트랜지스터만을 도시하고 있다. 또한, 주변 회로 영역(1B)에는, 주변 회로를 구성하는 복수의 트랜지스터 등의 반도체 소자가 형성되어 있지만, 여기에서는 그들의 반도체 소자의 도시를 생략하고 있다.
반도체 기판(SB) 상에는, 게이트 전극(GE)을 덮도록, 층간 절연막(IL)이 형성되어 있다. 층간 절연막(IL)은, 예를 들어 산화 실리콘막을 포함한다. 층간 절연막(IL)의 상면은 평탄화되어 있고, 화소 영역(1A) 및 주변 회로 영역(1B)의 층간 절연막(IL) 상에는 복수의 배선(M1)이 형성되어 있다. 배선(M1)은 예를 들어 주로 Cu(구리)를 포함하고, 화소 영역(1A)에서는, 인접하는 화소끼리의 사이에 형성되고, 포토 다이오드(PD) 또는 전송용 트랜지스터 등의 반도체 소자에, 콘택트 플러그(도시 생략)를 개재하여 전기적으로 접속되어 있다. 또한, 주변 회로 영역(1B)에서는 복수의 배선(M1)이 나란히 배치되고, 각 배선(M1)은, 예를 들어 주변 회로 영역(1B)의 반도체 기판(SB) 상에 형성된 트랜지스터에 콘택트 플러그(도시 생략)를 개재하여 전기적으로 접속되어 있다.
배선(M1)은, 층간 절연막(IL) 상에 형성된 층간 절연막(IL1)에 개구된 배선 홈 내에 매립되어 있고, 층간 절연막(IL1) 및 배선(M1)은 제1 배선층을 구성하고 있다. 배선(M1)의 상면 및 층간 절연막(IL1)의 상면은 동일한 높이로 평탄화되어 있다. 제1 배선층 상에는 층간 절연막(IL2)이 형성되어 있다. 층간 절연막(IL1 및 IL2)은, 모두 예를 들어 산화 실리콘막을 포함한다. 층간 절연막(IL2)과 배선(M1)의 사이에는, 예를 들어 SiC(탄화규소)막 또는 SiCN(탄질화규소)막을 포함하는 라이너막(LF1)이 형성되어 있다.
화소 영역(1A) 및 주변 회로 영역(1B)의 층간 절연막(IL2)의 상면에는, 층간 절연막(IL2)의 도중 깊이까지 달하는 배선 홈이 복수 형성되어 있고, 당해 배선 홈 내에는, 예를 들어 주로 Cu(구리)를 포함하는 배선(M2)이 형성되어 있다. 화소 영역(1A)의 배선(M2)은, 인접하는 화소끼리의 사이에 형성되고, 바로 아래의 배선(M1)에 비아(도시 생략)를 개재하여 전기적으로 접속되어 있다. 또한, 주변 회로 영역(1B)의 배선(M2)은, 바로 아래의 배선(M1)에 비아(도시 생략)를 개재하여 전기적으로 접속되어 있다. 상기 비아는, 배선(M2)과 일체가 되어 형성된, 주로 Cu(구리)를 포함하는 도체이며, 층간 절연막(IL2) 및 라이너막(LF1)을 관통하여, 배선(M2)의 하면으로부터 배선(M1)의 상면에 달하고 있다. 배선(M2), 층간 절연막(IL2), 라이너막(LF1) 및 상기 비아는 제2 배선층을 구성하고 있다.
배선(M2)의 상면 및 층간 절연막(IL2)의 상면은 동일한 높이로 평탄화되어 있다. 주변 회로 영역(1B)에 있어서, 제2 배선층 상에는 라이너막(LF2)을 개재하여 층간 절연막(IL3)이 형성되어 있다. 라이너막(LF2)은 예를 들어 SiC(탄화규소)막 또는 SiCN(탄질화규소)막을 포함하고, 층간 절연막(IL3)은 예를 들어 산화 실리콘막을 포함한다. 주변 회로 영역(1B)의 층간 절연막(IL3)은, 층간 절연막(IL2)과 마찬가지로, 상면의 복수의 배선 홈 각각에 매립된 배선(M3)을 갖고, 그들의 배선(M3)은 비아(도시 생략)를 개재하여 배선(M2)에 전기적으로 접속되어 있다. 주변 회로 영역(1B)에 있어서, 배선(M3), 층간 절연막(IL3), 라이너막(LF2) 및 비아는 제3 배선층을 구성하고 있다. 배선(M3)의 상면 및 층간 절연막(IL3)의 상면은 동일한 높이로 평탄화되어 있다.
여기서, 층간 절연막(IL3)은, 화소 영역(1A)에는 형성되어 있지 않다. 주변 회로 영역(1B)의 제3 배선층 상에는, 라이너막(LF3)을 개재하여 층간 절연막(IL4)이 형성되어 있다. 또한, 화소 영역(1A)의 제2 배선층 상에는, 라이너막(LF2)을 개재하여 층간 절연막(IL4)이 형성되어 있다. 층간 절연막(IL4)은 예를 들어 산화 실리콘막을 포함하고, 화소 영역(1A)에서는, 복수 배열하는 화소끼리의 사이에 형성되어 있다. 라이너막(LF3)은, 예를 들어 SiC(탄화규소)막 또는 SiCN(탄질화 규소)막을 포함한다.
주변 회로 영역(1B)에 있어서, 층간 절연막(IL4) 상에는, 예를 들어 주로 Al(알루미늄)을 포함하는 패드(PF)가 형성되어 있다. 패드(PF)는, 층간 절연막(IL4) 및 라이너막(LF3)을 관통하는 비아(도시 생략)를 개재하여 배선(M3)에 전기적으로 접속되어 있다.
층간 절연막(IL4) 상에는, 층간 절연막(IL4)의 상면과 패드(PF)의 일부를 덮는 절연막(IF1)이 형성되어 있다. 절연막(IF1)은 층간 절연막(IL4)과 동일한 재료를 포함하고, 예를 들어 산화 실리콘막을 포함한다. 주변 회로 영역(1B)에 있어서, 패드(PF)의 상면의 일부는 절연막(IF1)의 개구부에서 노출되어 있고, 절연막(IF1)으로부터 노출되어 있는 영역의 패드(PF)의 상면에는 금속 산화막(PS)이 형성되어 있다. 금속 산화막(PS)은, 패드(PF)를 구성하는 금속(예를 들어 Al(알루미늄))을 고의로 산화시키는 공정, 즉 부동태화 처리를 행하여 형성한 막이다.
화소 영역(1A)에 있어서, 층간 절연막(IL4) 및 절연막(IF1)을 포함하는 적층 구조를 갖는 절연막(S1)은, 각 화소에서 개구하고 있고, 벽 형상의 형상을 갖고 있다. 절연막(S1)은 인접하는 화소간에 배치되어 있고, 절연막(S1)의 개구부의 바로 아래에 포토 다이오드(PD)가 배치되어 있다. 절연막(S1)은 예를 들어 산화 실리콘막을 포함한다. 층간 절연막(IL4) 및 절연막(IF1)을 포함하는 적층막의 측벽, 즉 화소 영역(1A)의 절연막(S1)의 측벽은, 절연막(S2)에 의해 덮여 있다. 바꿔 말하면, 절연막(S2)은 화소 영역(1A)에 있어서, 층간 절연막(IL4) 및 절연막(IF1)을 포함하는 적층막의 개구부 내의 측벽을 덮고 있다.
절연막(S1)의 측벽과 절연막(S2)은 직접 접하고 있고, 절연막(S2)은, 절연막(S1)보다도 굴절률이 큰 막을 포함한다. 예를 들어, 절연막(S1)이 산화 실리콘막을 포함할 경우, 절연막(S2)은 산화 실리콘막보다도 굴절률이 큰 질화 실리콘막을 포함한다. 절연막(S1) 및 절연막(S2)은, 차광벽인 격벽(SW1)을 구성하고 있다. 격벽(SW1)은 벽 형상의 형상을 갖고 있으며, 인접하는 화소간에 배치되어 있다. 인접하는 격벽(SW1)끼리의 사이의 개구부의 바로 아래에 포토 다이오드(PD)가 배치되어 있다. 즉, 포토 다이오드(PD)와 격벽(SW1)은, 평면에서 볼 때 겹쳐져 있지 않다. 바꿔 말하면, 포토 다이오드(PD)의 바로 위의 영역을 포함하는 화소를 사이에 두도록, 격벽(SW1)이 형성되어 있다.
각 화소간을 이격하도록 배치된 격벽(SW1)은, 반도체 기판(SB)의 주면에 대하여 비스듬히 침입한 광이, 특정한 화소로부터 다른 화소에 침입하는 것을 방지하기 위하여 설치되어 있다. 본 실시 형태에서는, 격벽(SW1)을 설치함으로써, 특정한 화소에 대하여, 인접하는 화소로부터 광이 침입하는 것을 방지할 수 있으므로, 촬상 시에 혼색이 발생하는 것을 방지할 수 있다.
본 실시 형태의 반도체 장치는 상기의 구성을 갖고 있다. 여기서, 화소의 상부에서 인접하는 격벽간의 영역은, 컬러 필터(CF)를 형성하는 영역이다. 즉, 컬러 필터(CF)를 형성하는 영역의 바로 아래에 포토 다이오드(PD)가 배치되어 있다. 컬러 필터(CF)는, 예를 들어 적색, 청색 또는 녹색 등의 광을 투과시키고, 그 밖의 색의 투과를 방지하는 막이다. 바꿔 말하면, 컬러 필터(CF)는, 특정한 범위의 파장의 광을 투과시키지 않고, 다른 특정한 파장의 광을 투과시키는 막이다.
예를 들어, 특정한 화소에 형성되는 컬러 필터(CF)는, 그 인접한 화소에 형성되는 컬러 필터(CF)와는 상이한 색의 광을 투과시키는 막이다. 즉, 예를 들어, 격벽(SW1)을 개재하여 인접하는 컬러 필터(CF)끼리는, 상이한 색의 광을 투과시키는 것이다. 도 1에서는, 반도체 기판(SB)의 주면을 따르는 방향에서 인접하는 격벽(SW1)끼리의 사이의 영역에 컬러 필터(CF)가 형성되어 있다.
또한, 도 1에 도시한 바와 같이, 각 화소의 상부이며, 컬러 필터(CF) 상에는, 상면이 볼록 형상인 곡면을 갖고 있는 마이크로렌즈(ML)가 형성되어 있어도 된다. 즉, 마이크로렌즈(ML)는 광의 투과성을 갖는 볼록 렌즈이며, 본 실시 형태의 반도체 장치인 촬상 소자의 상측, 즉 반도체 기판(SB)의 주면측으로부터 각 화소에 조사된 광을, 컬러 필터(CF)를 개재하여 포토 다이오드(PD)에 집광하는 역할을 갖고 있다.
본 실시 형태의 반도체 장치인 촬상 소자는, 반도체 기판(SB)의 주면측으로부터 화소 영역(1A)의 각 화소에 조사된 광을, 포토 다이오드(PD)에 의해 전하 정보로 변환하여 판독하고, 화상 데이터 등을 얻는 것이다. 당해 광은, 컬러 필터(CF)의 상면에 입사되고, 컬러 필터(CF), 층간 절연막(IL2, IL1, 및 IL)을 투과하여 포토 다이오드(PD)에 달한다.
이 때, 촬상 소자에서 정확한 화상을 얻기 위해서는, 특정한 화소(이하, 제1 화소라고 칭함)에 대하여 다른 화소(이하, 제2 화소라고 칭함)에 조사된 광이 제1 화소에 침입하는 것을 방지하는 것이 중요해진다. 또한, 촬상 소자에서 정확한 화상을 얻기 위해서는, 제1 화소와 제2 화소의 사이에 조사된 광이, 제1 화소 또는 제2 화소에 침입하는 것을 방지하는 것이 중요해진다.
이것은, 각 포토 다이오드(PD)로부터 올바른 출력을 행하는 관점에서, 제1 화소에서 포토 다이오드(PD)에 의해 판독되어야 할 광은, 당해 화소의 상부의 컬러 필터(CF)의 상면에 조사된 광만이며, 격벽(SW1)의 상면을 포함하는 다른 영역에 조사된 광은, 제1 화소의 포토 다이오드(PD)에 조사되어서는 안되기 때문이다. 즉, 제1 화소의 컬러 필터(CF)의 상면에 입사한 광 이외의 광이 제1 화소의 포토 다이오드(PD)에 조사된 경우, 제1 화소의 포토 다이오드(PD)로부터는 올바른 출력이 되지 않는다.
본원에서는, 제1 화소에 대하여 인접하는 격벽 또는 제2 화소로부터 제1 화소에 광이 침입함으로써, 상기와 같이 포토 다이오드(PD)가 잘못된 출력을 행하는 것을, 혼색이라고 칭한다. 혼색이 일어나면, 특정한 화소에 본래 입사되어야 할 광보다도 많은 광이 입사되므로, 당해 화소의 외관상의 감도가 상승되고, 잘못된 감도로 전하 정보를 출력하게 된다. 따라서, 화상 데이터에 노이즈가 발생하기 쉬워져서 촬상 소자를 사용하여 올바른 화상 데이터를 얻을 수 없게 되므로, 반도체 장치의 성능이 저하되는 문제가 발생한다.
여기서, 비교예로서, 하나의 화소 컬러 필터(CF)와, 당해 컬러 필터를 사이에 두도록 배치된 격벽(SWa)의 단면을 도 46에 도시하였다. 즉, 도 46은, 비교예로서 도시하는 반도체 장치의 단면도이며, 도 1의 컬러 필터(CF) 및 격벽(SW1)에 대응하는 개소의 구조를 확대하여 도시한 것이다. 도 46에서는, 컬러 필터(CF) 상의 마이크로렌즈의 도시를 생략하고 있다. 또한, 도 46에는, 컬러 필터(CF)의 상면에 대하여 조사된 입사광(L1, L2)과, 격벽(SWa)의 상면에 조사된 입사광(L3)이 화살표로 나타나 있다. 또한, 도 46에서는, 하나의 화소 컬러 필터(CF)를 도시하고 있고, 그 밖의 화소의 컬러 필터 도시를 생략하고 있다.
비교예의 반도체 장치는, 격벽(SWa)의 구조 이외는, 도 1에 도시한 반도체 장치와 마찬가지의 구조를 갖고 있다. 여기서, 격벽(SWa)은 예를 들어 도 1과 마찬가지로 산화 실리콘막을 포함하고, 특정한 화소에 대하여 인접하는 화소로부터 광이 침입하여 혼색이 발생하는 것을 방지하기 위하여 설치되어 있다. 비교예의 격벽(SWa)이, 도 1에 도시하는 본 실시 형태의 격벽(SW1)과 다른 점은, 도 1에 도시하는 절연막(S1)의 측벽을 덮는 바와 같은 절연막(S2)이 형성되어 있지 않은 점에 있다. 즉, 격벽(SWa)은, 인접하는 컬러 필터(CF)보다도 굴절률이 작은 재료를 포함하는 절연막만을 포함하고, 격벽(SWa)과 컬러 필터(CF)의 사이에는, 격벽(SWa) 및 컬러 필터(CF)보다도 굴절률이 큰 막은 형성되어 있지 않다. 즉, 컬러 필터(CF)보다도 굴절률이 작은 격벽(SWa)과, 컬러 필터(CF)가 직접 접하고 있다.
도 46에 도시하는 입사광(L1)은, 반도체 기판(도시 생략)의 주면에 대하여 수직으로 입사하는 광이다. 입사광(L1)은, 도 46에 도시하는 하나의 화소의 컬러 필터(CF)의 상면에 대하여 수직으로 입사하고, 컬러 필터(CF)를 투과하여 컬러 필터(CF)의 바로 아래의 포토 다이오드(도시 생략)에 달한다.
또한, 입사광(L2) 및 입사광(L3)은, 반도체 기판의 주면에 대하여 비스듬히 입사하는 광이다. 입사광(L2)은 하나의 화소의 컬러 필터(CF)의 상면에 대하여 비스듬히 입사하고, 컬러 필터(CF) 내를 통과하여 컬러 필터(CF)와 격벽(SWa)의 경계에 달하는 광이다. 여기서, 컬러 필터(CF)와, 산화 실리콘막을 포함하는 격벽(SWa)을 비교하면, 컬러 필터(CF)쪽이 굴절률이 크다.
광은, 굴절률이 큰 매질로부터 굴절률이 작은 매질을 향하여 진행할 경우, 그들의 매질의 경계에서 전반사하는 성질을 갖는다. 이에 반해, 광이 굴절률이 작은 매질로부터 큰 매질로 진행하는 경우에는, 전반사는 일어나기 어렵다.
상기의 성질에 의해, 당해 경계에서 입사광(L2)은 컬러 필터(CF)측에 전반사한다. 상기와 같이 반사한 입사광(L2)은, 컬러 필터(CF) 내를 통과하여 컬러 필터(CF)의 바로 아래의 포토 다이오드에 달한다. 이와 같이, 컬러 필터(CF)보다도 굴절률이 작은 격벽(SWa)을 설치함으로써, 특정한 화소에의 입사광(L2)이 다른 화소에 침입하여 혼색이 일어나는 것을 방지할 수 있다.
입사광(L3)은, 반도체 기판의 주면에 대하여 비스듬히 입사하여, 격벽(SWa)의 상면에 조사된 광이다. 격벽(SWa)의 상면으로부터 격벽(SWa) 내에 입사한 입사광(L3)은, 격벽(SWa) 내를 통과하여 컬러 필터(CF)와 격벽(SWa)의 경계에 달한다. 이 때, 격벽(SWa)은 컬러 필터(CF)보다도 굴절률이 작으므로, 입사광(L3)은 전반사되지 않고, 당해 경계를 통과하여 컬러 필터(CF) 내에 침입한다. 따라서, 입사광(L3)은 격벽(SWa) 내로부터 컬러 필터(CF) 내에 들어간 후, 당해 컬러 필터(CF)의 바로 아래의 포토 다이오드에 달한다.
여기서, 입사광(L3)은, 컬러 필터(CF)의 상면이 아니고, 격벽(SWa)의 상면에 조사된 광이며, 원래 상기 화소가 수광해야할 광은 아니다. 이로 인해, 입사광(L3)이 격벽(SWa) 내를 통과하여 화소 내에 침입 함으로써 혼색이 발생하면, 당해 화소가, 원래 받는 광보다도 많은 광을 받으므로, 외관상의 감도가 상승한다. 이에 의해 당해 화소로부터 출력된 신호는, 여분의 광에 의해 잘못된 감도로 출력되므로, 화상 데이터를 본래의 감도로 얻을 수 없다. 또한, 상기의 혼색에 의해 감도가 상승되는 것은, 화상 데이터에서 노이즈가 발생하는 원인이 된다.
상기의 문제는 격벽(SWa)의 상면에 조사된 입사광(L3)이, 당해 격벽(SWa)에 인접하는 화소에서 수광됨으로써 일어난다. 따라서, 격벽(SWa)의 폭이 넓어지고, 격벽(SWa)의 상면의 면적이 커지면, 격벽(SWa)의 상면에 입사되는 광의 양이 증가하므로, 상기 혼색은 현저하게 일어나고, 외관상의 감도 상승도 현저해진다.
여기서, 반도체 장치의 미세화에 의해 컬러 필터(CF)의 폭을 작게 할 때, 컬러 필터(CF)의 막 두께도 작게 하는 것이 바람직하지만, 컬러 필터(CF)는 입사광으로부터 특정한 색의 광만을 투과시키기 위하여 충분한 막 두께가 필요하고, 그 막 두께를 작게 하는 것이 곤란하다. 또한, 격벽(SWa)은 컬러 필터(CF)끼리를 분리하는 것이므로, 컬러 필터(CF)의 막 두께가 작아지지 않으면, 격벽(SWa)의 높이를 낮게 할 수는 없다. 따라서, 반도체 장치를 미세화하려고 해도, 격벽(SWa)의 높이를 낮게 하는 것은 곤란하므로, 격벽(SWa)의 폭을 작게 하고자 하면, 폭이 좁고 높이가 높은 막, 즉 애스펙트비가 높은 막에 의해 격벽(SWa)를 형성할 필요가 있다.
그러나, 애스펙트비가 높은 막을 형성하고자 하면, 제조 공정중에 당해 막이 부서질 가능성이 높아지므로, 수율이 저하되고, 또한, 반도체 장치의 신뢰성이 저하될 우려가 있다. 따라서, 애스펙트비가 높은 격벽(SWa)을 형성하는 것은 곤란하므로, 반도체 장치를 축소하는 경우에 있어서는, 화소의 면적을 축소했다고 해도, 격벽(SWa)의 폭은 어느 정도 넓게 유지할 필요가 있다.
상기와 같이 애스펙트비가 높은 막을 형성하는 것이 곤란한 경우, 화소의 면적을 축소하면, 평면에서 볼 때의 화소의 면적에 대하여, 평면에서 볼 때의 격벽의 면적이 커지므로, 상기의 혼색에 의한 감도의 상승이 현저하게 일어난다. 이로 인해, 촬상 소자에 의해 정확한 화상 데이터를 출력하는 것이 곤란해지므로, 반도체 장치의 성능이 저하되는 문제가 발생한다.
이에 대해 본 실시 형태에서는, 도 1에 도시한 바와 같이, 격벽(SW1)이 산화 실리콘막을 포함하는 절연막(S1)과, 절연막(S1)의 측벽을 덮는 절연막(S2)에 의해 구성되어 있다. 여기서, 도 46에 도시하는 영역에 대응하는 개소의 본 실시 형태 반도체 장치의 단면도를, 도 2에 도시한다. 즉, 도 2는 본 실시 형태의 반도체 장치의 단면도이며, 컬러 필터 및 그 가로의 격벽 단면을 확대하여 도시한 것이다. 도 2에는, 도 46과 마찬가지로 컬러 필터(CF)의 상면에 입사되는 입사광(L1, L2)과, 격벽(SW1)의 상면에 입사되는 입사광(L3)을 화살표로 나타내고 있다. 도 2에는, 라이너막(LF2) 상의 컬러 필터(CF)와, 그 컬러 필터(CF)를 사이에 두도록 설치된 한 쌍의 격벽(SW1)을 도시하고 있고, 그 밖의 컬러 필터 및 마이크로렌즈 등의 도시는 생략하고 있다.
도 2에 도시한 바와 같이, 반도체 기판(SB)(도 1 참조)의 주면에 대하여 수직으로 입사하는 입사광(L1)은, 컬러 필터(CF)의 상면에 입사한 후, 컬러 필터(CF) 내를 투과하여 컬러 필터(CF)의 바로 아래의 포토 다이오드(PD)(도 1 참조)에 도달한다.
이어서, 반도체 기판(SB)의 주면에 대하여 비스듬히 입사하는 입사광(L2)은, 컬러 필터(CF)의 상면에 대하여 비스듬히 입사한 후, 컬러 필터(CF) 내를 투과하여 컬러 필터(CF)와 절연막(S2)의 경계에 달한다. 여기서, 질화 실리콘막을 포함하는 절연막(S2)은 컬러 필터(CF)보다도 굴절률이 크므로, 당해 경계에서 전반사는 일어나지 않고, 입사광(L2)은 절연막(S2) 내에 침입한다.
그 후, 입사광(L2)은 절연막(S2) 내를 통과하여, 절연막(S2)과 절연막(S1)의 경계에 달한다. 산화 실리콘막을 포함하는 절연막(S1)은, 질화 실리콘막을 포함하는 절연막(S2)보다도 굴절률이 작으므로, 입사광(L2)은 전반사되고, 절연막(S1) 내 및 컬러 필터(CF) 내를 통과하여 컬러 필터(CF)의 바로 아래의 포토 다이오드(PD)에 도달한다. 이와 같이, 격벽(SW1)을 설치함으로써, 포토 다이오드(PD)의 상면에 비스듬히 입사한 입사광(L2)이, 인접하는 화소에 침입하는 것을 방지할 수 있다.
이어서, 반도체 기판(SB)의 주면에 대하여 비스듬히 입사하는 입사광(L3)은, 격벽(SW1)을 구성하는 절연막(S1)의 상면에 대하여 비스듬히 입사한 후, 절연막(S1) 내를 투과하여 절연막(S1)과 절연막(S2)의 경계에 달한다. 여기서, 질화 실리콘막을 포함하는 절연막(S2)은, 산화 실리콘막을 포함하는 절연막(S1)보다도 굴절률이 크므로, 입사광(L3)은 당해 경계에서 전반사되지 않고, 절연막(S2) 내에 침입한다.
그 후, 입사광(L3)은 절연막(S2) 내를 통과하여, 절연막(S2)과 컬러 필터(CF)의 경계에 달한다. 컬러 필터(CF)는, 질화 실리콘막을 포함하는 절연막(S2)보다도 굴절률이 작으므로, 입사광(L3)은 당해 경계에서 입사광(L3)은 전반사된 후, 절연막(S1) 내 및 컬러 필터(CF) 내를 통과하여 격벽(SW1)의 바로 아래의 영역에 도달한다.
격벽(SW1)의 바로 아래의 영역은, 인접하는 화소끼리의 사이의 영역이므로, 포토 다이오드(PD)(도 1 참조)는 형성되어 있지 않다. 또한, 격벽(SW1)의 바로 아래의 영역에는, 예를 들어 도 1에 도시하는 제2 배선층을 구성하는 배선(M2)과, 제1 배선층을 구성하는 배선(M1)이 형성되어 있고, 이들 배선은 광이 투과하지 않는 금속 재료를 포함한다. 따라서, 격벽(SW1) 내를 통과하여 격벽(SW1)의 바로 아래의 영역에 침입한 입사광(L3)은, 인접하는 화소의 포토 다이오드(PD)에 달할 가능성은 낮다.
상기한 바와 같이 본 실시 형태에서는, 컬러 필터(CF)보다도 굴절률이 작은 절연막(S1)의 측벽과 컬러 필터(CF)의 측벽의 사이에, 컬러 필터(CF)보다도 굴절률이 큰 절연막(S2)을 형성하고 있다. 이에 의해, 격벽(SW1)의 상면을 통과하여 격벽(SW1) 내에 조사된 입사광(L3)이, 격벽(SW1) 내로부터, 당해 격벽(SW1)에 인접하는 화소의 컬러 필터(CF) 내에 침입하여 혼색이 일어나는 것을 방지하는 것을 가능하게 하고 있다. 따라서, 도 46을 사용하여 설명한 비교예에 비해, 혼색이 일어나는 것을 방지할 수 있다.
즉, 화소의 컬러 필터(CF)의 상면 이외의 영역에 조사된 광이 당해 화소에 침입하고, 당해 화소의 포토 다이오드가 쓸데 없는 광을 받는 것을 방지할 수 있다. 이로 인해, 각 화소에 있어서, 원래 얻어져야 할 감도로 전하 신호를 얻을 수 있어 반도체 장치의 성능을 향상시킬 수 있다.
또한, 격벽(SW1)의 폭이 넓고, 평면에서 볼 때의 면적이 넓은 경우에도, 입사광(L3)이 화소에 침입하여 혼색이 발생하는 것을 방지할 수 있다. 따라서, 평면에서 볼 때의 화소의 면적을 축소한 경우에, 격벽(SW1)의 애스펙트비가 높아지는 것을 피하기 위하여 격벽(SW1)의 폭이 비교적 넓어졌다고 해도, 혼색의 발생을 방지할 수 있다. 따라서, 반도체 장치의 미세화 등을 목적으로 화소를 작게 해도, 촬상 소자로부터 올바른 출력을 얻을 수 있으므로, 반도체 장치의 성능을 향상시킬 수 있다.
이어서, 도 3 내지 도 12를 사용하여, 본 실시 형태의 반도체 장치의 제조 방법에 대하여 설명한다. 도 3 내지 도 12는, 본 실시 형태인 반도체 장치의 제조 방법을 도시하는 단면도이다.
먼저, 도 3에 도시한 바와 같이, 주면에 화소 영역(1A) 및 주변 회로 영역(1B)을 갖는 반도체 기판(SB)을 준비한다. 이어서, 화소 영역(1A)의 반도체 기판(SB)의 주면측에 포토 다이오드(PD), 전송용 트랜지스터 및 증폭용 트랜지스터 등을 형성한다. 또한, 도 3에서는 모식적으로 포토 다이오드(PD)를 도시하고 있고, 또한, 전송용 트랜지스터의 게이트 전극(GE)을 도시하고 있지만, 전송용 트랜지스터의 드레인 영역을 도시하지 않고, 또한, 증폭 트랜지스터 등의 소자를 도시하고 있지 않다. 또한, 이 공정에서는, 주변 회로 영역(1B)의 반도체 기판(SB)의 주면측에, 주변 회로를 구성하는 트랜지스터 등(도시 생략)을 형성한다.
화소 영역(1A)은, 반도체 기판(SB)의 주면을 따르는 제1 방향과, 반도체 기판(SB)의 주면을 따르는 방향이며 제1 방향에 직교하는 제2 방향에 매트릭스 형상으로 배열하는 복수의 화소를 갖고 있다. 포토 다이오드(PD)는 이들 복수의 화소의 각각에 하나씩 형성되어 있다.
이어서, 상술한 공정에 의해 반도체 기판(SB)의 상면 근방에 형성한 반도체 소자를 매립하도록, 반도체 기판(SB) 상에 예를 들어 산화 실리콘막을 포함하는 층간 절연막(IL)을 예를 들어 CVD(Chemical Vapor Deposition)법에 의해 형성한다. 계속해서, 층간 절연막(IL)을, 포토리소그래피 기술 및 에칭법을 이용하여 패터닝함으로써 복수의 콘택트 홀을 형성한 후, 그들의 콘택트 홀 내를 금속막에 의해 매립함으로써 당해 금속막을 포함하는 콘택트 플러그(도시 생략)를 복수 형성한다. 이 때, 콘택트 플러그의 상면 및 층간 절연막(IL)의 상면은, CMP(Chemical Mechanical Polishing)법 등에 의해 평탄화된다.
이어서, 층간 절연막(IL) 상에, 예를 들어 CVD법을 이용하여, 산화 실리콘막 등을 포함하는 층간 절연막(IL1)을 형성한다. 계속해서, 층간 절연막(IL1)을, 포토리소그래피 기술 및 에칭법을 이용하여 패터닝함으로써, 층간 절연막(IL1)을 관통하는 배선 홈을 복수 형성한다. 그 후, 소위 싱글 다마신법을 이용하여, 복수의 배선 홈 각각의 내부에, 예를 들어 Cu(구리)를 포함하는 배선(M1)을 형성한다. 배선(M1)은 광이 투과하지 않는 금속막을 포함한다. 배선(M1)은 상기 콘택트 플러그를 거쳐서 반도체 기판(SB)의 주면 상의 반도체 소자에 전기적으로 접속되어 있다. 층간 절연막(IL1) 및 배선(M1)은 제1 배선층을 구성하고 있다.
여기서, 화소 영역(1A)에 있어서, 배선(M1)은 인접하는 화소끼리의 사이의 영역에 형성되어 있다. 이것은, 각 화소의 포토 다이오드(PD)에 대하여, 반도체 기판(SB)의 상방으로부터 광이 조사되었을 때, 당해 광을 배선(M1)이 차폐하는 것을 방지하기 때문이다. 또한, 배선(M1) 및 층간 절연막(IL1)의 각각의 상면은, CMP법 등에 의해 평탄화되어 있다.
이어서, 층간 절연막(IL1) 상에, 예를 들어 SiC(탄화규소)막 또는 SiCN(탄질화 규소)막을 포함하는 절연막을 CVD법 등에 의해 형성한 후, 당해 절연막을 패터닝함으로써, 라이너막(LF1)을 형성한다. 그 후, 라이너막(LF1) 상에, 예를 들어 산화 실리콘막을 포함하는 층간 절연막(IL2)을 CVD법 등에 의해 형성한다. 라이너막(LF1)은, 배선(M1) 내의 금속 원자가 층간 절연막(IL2) 등의 내부에 확산되는 것을 방지하는 역할을 갖는 것이다. 이로 인해, 화소 영역(1A)에 있어서는, 배선(M1)의 상면에 접하는 영역에 라이너막(LF1)을 형성하고, 포토 다이오드(PD)의 바로 위에는 라이너막(LF1)을 형성하고 있지 않다.
이어서, 소위 듀얼 다마신법을 이용하여, 층간 절연막(IL2)의 상면의 배선 홈에 매립된 배선(M2)과, 배선(M2)의 바로 밑에서 배선(M2 및 M1)을 접속하는 비아(도시 생략)를 형성한다. 즉, 포토리소그래피 기술 및 에칭법을 이용하여 층간 절연막(IL2)의 상면에 복수의 배선 홈을 형성하고, 또한, 그들의 배선 홈의 저면에 층간 절연막(IL2)을 관통하는 복수의 비아 홀을 형성한다. 그 후, 복수의 배선 홈 및 복수의 비아 홀 내에, 예를 들어 Cu(구리)막을 매립함으로써 각 배선 홈 내의 배선(M2)과, 각 비아 홀 내의 비아를 형성한다. 또한, 배선(M2) 및 층간 절연막(IL2)의 각각의 상면은, CMP법 등에 의해 평탄화되어 있다. 층간 절연막(IL2), 라이너막(LF1), 상기 비아 및 배선(M2)은 제2 배선층을 구성하고 있다.
화소 영역(1A)에 있어서, 배선(M2)는 인접하는 화소간에 형성되어 있고, 포토 다이오드(PD)의 바로 위에는 형성되어 있지 않다. 이에 의해, 각 화소의 포토 다이오드(PD)에 조사된 광이, 배선(M2)에 의해 차폐되는 것을 방지하고 있다.
이어서, 층간 절연막(IL2) 상에, 예를 들어 SiC(탄화규소)막 또는 SiCN(탄질화규소)막을 CVD법 등에 의해 형성함으로써, 라이너막(LF2)을 형성한다. 그 후, 라이너막(LF2) 상에, 예를 들어 산화 실리콘막을 포함하는 층간 절연막(IL3)을 CVD법 등에 의해 형성한다. 이어서, 소위 듀얼 다마신법을 이용하여, 주변 회로 영역(1B)에 있어서, 층간 절연막(IL3)의 상면의 배선 홈에 매립된 배선(M3)과, 배선(M3)의 바로 아래에서 배선(M3 및 M2)을 접속하는 비아(도시 생략)를 형성한다. 층간 절연막(IL3), 라이너막(LF2), 상기 비아 및 배선(M3)은 제3 배선층을 구성하고 있다. 배선(M3) 및 당해 비아는, 제2 배선층을 구성하는 배선(M2) 및 비아와 마찬가지로 하여 형성할 수 있다.
이어서, 층간 절연막(IL3) 상에, 예를 들어 SiC(탄화규소)막 또는 SiCN(탄질화규소)막을 CVD법 등에 의해 형성함으로써, 라이너막(LF3)을 형성한다. 계속해서, 포토리소그래피 기술 및 에칭법을 이용하여, 화소 영역(1A)의 라이너막(LF3) 및 층간 절연막(IL3)을 제거한다. 이 때, 주변 회로 영역(1B)의 층간 절연막(IL3), 라이너막(LF3) 및 배선(M3) 등은 제거하지 않는다. 상기 에칭 공정에 의해, 화소 영역(1A)의 라이너막(LF2)의 상면을 노출된다. 이에 의해, 도 3에 도시하는 구조를 얻는다.
이어서, 도 4에 도시한 바와 같이, 예를 들어 CVD법을 이용하여, 반도체 기판(SB) 상의 전체면에, 예를 들어 산화 실리콘막을 포함하는 층간 절연막(IL4)을 형성한다. 층간 절연막(IL4)은, 화소 영역(1A)의 라이너막(LF2)의 상면에 접하고 있고, 또한, 주변 회로 영역(1B)의 라이너막(LF3)의 상면에 접하고, 주변 회로 영역(1B)의 제3 배선층을 덮고 있다.
이어서, 도 5에 도시한 바와 같이, 예를 들어 스퍼터링법을 이용하여, 반도체 기판(SB) 상에 배선(M3)보다도 막 두께가 두꺼운 금속막을 형성한다. 당해 금속막은, 예를 들어 Al(알루미늄)을 포함한다. 그 후, 포토리소그래피 기술 및 에칭법을 이용하여, 당해 금속막을 패터닝함으로써, 화소 영역(1A)의 당해 금속막을 제거하고, 또한, 주변 회로 영역(1B)의 제3 배선층 상에 당해 금속막을 포함하는 패드(PF)를 형성한다. 또한, 여기에서는 패드(PF)를 알루미늄막으로서 도시하고 있지만, 질화티타늄, 알루미늄 및 질화티타늄을 순서대로 적층한 금속막을 적용해도 된다.
이어서, 도 6에 도시한 바와 같이, 예를 들어 CVD법을 이용하여, 반도체 기판(SB) 상의 전체면에, 예를 들어 산화 실리콘막을 포함하는 절연막(IF1)을 형성한다. 절연막(IF1)은, 화소 영역(1A)의 층간 절연막(IL4)의 상면에 접하고, 주변 회로 영역(1B)의 패드(PF)를 덮고 있는 패시베이션막이다. 여기서, 절연막(IF1)과 층간 절연막(IL4)은, 서로 동일한 재료에 의해 형성된다.
이어서, 도 7에 도시한 바와 같이, 절연막(IF1) 상에 레지스트 패턴(RP1)을 형성한다. 레지스트 패턴(RP1)은 화소 영역(1A)의 각 화소를 노출하고, 또한 인접하는 화소간의 영역을 덮는 막이다. 또한, 레지스트 패턴(RP1)은 주변 회로 영역(1B)의 전체를 덮고 있다.
이어서, 도 8에 도시한 바와 같이, 레지스트 패턴(RP1)을 마스크로 하여 건식 에칭을 행함으로써, 화소 영역(1A)의 각 화소의 절연막(IF1)과 층간 절연막(IL4)을 제거한다. 이에 의해, 각 화소의 라이너막(LF2)의 상면을 노출시킨 후, 레지스트 패턴(RP1)을 제거한다. 즉, 이 공정에 의해 절연막(IF1) 및 층간 절연막(IL4)을 선택적으로 제거함으로써, 각 화소의 포토 다이오드(PD)는, 절연막(IF1) 및 층간 절연막(IL4)으로부터 노출된다. 이 때, 인접하는 화소간의 절연막(IF1) 및 층간 절연막(IL4)은 제거되지 않고, 벽 형상의 형상으로 라이너막(LF2) 상에 남는다. 또한, 주변 회로 영역(1B)의 절연막(IF1) 및 층간 절연막(IL4)도 제거되지 않고 남는다.
이 공정에 의해 화소간에 남은 절연막(IF1) 및 층간 절연막(IL4)을 포함하는 적층막은, 산화 실리콘막을 포함하는 절연막(S1)을 구성하고 있다. 절연막(S1)은, 후의 공정에서 컬러 필터를 형성하는 영역을, 반도체 기판(SB)의 주면을 따르는 방향에서 사이에 두도록 형성된다.
이어서, 도 9에 도시한 바와 같이, 예를 들어 CVD법을 이용하여, 반도체 기판(SB) 상의 전체면에, 예를 들어 질화 실리콘막을 포함하는 절연막(S2)을 형성한다. 절연막(S2)은 화소 영역(1A)의 절연막(S1)의 측벽 및 상면, 및 각 화소의 라이너막(LF2)의 상면을 덮고 있다. 또한, 절연막(S2)은, 주변 회로 영역(1B)의 절연막(IF1)의 상면을 덮고 있다. 또한, 절연막(S2)은 20 내지 30nm의 막 두께로 형성되어 있고, 화소 영역(1A)에서 인접하는 절연막(S1)간의 영역을 완전하게는 매립하고 있지 않다. 절연막(S2)은 절연막(S1)보다도 굴절률이 큰 막을 포함한다.
이어서, 도 10에 도시한 바와 같이, 건식 에칭을 행함으로써, 절연막(S2)의 일부를 제거한다. 이에 의해, 각 화소의 라이너막(LF2)의 상면, 절연막(S1)의 상면 및 주변 회로 영역(1B)의 절연막(IF1)의 표면을 각각 노출시킨다. 여기서, 절연막(S1)의 측벽에 접하는 절연막(S2)은 제거하지 않으므로, 벽 형상의 절연막(S1)의 양측의 측벽 각각은 절연막(S2)에 덮여 있다. 즉, 절연막(S2)은 절연막(S1)의 측벽에 사이드 월 형상으로 남는다. 바꿔 말하면, 절연막(S2)은, 후의 공정에서 컬러 필터를 형성하는 영역과, 당해 영역에 인접하는 절연막(S1)의 사이에 형성된다.
절연막(S1) 및 당해 절연막(S1)의 양측의 측벽에 접하는 절연막(S2)은, 격벽(SW1)을 구성하고 있다. 격벽(SW1)은 화소 영역(1A)에서 인접하는 화소끼리의 사이에 벽 형상으로 형성되어 있다. 상기 에칭 공정에 의해, 각 화소의 라이너막(LF2)의 상면은 노출되므로, 각 격벽(SW1)간에 절연막(S2)은 형성되어 있지 않다. 화소 영역(1A)의 라이너막(LF2) 상의 영역이며, 인접하는 격벽(SW1)간의 영역은, 후술하는 컬러 필터를 형성하는 영역이다. 즉, 컬러 필터를 형성하는 영역의 바로 아래에 포토 다이오드(PD)가 배치되어 있다. 바꿔 말하면, 복수의 격벽(SW1)을 구성하는 절연막(S1 및 S2)은, 포토 다이오드(PD)의 바로 위의 영역이며, 후의 공정에서 컬러 필터를 형성하는 영역을 사이에 두도록 형성된다.
그 후, 포토리소그래피 기술 및 에칭법을 이용하여 주변 회로 영역(1B)의 절연막(IF1)을 일부 제거함으로써, 패드(PF)의 상면을 노출시킨다. 여기서, 패드(PF)를 구성하는 알루미늄막 상에 질화티타늄막이 적층되어 있는 경우에는, 질화티타늄막은 에칭에 의해 제거되어 있고, 알루미늄막이 노출되어 있다.
계속해서, 부동태화 처리를 행함으로써, 절연막(IF1)으로부터 노출되는 패드(PF)의 상면에 금속 산화막(PS)을 형성한다. 금속 산화막(PS)은 예를 들어 산화 알루미늄(Al2O3)을 포함한다. 이와 같이 패드(PF)의 표면을 의도적으로 부동태화 처리함으로써 패드(PF)가 산화되어, 패드(PF)의 막질이 불안정해지는 것을 방지할 수 있다. 부동태화 처리에는, 예를 들어, 질산 등의 강산화제로 처리하는 방법, 또는, 산소를 포함하는 분위기중에서 가열을 행하는 방법 등을 이용할 수 있다.
이어서, 도 11에 도시한 바와 같이, 각 화소에 있어서, 인접하는 격벽(SW1)간의 영역에 컬러 필터(CF)를 형성한다. 인접하는 화소의 각각에 상이한 종류, 즉 상이한 색의 컬러 필터(CF)를 형성하는 경우에는, 상이한 종류의 컬러 필터(CF)를 리소그래피 기술에 의해 구분 제작한다. 예를 들어, 여기에서는, 특정한 화소에 적색의 컬러 필터(CF)를 형성하고, 당해 화소에 인접하는 화소에는, 청색, 녹색 또는 무색의 컬러 필터(CF)를 형성한다. 적색, 청색, 녹색 등의 컬러 필터(CF)는, 특정한 광이 투과하는 막을 포함한다.
각 화소의 컬러 필터(CF)의 저면은 라이너막(LF2)의 상면에 접하고, 측벽은 절연막(S2)의 측벽에 접하고 있다. 컬러 필터(CF)는, 예를 들어 격벽(SW1)의 상면과 대략 동일한 상면 높이로 형성한다. 컬러 필터(CF)의 굴절률은, 절연막(S1)보다도 크고, 절연막(S2)보다도 작다. 본 실시 형태의 특징은, 이와 같이 컬러 필터(CF)보다도 굴절률이 작은 절연막(S1)과, 컬러 필터(CF)의 사이에, 컬러 필터(CF)보다도 굴절률이 큰 절연막(S2)을 형성하는 데에 있다.
이어서, 도 12에 도시한 바와 같이, 복수의 컬러 필터(CF)의 각각의 바로 위에 마이크로렌즈(ML)를 형성한다. 마이크로렌즈(ML)는 상면이 만곡된 볼록 렌즈이며, 광이 투과하는 막을 포함한다. 마이크로렌즈(ML)는, 화소 영역(1A)에서 각 화소 각각에 형성되어 있다. 마이크로렌즈(ML)는, 예를 들어 화소 영역(1A)의 컬러 필터(CF) 상에 막을 형성한 후, 당해 막을 가열하여 용융시키고, 그 막의 상면의 형상을 둥글게 함으로써 형성한다.
이상에 의해, 본 실시 형태의 반도체 장치가 완성된다. 이하에서는, 본 실시 형태의 반도체 장치의 제조 방법의 효과에 대하여 설명한다.
본 실시 형태에서는, 도 9 내지 도 11을 사용하여 설명한 바와 같이, 절연막(S2)을 절연막(S1)의 측벽에 형성하고 있다. 이에 대해, 도 46을 사용하여 설명한 바와 같이, 격벽(SWa)을, 컬러 필터(CF)보다도 굴절률이 작은 절연막만으로 형성한 경우, 격벽(SWa)의 상면으로부터 격벽(SWa) 내에 입사광(L3)이 입사된 경우, 입사광(L3)이 화소의 컬러 필터(CF) 내에 침입함으로써, 혼색이 발생하는 문제가 일어난다.
특히, 평면에서 볼 때의 화소의 면적을 축소하고, 반도체 장치를 미세화하고자 하는 경우이며, 컬러 필터 및 격벽의 높이를 낮게 하는 것이 곤란한 경우에는, 예를 들어 도 8을 사용하여 설명한 절연막의 가공 공정, 또는 그 후의 세정 공정 등에서 격벽이 부서지는 것을 방지하므로, 격벽을 어느 정도 넓은 폭으로 형성할 필요가 있다.
즉, 격벽의 도괴를 방지하는 관점에서, 격벽을 높은 애스펙트비로 형성하는 것은 곤란하므로, 평면에서 볼 때의 화소의 면적을 축소했을 때, 평면에서 볼 때의 격벽의 면적을 축소하는 것은 곤란하다. 이 경우, 도 46에 도시하는 비교예에서는, 컬러 필터(CF)의 상면에 입사하여 포토 다이오드(PD)가 수광하는 입사광(L1, L2)에 대하여, 격벽(SWa)의 상면에 입사하여 포토 다이오드(PD)가 수광하는 입사광(L3)의 양이 비교적 커지므로, 혼색의 발생이 현저해진다. 따라서, 비교예의 구조를 갖는 반도체 장치에서 혼색의 발생을 억제하려면, 반도체 장치의 미세화가 곤란해지는 문제가 있다.
본 실시 형태에서는, 도 2를 사용하여 설명한 바와 같이, 컬러 필터(CF)보다도 굴절률이 작은 절연막(S1)과, 컬러 필터(CF)의 사이에, 컬러 필터(CF)보다도 굴절률이 큰 절연막(S2)을 형성하고 있다. 이에 의해, 격벽(SW1)의 상면에 입사한 입사광(L3)이, 격벽(SW1)에 인접하는 컬러 필터(CF)에 침입하는 것을 방지하여, 혼색이 일어나는 것을 방지하고 있다.
따라서, 격벽(SW1)의 폭이 넓고, 평면에서 볼 때의 면적이 넓은 경우에도, 입사광(L3)이 화소에 침입하여 혼색이 발생하는 것을 방지할 수 있다. 따라서, 평면에서 볼 때의 화소의 면적을 축소한 경우에, 격벽(SW1)의 애스펙트비가 높아지는 것을 피하기 위하여 격벽(SW1)을 비교적 넓은 폭으로 형성했다고 해도, 혼색의 발생을 방지할 수 있다. 이에 의해, 화소를 작게 해도, 촬상 소자로부터 올바른 출력을 얻을 수 있으므로, 반도체 장치의 성능을 향상시킬 수 있다.
이하에, 본 실시 형태의 반도체 장치의 변형예를, 도 13을 사용하여 도시한다. 도 13은, 본 실시 형태의 반도체 장치의 변형예인 촬상 소자를 도시하는 단면도이다.
도 13에 도시한 바와 같이, 본 실시 형태의 변형예의 촬상 소자는, 광 도파로(WG)가 형성되어 있는 점을 제외하고, 도 1을 사용하여 설명한 촬상 소자와 거의 동일한 구조를 갖고 있다. 광 도파로(WG)는, 광이 투과하는 재료를 포함하고, 예를 들어 질화 실리콘막을 포함한다. 광 도파로(WG)는, 각 화소에 있어서, 컬러 필터(CF)를 형성하는 영역과, 포토 다이오드(PD)의 사이에 형성되어 있다.
광 도파로(WG)는, 도 3을 사용하여 설명한 공정과, 도 4를 사용하여 설명한 공정의 사이에 형성한다. 즉, 도 3을 사용하여 설명한 공정 후에, 포토리소그래피 기술 및 에칭법을 이용하여, 화소 영역(1A)의 각 화소의 라이너막(LF2), 층간 절연막(IL2, IL1 및 IL) 각각을 일부 제거한다. 이에 의해, 각 화소에 있어서, 라이너막(LF2)의 상면부터 층간 절연막(IL)의 도중 깊이까지 달하는 오목부를 형성한다.
이어서, 예를 들어 CVD법을 이용하여 반도체 기판(SB) 상에 질화 실리콘막을 형성하고, 상기 오목부를 질화 실리콘막에 의해 매립한다. 이에 의해, 당해 질화 실리콘막을 포함하는 광 도파로(WG)를 형성한다. 그 후는 도 4 내지 도 12를 사용하여 설명한 공정을 행함으로써, 도 13에 도시하는 변형예의 반도체 장치가 완성된다. 도 13에 도시한 바와 같이, 격벽(SW1) 및 컬러 필터(CF)의 각각의 저면은 광 도파로(WG)의 상면에 접하고 있고, 각 화소에서의 컬러 필터(CF)와 포토 다이오드(PD)의 사이의 상기 오목부 내에는, 광 도파로(WG)가 형성되어 있다. 여기에서는, 마이크로렌즈(ML)에 의해 집광되어, 컬러 필터(CF)를 투과한 광은, 광 도파로(WG) 및 층간 절연막(IL)을 거쳐서 포토 다이오드(PD)에 달한다.
본 변형예에 있어서, 광 도파로(WG)의 굴절률은, 예를 들어 비교적 높은 1.97 정도이다. 도 1 내지 도 12를 사용하여 설명한 촬상 소자에서는, 도 10을 사용하여 설명한 공정에 의해 절연막(S2)을 일부 제거하고 있지만, 본 변형예와 같이 광 도파로(WG)를 설치할 경우에는, 도 10을 사용하여 설명한 절연막(S2)의 제거 공정을 행하지 않아도 된다. 즉, 인접하는 격벽(SW1)간의 영역의 저부 및 격벽(SW1) 상에 절연막(S2)(도 9 참조)이 남아있어도 된다. 바꿔 말하면, 각 화소에 있어서, 컬러 필터(CF)를 형성하는 영역과 광 도파로(WG)의 사이에는 절연막(S2)이 형성되어 있어도 된다. 또한, 여기에서는, 그와 같이 절연막(S2)을 제거하지 않고 남긴 경우의 촬상 소자 구조는 도시하고 있지 않다.
상기와 같이 도 10을 사용하여 설명한 절연막(S2)의 제거 공정을 행하지 않을 경우, 절연막(S2)을 광 도파로(WG)와 동등한 굴절률의 재료에 의해 형성하면, 촬상 소자에서 출력하는 데이터에서 노이즈가 발생하는 것을 방지할 수 있다.
또한, 격벽(SW1)의 상면이 절연막(S2)에 의해 덮여 있으면, 도 2에 도시하는 입사광(L3)과 같이 격벽(SW1)의 상면에 대하여 광이 조사되어도, 입사광은 격벽(SW1) 상의 절연막(S2)(도시 생략)과 절연막(S1)의 경계에서 전반사되므로, 입사광이 절연막(S1) 내를 통과하여 포토 다이오드(PD)에 달하는 것을 방지할 수 있다. 따라서, 혼색이 발생하는 것을 방지할 수 있으므로, 반도체 장치의 성능을 향상시킬 수 있다.
또한, 도 10을 사용하여 설명한 절연막(S2)의 제거 공정을 행할 필요가 없으므로, 반도체 장치의 제조 공정을 생략할 수 있다. 따라서, 반도체 장치의 제조 비용을 저감하는 것이 가능하다.
(실시 형태 2)
이하에, 격벽의 일부를 금속막에 의해 구성함으로써, 격벽 내를 투과하는 광에 기인하는 혼색의 발생을 방지하는 것에 대해서, 도 14 내지 도 22를 사용하여 설명한다. 도 14 내지 도 21은 본 실시 형태의 반도체 장치의 제조 방법을 설명하는 단면도이다. 도 22는, 본 실시 형태의 반도체 장치의 일부를 확대하여 도시하는 단면도이다.
본 실시 형태의 반도체 장치의 제조 공정에서는, 먼저, 도 3 및 도 4를 사용하여 설명한 공정과 동일한 공정을 행한다. 이어서, 도 14에 도시한 바와 같이, 포토리소그래피 기술 및 에칭법을 이용하여 화소 영역(1A)의 층간 절연막(IL4)을 모두 제거하고, 제3 배선층의 바로 위에만 층간 절연막(IL4)을 남긴다. 따라서, 화소 영역(1A)에서는 라이너막(LF2)의 상면이 노출된다.
이어서, 도 15에 도시한 바와 같이, 반도체 기판(SB) 상에, 예를 들어 스퍼터링법을 이용하여 금속막(MF)을 형성한다. 금속막(MF)은, 예를 들어 알루미늄막을 포함한다.
이어서, 도 16에 도시한 바와 같이, 포토리소그래피 기술을 사용하여 금속막(MF) 상에 레지스트 패턴(RP2)을 형성한다. 레지스트 패턴(RP2)은 화소 영역(1A)의 각 화소를 노출하고, 또한 인접하는 화소간의 영역을 덮는 막이다. 또한, 레지스트 패턴(RP2)은, 층간 절연막(IL4)의 바로 위의 금속막(MF)의 상면의 일부를 덮고 있다.
이어서, 도 17에 도시한 바와 같이, 레지스트 패턴(RP2)을 마스크로 하여 에칭을 행함으로써, 화소 영역(1A)의 각 화소의 라이너막(LF2)의 상면을 노출시킨 후, 레지스트 패턴(RP2)을 제거한다. 이 때, 인접하는 화소간의 금속막(MF)은 제거되지 않고, 벽 형상의 형상으로 라이너막(LF2) 상에 남는다. 즉, 후의 공정에서 컬러 필터를 형성하는 영역을, 반도체 기판(SB)의 주면을 따르는 방향에서 사이에 두는 금속막(MF)을 형성한다. 또한, 주변 회로 영역(1B)의 층간 절연막(IL4)의 바로 위의 금속막(MF)의 일부도 제거되지 않고 남는다. 이에 의해, 주변 회로 영역(1B)에 남은 금속막(MF)을 포함하는 패드(PF)를 형성한다.
이어서, 도 18에 도시한 바와 같이, 예를 들어 CVD법을 이용하여, 반도체 기판(SB) 상에, 예를 들어 산화 실리콘막 또는 질화 실리콘막을 포함하는 절연막(IF2)을 형성한다. 절연막(IF2)은, 화소 영역(1A)의 금속막(MF) 및 주변 회로 영역(1B)의 패드(PF)를 덮도록 형성한다.
이어서, 도 19에 도시한 바와 같이, 포토리소그래피 기술 및 에칭법을 이용하여, 화소 영역(1A)의 절연막(IF2)을 에치 백 함으로써, 박막화한다. 여기에서는, 화소 영역(1A)의 금속막(MF)이 노출되지 않을 정도의 막 두께로 절연막(IF2)이 남도록 상기 에칭을 행한다. 이에 의해, 화소 영역(1A)의 절연막(IF2)의 막 두께는, 주변 회로 영역(1B)의 절연막(IF2)의 막 두께보다도 작아진다. 절연막(IF2)은, 금속막(MF)을 덮음으로써, 금속막(MF)이 산화하여 불안정한 막이 되는 것을 방지하기 위하여 형성된 막이다.
이 공정에 의해 박막화된 절연막(IF2)과, 당해 절연막(IF2)에 덮인 금속막(MF)은, 격벽(SW2)을 구성하고 있다. 즉, 화소 영역(1A)에 있어서, 인접하는 화소끼리의 사이에, 벽 형상의 격벽(SW2)이 형성된다. 화소 영역(1A)에 형성된 복수의 격벽(SW2) 각각은, 금속막(MF)과, 당해 금속막(MF)의 측벽 및 상면을 덮는 절연막(IF2)에 의해 구성되어 있다. 반도체 기판(SB)의 주면을 따르는 방향에서 인접하는 격벽(SW2)끼리의 사이의 영역은, 후의 공정에서 컬러 필터를 형성하는 영역이다. 여기서 절연막(IF2)을 박막화하는 것은, 인접하는 격벽(SW2)끼리의 사이의 영역, 즉 컬러 필터를 형성하는 공간을 크게 하기 위함이다.
이어서, 도 20에 도시한 바와 같이, 도 10을 사용하여 설명한 절연막(IF1)의 개구 공정 및 부동태화 처리 공정을 행함으로써, 절연막(IF2)으로부터 노출되는 패드(PF)의 상면에 금속 산화막(PS)을 형성한다.
이어서, 도 21에 도시한 바와 같이, 도 11 및 도 12를 사용하여 설명한 공정과 동일한 공정을 행함으로써, 인접하는 격벽(SW2)간에 컬러 필터(CF)를 형성하고, 그 후, 각 컬러 필터(CF) 상에 마이크로렌즈(ML)를 형성한다. 이에 의해, 본 실시 형태의 반도체 장치가 완성된다.
여기서, 도 22에, 컬러 필터(CF) 및 그 양측의 격벽(SW2)을 확대한 단면도를 도시한다. 도 22에서는, 도 2와 마찬가지로, 입사광(L1 내지 L3)을 도시하고 있다. 입사광(L1)은, 컬러 필터(CF)의 상면에 입사되며, 격벽(SW2)에 입사되지 않고 포토 다이오드에 달하는 광이다. 입사광(L2)은, 컬러 필터(CF)의 상면에 입사되고, 격벽(SW2)을 구성하는 금속막(MF)의 측벽에서 반사되어 포토 다이오드에 달하는 광이다. 즉, 격벽(SW2)을 구성하는 금속막(MF)은 광이 투과되지 않는 막이므로, 입사광(L2)은 금속막(MF)의 측벽에서 전반사되어 컬러 필터(CF)의 바로 아래의 포토 다이오드에 달한다.
또한, 입사광(L3)은 격벽(SW2)의 상면에 입사되는 광이다. 여기서, 입사광(L3)은 격벽(SW2)을 구성하는 금속막(MF)의 상면에서 전반사되므로, 금속막(MF) 내를 투과하는 경우는 없다. 따라서, 상기 실시 형태 1에 비해, 격벽(SW2)의 상면에 조사된 광이, 화소의 포토 다이오드(PD)에 의해 수광될 가능성을 보다 저감시킬 수 있다. 이로 인해, 혼색의 발생을 방지할 수 있어, 반도체 장치의 성능을 향상시킬 수 있다.
이하에서는, 본 실시 형태의 반도체 장치의 변형예를, 도 23 내지 도 27을 사용하여 설명한다. 도 23 내지 도 26은, 본 실시 형태의 변형예인 반도체 장치의 제조 방법을 도시하는 단면도이다. 도 27은, 본 실시 형태의 변형예인 반도체 장치의 일부를 확대하여 도시하는 단면도이다.
본 변형예에서는 먼저, 도 3, 도 4, 및 도 14 내지 도 18에 나타내는 공정을 행한 후, 도 23에 도시한 바와 같이, 포토리소그래피 기술 및 건식 에칭법을 이용하여 화소 영역(1A)의 절연막(IF2)을 제거한다. 이에 의해, 화소 영역(1A)의 금속막(MF)의 측벽 및 상면과, 라이너막(LF2)의 상면 일부가 노출된다.
이어서, 도 24에 도시한 바와 같이, 포토리소그래피 기술 및 건식 에칭법을 이용하여, 주변 회로 영역(1B)의 절연막(IF2)을 개구하고, 패드(PF)의 상면의 일부를 노출시킨다.
이어서, 도 25에 도시한 바와 같이, 부동태화 처리를 행함으로써, 화소 영역(1A)의 금속막(MF)의 표면, 및 주변 회로 영역(1B)에서 절연막(IF2)으로부터 노출되는 패드(PF)의 상면을 산화시킨다. 이에 의해, 화소 영역(1A)의 금속막(MF)의 측벽 및 상면, 및 절연막(IF2)으로부터 노출되는 패드(PF)의 상면은, 금속 산화막(PS)에 의해 덮인다. 화소 영역(1A)의 금속막(MF)과, 당해 금속막(MF)을 덮는 금속 산화막(PS)은, 격벽(SW3)을 구성하고 있다.
이어서, 도 26에 도시한 바와 같이, 도 11 및 도 12를 사용하여 설명한 공정과 동일한 공정을 행함으로써, 인접하는 격벽(SW3)간에 컬러 필터(CF)를 형성하고, 그 후, 각 컬러 필터(CF) 상에 마이크로렌즈(ML)를 형성한다. 이에 의해, 본 실시 형태의 변형예의 반도체 장치가 완성된다.
여기서, 도 27에, 컬러 필터(CF) 및 그 양측의 격벽(SW3)을 확대한 단면도를 도시한다. 도 27에서는, 도 2 및 도 22와 마찬가지로, 입사광(L1 내지 L3)을 도시하고 있다. 입사광(L1)은, 컬러 필터(CF)의 상면에 입사되고, 격벽(SW3)에 입사되지 않고 포토 다이오드에 달하는 광이다. 입사광(L2)은, 컬러 필터(CF)의 상면에 입사되고, 격벽(SW3)의 측벽에서 반사되어 포토 다이오드에 달하는 광이다. 즉, 격벽(SW3)을 구성하는 금속막(MF) 및 금속 산화막(PS)은 광을 전반사하므로, 입사광(L2)은 금속 산화막(PS)의 측벽에서 전반사되어, 컬러 필터(CF)의 바로 아래의 포토 다이오드에 달한다.
또한, 입사광(L3)은, 격벽(SW3)의 상면에 입사되는 광이다. 여기서, 입사광(L3)은 격벽(SW3)을 구성하는 금속 산화막(PS)의 상면에서 전반사되므로, 격벽(SW3) 내를 투과하는 경우는 없다. 따라서, 상기 실시 형태 1에 비해, 격벽(SW3)의 상면에 조사된 광이, 화소의 포토 다이오드(PD)에 의해 수광될 가능성을 보다 저감시킬 수 있다. 이로 인해, 혼색의 발생을 방지할 수 있어, 반도체 장치의 성능을 향상시킬 수 있다.
본 변형예에서는, 도 14 내지 도 22를 사용하여 설명한 촬상 소자와 달리, 화소 영역(1A)의 금속막(MF)을 절연막(IF2)(도 19 참조)에 의해 덮고 있지 않지만, 금속막(MF)의 표면을 부동태화 처리하여 금속 산화막(PS)을 형성하고 있으므로, 격벽(SW3)이 불안정한 산화막이 되는 것을 방지하는 것이 가능하다. 따라서, 격벽(SW3)이 불안정한 산화막이 되는 것에 기인하여, 촬상한 데이터에 노이즈가 발생하는 것을 방지할 수 있다.
또한, 본 변형예에서는, 화소 영역(1A)에 절연막(IF2)을 남기고 있지 않으므로, 도 14 내지 도 22를 사용하여 설명한 촬상 소자에 비해, 격벽(SW3)의 폭을 작게 할 수 있다.
또한, 화소 영역(1A)에 절연막(IF2)을 남기고 있지 않으므로, 인접하는 격벽(SW3)간의 저부의 라이너막(LF2)은, 절연막(IF2)에 덮여 있지 않다. 따라서, 컬러 필터(CF)와 포토 다이오드(PD)의 사이의 막의 적층수를 저감시킬 수 있으므로, 화소에 입사된 광이 포토 다이오드(PD)에 도달할 때까지의 과정에서 감쇠되는 것을 방지할 수 있다. 즉, 광의 투과성을 높일 수 있으므로, 반도체 장치의 성능을 높일 수 있다.
여기서, 본 변형예의 촬상 소자의 제조 공정과, 도 14 내지 도 22를 사용하여 설명한 촬상 소자의 제조 공정을 비교하면, 금속막을 부동태화 처리하는 공정은, 도 20 및 도 25를 사용하여 설명한 바와 같이, 어느 쪽의 촬상 소자의 제조 공정에서도 행하여지는 공정이다. 이로 인해, 본 변형예에서는, 도 14 내지 도 22를 사용하여 설명한 촬상 소자의 제조 공정과 비교하여, 제조 공정을 증가시키지 않고 상기 효과를 얻을 수 있으므로, 반도체 장치의 제조 비용의 증대를 방지할 수 있다.
(실시 형태 3)
본 실시 형태는, 상기 실시 형태 2와 달리, 막의 개구부에 금속막을 매립하고, 당해 금속막을 포함하는 격벽을 형성함으로써, 애스펙트비가 높은 격벽의 형성을 용이하게 하는 것이다. 이하에서는, 본 실시 형태의 반도체 장치 및 그 제조 방법에 대해서, 도 28 내지 도 40을 사용하여 설명한다. 도 28 내지 도 39는 본 실시 형태의 반도체 장치의 제조 방법을 설명하는 단면도이다. 도 40은, 본 실시 형태의 반도체 장치의 일부를 확대하여 도시하는 단면도이다.
본 실시 형태의 반도체 장치의 제조 공정에서는, 먼저, 도 3 및 도 4를 사용하여 설명한 공정을 행함으로써, 도 28에 도시하는 구조를 얻는다. 또한, 여기에서는 층간 절연막(IL4)을, 제3 배선층보다도 큰 막 두께로 형성한다.
이어서, 도 29에 도시한 바와 같이, 예를 들어 CMP법을 이용하여 층간 절연막(IL4)의 상면을 평탄화한다. 이 때, 라이너막(LF3)은 층간 절연막(IL4)으로부터 노출시키지 않는다.
이어서, 도 30에 도시한 바와 같이, 포토리소그래피 기술을 사용하여 층간 절연막(IL4) 상에 레지스트 패턴(RP3)을 형성한다. 레지스트 패턴(RP3)은 주변 회로 영역(1B)을 덮고, 화소 영역(1A)의 복수의 화소를 덮는 패턴이다. 화소 영역(1A)에 있어서, 인접하는 화소끼리의 사이의 영역은 레지스트 패턴(RP3)으로부터 노출되어 있다.
이어서, 도 31에 도시한 바와 같이, 레지스트 패턴(RP3)을 마스크로 하여 건식 에칭을 행함으로써, 화소 영역(1A)의 층간 절연막(IL4)의 일부를 제거한다. 이에 의해, 인접하는 화소끼리의 사이의 영역의 라이너막(LF2)의 상면을 노출시킨다. 즉, 포토 다이오드(PD)의 바로 위의 영역, 즉, 후의 공정에서 컬러 필터를 형성하는 영역을, 반도체 기판(SB)의 주면을 따르는 방향에서 사이에 두는 영역의 각각의 층간 절연막(IF4)을 관통하는 홈을 형성한다. 그 후, 레지스트 패턴(RP3)을 제거한다. 이 공정에 의해, 화소 영역(1A)의 층간 절연막(IL4)에는, 화소끼리의 사이의 영역에 개구된 복수의 홈이 형성된다.
이어서, 도 32에 도시한 바와 같이, 예를 들어 스퍼터링법 및 전해 도금법 등을 이용하여 반도체 기판(SB) 상에 금속막(BM)을 형성한다. 금속막(BM)은 예를 들어 주로 W(텅스텐) 또는 Cu(구리)를 포함하고, 광이 투과되지 않는 막이다. 금속막(BM)은, 층간 절연막(IL4) 상에 형성되어 있고, 또한, 층간 절연막(IL4)에 개구된 상기 복수의 홈 내를 완전히 매립하도록 형성되어 있다.
이어서, 도 33에 도시한 바와 같이, 예를 들어 CMP법을 이용하여 금속막(BM)의 상면을 연마함으로써, 층간 절연막(IL4)의 상면을 노출시킨다. 이에 의해, 금속막(BM)은, 화소끼리의 사이의 영역에서 층간 절연막(IL4)에 개구된 복수의 홈의 각각의 내부에만 남는다. 이에 의해, 금속막(BM)은 벽 형상의 형상이 된다. 또한, 도 33에는, 복수의 금속막(BM)이 분리되어 배치되어 있는 구조를 도시하고 있지만, 평면에서 볼 때, 금속막(BM)은 격자 형상의 형상을 갖고 있으며, 도 33에 도시하는 금속막(BM)은 서로 접속되어 일체가 되어 있다.
이어서, 도 34에 도시한 바와 같이, 도 5를 사용하여 설명한 공정과 동일한 공정을 행함으로써, 주변 회로 영역(1B)에 패드(PF)를 형성한다. 그 후, 예를 들어 CVD법을 이용하여 반도체 기판(SB) 상에 절연막(IF3)을 형성한다. 절연막(IF3)은 예를 들어 산화 실리콘막 또는 질화 실리콘막 등을 포함하고, 금속막(BM) 및 층간 절연막(IL4)의 각각의 상면 및 패드(PF)를 덮고 있다.
이어서, 도 35에 도시한 바와 같이, 포토리소그래피 기술 및 에칭법을 이용하여 화소 영역(1A)의 절연막(IF3)을 에치 백 함으로써 박막화한다. 이 때, 금속막(BM)은 절연막(IF3)으로부터 노출되지 않는다.
이어서, 도 36에 도시한 바와 같이, 포토리소그래피 기술을 사용하여 절연막(IF3) 상에 레지스트 패턴(RP4)을 형성한다. 레지스트 패턴(RP4)은 주변 회로 영역(1B)을 덮고, 화소 영역(1A)의 복수의 화소를 노출하는 패턴이다. 화소 영역(1A)에 있어서, 인접하는 화소끼리의 사이의 영역은, 레지스트 패턴(RP4)에 덮여 있다. 여기서, 인접하는 화소간에서 레지스트 패턴(RP4)이 덮고 있는 영역의 폭은, 도 30에 나타낸 공정에 있어서, 인접하는 화소끼리의 사이에서 레지스트 패턴(RP3)으로부터 노출되어 있는 영역의 폭보다도 넓다.
즉, 도 36에 도시한 바와 같이, 금속막(BM)의 바로 위에 형성된 레지스트 패턴(RP4)의 폭은, 당해 금속막(BM)의 폭보다도 크다. 즉, 평면에서 볼 때, 레지스트 패턴(RP4)의 측벽은, 금속막(BM)에 대하여 금속막(BM)의 측벽보다도 외측에 위치하고 있다.
이어서, 도 37에 도시한 바와 같이, 레지스트 패턴(RP4)을 마스크로 하여 건식 에칭을 행함으로써, 화소 영역(1A)의 절연막(IF3)의 일부 및 층간 절연막(IL4)의 일부를 제거한다. 즉, 후의 공정에서 컬러 필터를 형성하는 영역의 절연막(IF3) 및 층간 절연막(IL4)을 제거한다. 이에 의해, 각 화소의 라이너막(LF2)의 상면을 노출시킨다. 그 후, 레지스트 패턴(RP4)을 제거한다. 화소 영역(1A)에서는, 이 공정에 의해, 금속막(BM)의 상면을 덮는 절연막(IF3)과, 금속막(BM)의 측벽을 덮는 층간 절연막(IL4)이 남는다. 금속막(BM)과, 당해 금속막(BM)의 상면에 접하는 절연막(IF3)과, 당해 금속막(BM)의 측벽에 접하는 층간 절연막(IL4)은, 격벽(SW4)을 구성하고 있다.
인접하는 격벽(SW4)끼리의 사이의 영역은 컬러 필터를 형성하는 영역이며, 이 영역에는 절연막(IF3) 및 층간 절연막(IL4)은 형성되어 있지 않다. 이상의 공정에 의해, 화소 영역(1A)에서 인접하는 화소끼리의 사이에 격벽(SW4)이 형성된다. 금속막(BM)은 라이너막(LF2), 절연막(IF3) 및 층간 절연막(IL4)에 의해 덮여 있으므로, 금속막(BM)이 산화되어 불안정한 막이 되는 것을 방지할 수 있다. 인접하는 격벽(SW4)끼리의 사이의 영역은, 나중에 컬러 필터를 형성하는 영역이다.
이어서, 도 38에 도시한 바와 같이, 포토리소그래피 기술 및 에칭법을 이용하여 주변 회로 영역(1B)의 절연막(IF3)을 일부 제거함으로써, 패드(PF)의 상면을 노출시킨다. 계속해서, 부동태화 처리를 행함으로써, 절연막(IF3)으로부터 노출되는 패드(PF)의 상면에 금속 산화막(PS)을 형성한다.
이어서, 도 39에 도시한 바와 같이, 도 11 및 도 12를 사용하여 설명한 공정과 동일한 공정을 행함으로써, 인접하는 격벽(SW4)간에 컬러 필터(CF)를 형성하고, 그 후, 각 컬러 필터(CF) 상에 마이크로렌즈(ML)를 형성한다. 이에 의해, 본 실시 형태의 변형예의 반도체 장치가 완성된다.
여기서, 도 40에, 컬러 필터(CF) 및 그 양측의 격벽(SW4)을 확대한 단면도를 도시한다. 도 40에서는, 도 2와 마찬가지로, 입사광(L1 내지 L3)을 도시하고 있다. 입사광(L1)은, 컬러 필터(CF)의 상면에 입사되며, 격벽(SW4)에 입사되지 않고 포토 다이오드에 달하는 광이다. 입사광(L2)은, 컬러 필터(CF)의 상면에 입사되고, 격벽(SW4)을 구성하는 금속막(BM)의 측벽에서 반사되어 포토 다이오드에 달하는 광이다. 즉, 격벽(SW4)을 구성하는 금속막(BM)은 광을 전반사하므로, 입사광(L2)은 금속막(BM)의 측벽에서 전반사되고, 컬러 필터(CF)의 바로 아래의 포토 다이오드에 달한다.
또한, 입사광(L3)은, 격벽(SW4)의 상면에 입사되는 광이다. 여기서, 입사광(L3)은 격벽(SW4)을 구성하는 금속막(BM)의 상면에서 전반사되므로, 금속막(BM) 내를 투과하는 경우는 없다. 따라서, 상기 실시 형태 1에 비해, 격벽(SW4)의 상면에 조사된 광이, 화소의 포토 다이오드(PD)에 의해 수광될 가능성을 보다 저하시킬 수 있다. 이로 인해, 혼색의 발생을 방지할 수 있어, 반도체 장치의 성능을 향상시킬 수 있다.
또한, 본 실시 형태에서는, 포토리소그래피 기술 및 에칭법을 이용하여 금속막(MF)(도 17 참조)을 패터닝한 상기 실시 형태 2와 달리, 도 30 내지 도 33을 사용하여 설명한 바와 같이, 금속막(BM)을, 층간 절연막(IL4)에 개구된 홈 내에 매립함으로써 형성하고 있다. 포토리소그래피 기술 및 에칭법을 이용하여 금속막을 가공한 경우, 벽 형상의 금속막을 높은 애스펙트비로 형성하는 것은 곤란하고, 금속막의 폭을 작게 하면, 금속막이 부서질 우려가 있다.
이에 대해, 본 실시 형태에서는, 홈에 금속막(BM)을 매립함으로써 금속막(BM)의 패턴을 형성하고 있으므로, 상기의 방법에 비해, 용이하게 애스펙트비가 높은 금속막(BM)을 형성할 수 있다. 따라서, 격벽(SW4)의 미세화가 용이해지므로, 화소의 수광면을 넓히는 것이 가능해져서 반도체 장치의 성능을 향상시킬 수 있다.
또한, 본 실시 형태에서는, 도 14 내지 도 21을 사용하여 설명한 촬상 소자와 달리, 격벽간의 컬러 필터를 형성하는 영역의 저부에 절연막(IF2)(도 21 참조)이 남아있지 않다. 즉, 도 39에 도시한 바와 같이, 인접하는 격벽(SW4)간의 저부의 라이너막(LF2)이 절연막(IF2)에 덮여 있지 않다. 따라서, 컬러 필터(CF)와 포토 다이오드(PD)의 사이의 막의 적층수를 저감시킬 수 있으므로, 화소에 입사된 광이, 포토 다이오드(PD)에 도달할 때까지의 과정에서 감쇠되는 것을 방지할 수 있다. 즉, 광의 투과성을 높일 수 있으므로, 반도체 장치의 성능을 높일 수 있다.
(실시 형태 4)
본 실시 형태는, 상기 비교예와 마찬가지로, 컬러 필터보다도 굴절률이 작은 막을 사용하여 격벽을 구성하는 것이지만, 당해 막을 에칭에 의해 가공하여 형성할 때에 메탈 마스크를 사용하고, 당해 메탈 마스크를 격벽의 일부로서 남기는 점에서, 상기 비교예와는 상이하다. 이하에서는, 본 실시 형태의 반도체 장치 및 그 제조 공정에 대해서, 도 41 내지 도 45를 사용하여 설명한다. 도 41 내지 도 44는, 본 실시 형태인 반도체 장치의 제조 방법을 도시하는 단면도이다. 또한, 도 45는, 본 실시 형태의 반도체 장치의 변형예인 촬상 소자를 도시하는 단면도이다.
본 실시 형태의 반도체 장치의 제조 공정에서는, 먼저, 도 3 내지 도 6을 사용하여 설명한 공정을 행한 후, 도 41에 도시한 바와 같이, 예를 들어 스퍼터링법을 이용하여 절연막(IF1) 상에 금속막(MM)을 형성한다. 금속막(MM)은, 예를 들어 TiN(질화티타늄)막을 포함한다.
이어서, 도 42에 도시한 바와 같이, 포토리소그래피 기술 및 에칭법을 이용하여 금속막(MM)을 패터닝한다. 이에 의해, 주변 회로 영역(1B)의 금속막(MM)은 제거되고, 화소 영역(1A)에서 인접하는 화소끼리의 사이의 영역에는, 금속막(MM)을 포함하는 패턴이 남는다. 즉, 주변 회로 영역(1B) 및 화소에 있어서는, 절연막(IF1)의 상면이 노출되어 있다.
이어서, 도 43에 도시한 바와 같이, 금속막(MM)을 하드 마스크로 하여 건식 에칭을 행함으로써, 절연막(IF1) 및 층간 절연막(IL4)을 일부 제거한다. 이 에칭 공정에서는, 주변 회로 영역(1B)을 레지스트 패턴(도시 생략)에 의해 덮고, 당해 레지스트 패턴도 마스크로서 사용한다. 그 후, 당해 레지스트 패턴을 제거한다.
이 공정에 의해, 각 화소에서의 라이너막(LF2)의 상면을 노출시킨다. 이에 의해, 인접하는 화소끼리의 사이에 있어서, 라이너막(LF2) 상에 순서대로 형성된 층간 절연막(IL4), 절연막(IF1) 및 금속막(MM)을 포함하는 격벽(SW5)을 형성한다. 여기서, 예를 들어 산화 실리콘막을 포함하는 층간 절연막(IL4)과, 층간 절연막(IL4) 상에 적층되고, 예를 들어 산화 실리콘막을 포함하는 절연막(IF1)은, 절연막(S1)을 구성하고 있다. 격벽(SW5)은, 절연막(S1)과, 절연막(S1) 상에 적층된 금속막(MM)에 의해 구성되어 있다.
이어서, 도 10 내지 도 12를 사용하여 설명한 공정을 행함으로써, 도 44에 도시하는 본 실시 형태의 반도체 장치가 완성된다.
여기서, 도 45에, 컬러 필터(CF) 및 그 양측의 격벽(SW5)를 확대한 단면도를 도시한다. 도 45에서는, 도 2와 마찬가지로, 입사광(L1 내지 L3)을 도시하고 있다. 입사광(L1)은, 컬러 필터(CF)의 상면에 입사되고, 격벽(SW5)에 입사되지 않고 포토 다이오드에 달하는 광이다. 입사광(L2)은, 컬러 필터(CF)의 상면에 입사되고, 격벽(SW5)의 측벽에서 반사되어 포토 다이오드에 달하는 광이다. 즉, 격벽(SW5)을 구성하는 절연막(S1)은, 컬러 필터(CF)보다도 굴절률이 작은 재료에 의해 구성되어 있으므로, 입사광(L2)은 절연막(S1)의 측벽에서 전반사되고, 컬러 필터(CF)의 바로 아래의 포토 다이오드에 달한다. 또한, 금속막(MM)은 광을 투과시키지 않는 막이므로, 금속막(MM)의 측벽에 입사된 광은, 전반사되어 포토 다이오드에 달한다.
또한, 입사광(L3)은, 격벽(SW5)의 상면에 입사되는 광이다. 여기서, 입사광(L3)은 격벽(SW5)를 구성하는 금속막(MM)의 상면에서 전반사되므로, 격벽(SW5) 내를 투과하는 경우는 없다. 따라서, 상기 실시 형태 1에 비해, 격벽(SW5)의 상면에 조사된 광이, 화소의 포토 다이오드(PD)에 의해 수광될 가능성을 보다 저감시킬 수 있다. 이로 인해, 혼색의 발생을 방지할 수 있어, 반도체 장치의 성능을 향상시킬 수 있다.
또한, 패터닝을 행할 때에는, 예를 들어 TiN(질화티타늄)막 등의 금속막을 메탈 마스크로서 이용함으로써, 높은 정밀도로 미세한 패턴을 형성할 수 있다. 즉, 반도체 장치를 미세화할 경우에는, 본 실시 형태와 같이, 금속막을 포함하는 패턴을 하드 마스크로 하여 에칭을 행하는 것이 생각된다.
메탈 마스크를 사용하여 패터닝을 행할 경우에는, 메탈 마스크를 사용한 에칭 공정 후에 당해 메탈 마스크를 제거하는 것을 생각할 수 있다. 여기서, 본 실시 형태의 격벽(SW5)은 광의 차폐를 원하는 하나로서 설치되는 것이다. 이로 인해, 패터닝에 의해 절연막(S1)을 형성한 후에, 절연막(S1) 상의 메탈 마스크인 금속막(MM)을 제거할 필요는 없다.
여기에서는, 금속막(MM)을 격벽(SW5)의 상부에 남기므로, 도 43의 공정 후에 금속막(MM)을 제거하는 공정을 행할 필요가 없다. 따라서, 반도체 장치의 제조 공정을 간략화할 수 있다. 또한, 금속막(MM)을 격벽(SW5)의 상부에 남김으로써, 도 45를 사용하여 상술한 바와 같이, 격벽(SW5)의 상면에 입사되는 광이 격벽(SW5) 내 및 화소에 침입하는 것을 방지할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되지 않고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 말할 필요도 없다.
그 밖에, 실시 형태에 기재된 내용의 일부를 이하에 기재한다.
[부기 1]
반도체 기판과,
상기 반도체 기판에 형성된, 수광에 의해 신호 전하를 생성하는 광전 변환 소자와,
상기 광전 변환 소자 상에 형성된 복수의 격벽을 갖고,
상기 반도체 기판의 주면을 따르는 방향에서 인접하는 상기 복수의 격벽끼리의 사이의 영역은,
상기 광전 변환 소자에 조사되는 광이 투과하는 제1막을 형성하는 제1 영역이며,
상기 복수의 격벽 각각은, 제2막과, 상기 제2막의 상면을 덮는 금속막을 포함하고,
상기 제1막은 상기 제2막보다도 굴절률이 큰, 반도체 장치.
[부기 2]
부기 1에 기재된 반도체 장치에 있어서,
상기 제1 영역에, 상기 제1막이 형성되어 있는, 반도체 장치.
[부기 3]
부기1에 기재된 반도체 장치에 있어서,
상기 제1막은, 컬러 필터인, 반도체 장치.
[부기 4]
(a1) 반도체 기판에, 수광에 의해 신호 전하를 생성하는 광전 변환 소자를 형성하는 공정,
(b1) 상기 광전 변환 소자 위를 덮는 금속막을 형성하는 공정,
(c1) 상기 광전 변환 소자의 바로 위에서, 또한, 상기 광전 변환 소자에 조사되는 광이 투과하는 제1막을 형성할 예정의 제1 영역의 상기 금속막을 선택적으로 제거함으로써, 상기 금속막으로부터 상기 광전 변환 소자를 노출시키는 공정을 갖고,
상기 제1 영역을 사이에 두는 상기 금속막 각각은, 격벽을 구성하고 있는, 반도체 장치의 제조 방법.
[부기 5]
부기 4에 기재된 반도체 장치의 제조 방법에 있어서,
(d1) 상기 (c1) 공정 후, 상기 제1 영역에 상기 제1막을 형성하는 공정을 더 갖는, 반도체 장치의 제조 방법.
[부기 6]
부기 4에 기재된 반도체 장치의 제조 방법에 있어서,
(e1) 상기 (c1) 공정 후, 상기 제1 영역을 사이에 두는 상기 금속막 각각을 덮도록, 상기 반도체 기판 상에 제1 절연막을 형성하는 공정,
(f1) 상기 금속막을 덮는 상기 제1 절연막을 박막화하는 공정을 더 갖고,
상기 격벽은, 상기 금속막과, 상기 금속막의 상면 및 측벽을 덮는 상기 제1 절연막을 포함하는, 반도체 장치의 제조 방법.
[부기 7]
부기 4에 기재된 반도체 장치의 제조 방법에 있어서,
상기 반도체 기판은, 상기 반도체 기판의 주면을 따라 배열하는 제2 영역 및 제3 영역을 갖고 있으며,
상기 (a1) 공정에서는, 상기 제2 영역의 상기 반도체 기판에 상기 광전 변환 소자를 형성하고,
상기 (c1) 공정에서는, 상기 제1 영역의 상기 금속막과, 상기 제3 영역의 상기 금속막의 일부를 제거함으로써, 상기 제3 영역에 상기 금속막을 포함하는 패드를 형성하고,
(e2) 상기 (c1) 공정 후, 상기 제1 영역을 사이에 두는 상기 금속막과, 상기 패드를 각각 덮도록, 상기 반도체 기판 상에 제1 절연막을 형성하는 공정,
(f2) 상기 제2 영역의 상기 제1 절연막과, 상기 제3 영역의 일부의 상기 제1 절연막을 제거함으로써, 상기 제2 영역의 상기 금속막과, 상기 패드의 상면을 노출시키는 공정,
(g1) 상기 금속막 및 상기 패드의 각각의 표면의 일부를 부동태화 처리함으로써, 상기 금속막의 상면 및 측벽을 덮는 제2 절연막과, 상기 패드의 상면을 덮는 제3 절연막을 형성하는 공정을 더 갖고,
상기 격벽은, 상기 제2 영역의 상기 금속막과, 상기 제2 영역의 상기 금속막을 덮는 상기 제2 절연막을 포함하는, 반도체 장치의 제조 방법.
[부기 8]
(a1) 반도체 기판에, 수광에 의해 신호 전하를 생성하는 광전 변환 소자를 형성하는 공정,
(b1) 상기 광전 변환 소자 위를 덮는 제2막을 형성하는 공정,
(c1) 상기 반도체 기판의 주면을 따르는 방향에 있어서, 상기 광전 변환 소자의 바로 위에서, 또한,
상기 광전 변환 소자에 조사되는 광이 투과하는 제1막을 형성할 예정의 제1 영역을 사이에 두는 영역의, 각각의 상기 제2막을 관통하는 홈을 형성하는 공정,
(d1) 상기 홈 내에 금속막을 매립하여 형성한 후, 상기 금속막의 상면 및 상기 제2막의 각각의 상면을 평탄화하는 공정,
(e1) 상기 금속막의 상면을 덮는 제3막을 형성하는 공정,
(f1) 상기 제1 영역의 상기 제3막 및 상기 제2막을 제거함으로써, 상기 금속막, 상기 금속막의 측벽을 덮는 상기 제2막 및 상기 금속막의 상면을 덮는 상기 제3막을 포함하는 격벽을 형성하는 공정을 갖는 반도체 장치의 제조 방법.
[부기 9]
부기 8에 기재된 반도체 장치의 제조 방법에 있어서,
(g1) 상기 (f1) 공정 후, 상기 제1 영역에 상기 제1막을 형성하는 공정을 더 갖는, 반도체 장치의 제조 방법.
[부기 10]
(a1) 반도체 기판에, 수광에 의해 신호 전하를 생성하는 광전 변환 소자를 형성하는 공정,
(b1) 상기 광전 변환 소자 위를 덮는 제2막을 형성하는 공정,
(c1) 상기 광전 변환 소자의 바로 위에서, 또한, 상기 광전 변환 소자에 조사되는 광이 투과하는 제1막을 형성할 예정의 제1 영역을, 상기 반도체 기판의 주면을 따르는 방향에서 사이에 두도록, 금속막을 포함하는 패턴을 상기 제2막 상에 형성하는 공정,
(d1) 상기 패턴을 마스크로 하여 상기 제2막을 가공함으로써, 제1 영역의 상기 제2막을 제거하고, 이에 의해, 상기 제2막과, 상기 제2막의 상면을 덮는 상기 패턴을 포함하는 격벽을 형성하는 공정을 갖고,
상기 제1막은 상기 제2막보다도 굴절률이 큰, 반도체 장치의 제조 방법.
[부기 11]
부기 10에 기재된 반도체 장치의 제조 방법에 있어서,
(e1) 상기 (d1) 공정 후, 상기 제1 영역에 상기 제1막을 형성하는 공정을 더 갖는, 반도체 장치의 제조 방법.
1A : 화소 영역
1B : 주변 회로 영역
BM : 금속막
CF : 컬러 필터
GE : 게이트 전극
IF1 내지 IF3 : 절연막
IL, IL1 내지 IL4 : 층간 절연막
L1 내지 L3 : 입사광
LF1 내지 LF3 : 라이너막
M1 내지 M3 : 배선
MF : 금속막
ML : 마이크로렌즈
MM : 금속막
PD : 포토 다이오드
PF : 패드
PS : 금속 산화막
RP1 내지 RP4 : 레지스트 패턴
S1, S2 : 절연막
SB : 반도체 기판
SW1 내지 SW5, SWa : 격벽
WG : 광 도파로

Claims (13)

  1. 반도체 기판과,
    상기 반도체 기판에 형성된, 수광에 의해 신호 전하를 생성하는 광전 변환 소자와,
    상기 광전 변환 소자 상에 형성된 복수의 격벽
    을 갖고,
    상기 반도체 기판의 주면을 따르는 방향에서 인접하는 상기 복수의 격벽끼리의 사이의 영역은, 상기 광전 변환 소자에 조사되는 광이 투과하는 제1막을 형성하는 제1 영역이며,
    상기 복수의 격벽 각각은, 제2막과, 상기 제2막의 측벽 및 상기 제1 영역의 사이에 형성된 제3막을 포함하고 있고,
    상기 제3막은 상기 제1막보다도 굴절률이 크고,
    상기 제1막은 상기 제2막보다도 굴절률이 큰, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 영역에, 상기 제1막이 형성되어 있는, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1막은, 컬러 필터인, 반도체 장치.
  4. 제1항에 있어서,
    상기 제2막은 산화 실리콘막을 포함하고,
    상기 제3막은 질화 실리콘막을 포함하는, 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 영역과 상기 광전 변환 소자의 사이에는, 광 도파로가 형성되어 있는, 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 영역과 상기 광 도파로의 사이에는, 상기 제3막이 형성되어 있고,
    상기 제2막의 상면은, 상기 제3막에 덮여 있는, 반도체 장치.
  7. 제1항에 있어서,
    상기 광전 변환 소자와 상기 격벽은, 평면에서 볼 때 겹쳐져 있지 않은, 반도체 장치.
  8. (a1) 반도체 기판에, 수광에 의해 신호 전하를 생성하는 광전 변환 소자를 형성하는 공정,
    (b1) 상기 광전 변환 소자의 바로 위에서, 또한, 상기 광전 변환 소자에 조사되는 광이 투과하는 제1막을 형성할 예정의 제1 영역을, 상기 반도체 기판의 주면을 따르는 방향에서 사이에 두도록, 복수의 제2막을 형성하는 공정,
    (c1) 서로에 인접하는 상기 제2막과 상기 제1 영역의 사이에, 상기 제2막의 측벽을 덮는 제3막을 형성함으로써,
    상기 제2막과, 상기 제2막의 측벽에 접하는 상기 제3막을 포함하는 격벽을 형성하는 공정을 갖고,
    상기 제3막은 상기 제1막보다도 굴절률이 크고,
    상기 제1막은 상기 제2막보다도 굴절률이 큰, 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    (d1) 상기 (c1) 공정 후, 상기 제1 영역에 상기 제1막을 형성하는 공정을 더 갖는, 반도체 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 제1막은, 컬러 필터인, 반도체 장치의 제조 방법.
  11. 제8항에 있어서,
    상기 제2막은 산화 실리콘막을 포함하고,
    상기 제3막은 질화 실리콘막을 포함하는, 반도체 장치의 제조 방법.
  12. 제8항에 있어서,
    (a2) 상기 (b1) 공정 전에, 상기 광전 변환 소자와 상기 제1 영역의 사이에, 광 도파로를 형성하는 공정을 더 갖는, 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 (c1) 공정에서는, 상기 제2막의 상면, 측벽, 및 상기 광 도파로의 상면을 덮는 상기 제3막을 형성하고,
    상기 제1 영역과 상기 광 도파로의 사이에는, 상기 제3막이 형성되어 있고,
    상기 제2막의 상면은, 상기 제3막에 덮여 있는, 반도체 장치의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10330987B2 (en) 2016-10-05 2019-06-25 Samsung Display Co., Ltd. Liquid crystal display
KR20210077570A (ko) * 2019-12-16 2021-06-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 후면 조명 이미지 센서를 위한 후면 굴절층 및 그 형성 방법

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9889472B2 (en) * 2014-03-21 2018-02-13 Koninklijke Philips N.V. CMUT device and manufacturing method
JP6214691B2 (ja) * 2014-05-01 2017-10-18 采▲ぎょく▼科技股▲ふん▼有限公司ＶｉｓＥｒａ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏｍｐａｎｙ Ｌｉｍｉｔｅｄ 固体撮像装置
US9281333B2 (en) * 2014-05-01 2016-03-08 Visera Technologies Company Limited Solid-state imaging devices having light shielding partitions with variable dimensions
EP3024029B1 (en) * 2014-11-19 2020-04-22 ams AG Method of producing a semiconductor device comprising an aperture array
TWI600125B (zh) * 2015-05-01 2017-09-21 精材科技股份有限公司 晶片封裝體及其製造方法
US10319760B2 (en) * 2015-07-20 2019-06-11 Visera Technologies Company Limited Image sensor
US9837455B2 (en) 2016-01-20 2017-12-05 Visera Technologies Company Limited Image sensor
JP2017139286A (ja) * 2016-02-02 2017-08-10 ソニー株式会社 撮像素子、及び、カメラシステム
US10319765B2 (en) * 2016-07-01 2019-06-11 Canon Kabushiki Kaisha Imaging device having an effective pixel region, an optical black region and a dummy region each with pixels including a photoelectric converter
KR102673170B1 (ko) * 2016-09-02 2024-06-05 엘지디스플레이 주식회사 유기발광표시장치 및 그 제조방법
US10103194B2 (en) * 2016-09-26 2018-10-16 Omnivision Technologies, Inc. Self-aligned optical grid on image sensor
US9991302B1 (en) * 2016-11-17 2018-06-05 Visera Technologies Company Limited Optical sensor with color filters having inclined sidewalls
TWI756388B (zh) 2017-03-24 2022-03-01 日商富士軟片股份有限公司 結構體、近紅外線透射濾波層形成用組成物及光感測器
KR102466039B1 (ko) * 2017-09-29 2022-11-11 후지필름 가부시키가이샤 광학 필터의 제조 방법
US10535698B2 (en) * 2017-11-28 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor with pad structure
KR102606735B1 (ko) 2018-06-19 2023-11-28 에스케이하이닉스 주식회사 반사 방지층 내에 매립된 그리드 패턴들을 갖는 이미지 센서
KR102602673B1 (ko) * 2018-10-12 2023-11-17 삼성디스플레이 주식회사 표시 장치 및 표시 장치 제조 방법
JP7310130B2 (ja) * 2018-12-17 2023-07-19 凸版印刷株式会社 固体撮像素子及びその製造方法
JP7398215B2 (ja) * 2019-06-25 2023-12-14 ブリルニクス シンガポール プライベート リミテッド 固体撮像装置、固体撮像装置の製造方法、および電子機器
US11245823B2 (en) * 2019-08-13 2022-02-08 Omnivision Technologies, Inc. Fully buried color filter array of image sensor
JP2021086931A (ja) * 2019-11-28 2021-06-03 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器
CN112133734B (zh) * 2020-09-29 2022-08-30 湖北长江新型显示产业创新中心有限公司 显示面板及显示装置
US20240006438A1 (en) * 2020-12-01 2024-01-04 Sony Semiconductor Solutions Corporation Imaging device
JP2023003522A (ja) * 2021-06-24 2023-01-17 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び電子機器
TW202333488A (zh) * 2022-02-03 2023-08-16 日商索尼半導體解決方案公司 固態攝像元件及電子機器

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3677970B2 (ja) * 1997-10-16 2005-08-03 ソニー株式会社 固体撮像素子とその製造方法
JP2005294647A (ja) * 2004-04-01 2005-10-20 Matsushita Electric Ind Co Ltd 固体撮像装置およびその製造方法
US8319301B2 (en) * 2008-02-11 2012-11-27 Omnivision Technologies, Inc. Self-aligned filter for an image sensor
JP2010067926A (ja) * 2008-09-12 2010-03-25 Sony Corp 固体撮像装置とその製造方法並びに電子機器
KR101688084B1 (ko) * 2010-06-30 2016-12-20 삼성전자주식회사 이미지 센서 및 이를 포함하는 패키지
JP5736755B2 (ja) * 2010-12-09 2015-06-17 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
JP4846878B1 (ja) * 2011-04-22 2011-12-28 パナソニック株式会社 固体撮像装置
JP4872024B1 (ja) * 2011-04-22 2012-02-08 パナソニック株式会社 固体撮像装置およびその製造方法
WO2013021541A1 (ja) * 2011-08-10 2013-02-14 パナソニック株式会社 固体撮像装置
US9219092B2 (en) * 2012-02-14 2015-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Grids in backside illumination image sensor chips and methods for forming the same
US9349769B2 (en) * 2012-08-22 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensor comprising reflective guide layer and method of forming the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10330987B2 (en) 2016-10-05 2019-06-25 Samsung Display Co., Ltd. Liquid crystal display
US10606130B2 (en) 2016-10-05 2020-03-31 Samsung Display Co., Ltd. Liquid crystal display
KR20210077570A (ko) * 2019-12-16 2021-06-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 후면 조명 이미지 센서를 위한 후면 굴절층 및 그 형성 방법
US11581349B2 (en) 2019-12-16 2023-02-14 Taiwan Semiconductor Manufacturing Company Limited Backside refraction layer for backside illuminated image sensor and methods of forming the same

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Publication number Publication date
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