CN100370580C - 半导体晶片及其制造方法 - Google Patents

半导体晶片及其制造方法 Download PDF

Info

Publication number
CN100370580C
CN100370580C CNB2005100590368A CN200510059036A CN100370580C CN 100370580 C CN100370580 C CN 100370580C CN B2005100590368 A CNB2005100590368 A CN B2005100590368A CN 200510059036 A CN200510059036 A CN 200510059036A CN 100370580 C CN100370580 C CN 100370580C
Authority
CN
China
Prior art keywords
insulating layer
metal level
opening
semiconductor wafer
insulating barrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2005100590368A
Other languages
English (en)
Other versions
CN1681081A (zh
Inventor
内藤宽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yamaha Corp
Original Assignee
Yamaha Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2004094621A external-priority patent/JP4774674B2/ja
Priority claimed from JP2005075554A external-priority patent/JP5055704B2/ja
Application filed by Yamaha Corp filed Critical Yamaha Corp
Publication of CN1681081A publication Critical patent/CN1681081A/zh
Application granted granted Critical
Publication of CN100370580C publication Critical patent/CN100370580C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • E—FIXED CONSTRUCTIONS
    • E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
    • E02D—FOUNDATIONS; EXCAVATIONS; EMBANKMENTS; UNDERGROUND OR UNDERWATER STRUCTURES
    • E02D29/00—Independent underground or underwater structures; Retaining walls
    • E02D29/02—Retaining or protecting walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • E—FIXED CONSTRUCTIONS
    • E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
    • E02D—FOUNDATIONS; EXCAVATIONS; EMBANKMENTS; UNDERGROUND OR UNDERWATER STRUCTURES
    • E02D2600/00—Miscellaneous
    • E02D2600/20—Miscellaneous comprising details of connection between elements
    • E—FIXED CONSTRUCTIONS
    • E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
    • E02D—FOUNDATIONS; EXCAVATIONS; EMBANKMENTS; UNDERGROUND OR UNDERWATER STRUCTURES
    • E02D2600/00—Miscellaneous
    • E02D2600/40—Miscellaneous comprising stabilising elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

在半导体晶片上形成多个IC区域，该半导体晶片被分割为包含IC的单个芯片，其中在硅衬底上依次形成布线层和绝缘层。为了降低IC和划片线之间的高度差，形成平面绝缘层以覆盖关于IC、密封环和划片线的整个表面。为了避免在IC中出现断裂和故障，以阶梯状的方式形成开口从而部分地蚀刻绝缘层，使得每个所述开口的壁均以20°至80°的指定角度倾斜。例如，形成相对于薄膜元件部分的第一开口，和形成相对于外部端子连接焊盘的第二开口。

Description

半导体晶片及其制造方法
技术领域
本发明涉及半导体晶片及其制造方法，其中在半导体晶片上形成集成电路，并且沿划片线将半导体晶片切割为单个芯片。本发明还涉及形成在半导体晶片上的具有薄膜元件的半导体器件及其制造方法。
本发明要求日本专利申请2004-94621、2004-94622、和2005-75554的优先权，其全部内容在此引入作为参考。
背景技术
通常，使用半导体晶片如硅晶片来制造例如IC芯片和LSI芯片的半导体器件。根据关于薄膜成长、光刻和蚀刻的工艺，在同一半导体晶片上形成多个集成电路(IC)，该半导体晶片经过使用划片机等沿划片线的切割而被分成单个IC芯片(或半导体芯片)，其中半导体芯片均经受与引线框的键合然后受到树脂模塑处理。
近来，制造和发展了多种电子器件以实现高度复杂的功能，其中它们的尺寸减小，实现了较小的厚度，由此可以制造出具有多功能的复合半导体器件，其可以实现投入实际应用的磁传感器、温度传感器和压力传感器的功能。例如，复合半导体器件配备有磁传感器，在日本专利申请公开No.H05-121793中公开了一个实例，其中IC芯片配备有巨磁电阻效应元件(称为GMR元件)。
图5是其上形成有多个半导体器件(即具有磁传感器的半导体芯片)的硅晶片(或半导体晶片)的平面图；图6是一半导体器件(即具有磁传感器的半导体芯片)和其外围的放大平面图；图7是沿图6的A-A线得到的剖面图。
在图5中，附图标记1表示硅晶片，在该硅晶片中划片线3以网格形式形成在硅衬底(或半导体衬底)上从而以矩阵形式形成多个IC区域，其中IC区域包括IC元件4。
每个IC元件4具有叠层结构，其中包括电路的布线层和绝缘层交替叠置在一起。具体地，如图6所示，具有正方形形状的IC元件4包括IC5，其实现各种电路功能、如模拟数字转换器(ADC)、存储器(M)和模拟电路(AnC)，其中GMR元件6至9分别排布在IC5的指定边的外部，靠近指定边(例如，图6中的四条边)，并且与IC5电连接。即，通过GMR元件6至9实现磁传感器。
形成密封环(seal rings)11以包围IC元件4。在相邻IC区域之间的边界中密封环11的外部形成划片线3，其是具有指定宽度的带状区域。在划片线3的中心形成用于分离单个半导体芯片的槽13。
图7表示了关于IC元件4、密封环11和划片线3的剖面结构，其中在p型硅衬底(称作p-Si衬底)21上形成实现模拟数字转换器(ADC)、存储器(M)和模拟电路(AnC)的功能的集成电路(IC)和由氧化硅构成的绝缘层22；形成绝缘层23以覆盖IC和绝缘层22使得其一端延伸到密封环11；具有指定连线图案的布线层24a、绝缘层25a、具有指定连线图案的布线层24b和绝缘层25b依次形成并一起叠置在绝缘层23上。三个绝缘层23、25a和25b设置在垂直的不同位置上，其中绝缘层25a和25b均为倾斜的并且在密封环11中延伸使得绝缘层25a覆盖绝缘层23，并且绝缘层25b覆盖绝缘层25a。
GMR元件6至9和布线层24c形成在绝缘层25b的平面表面上，并且在与布线层24c同一层次上形成的金属层26形成在于密封环(seal rings)11中延伸的绝缘层25b的倾斜表面上，使得其低端与p型硅衬底21接触。此外，形成由氮化硅构成的钝化膜(或保护绝缘层)28以覆盖GMR元件6至9、布线层24c和金属层26。通过填充到通孔中的金属，布线层24a至24c彼此电连接。
钝化膜28经受构图处理使得其低端局限在密封环11的范围内，从而使没有被钝化膜28覆盖的p型硅衬底21的暴露部分用于划片线3。
图8是硅晶片第二实例的剖面图，其中构建IC元件31，使得形成平面绝缘层32以覆盖GMR元件6至9和布线层24c以及金属层26的上端，并且形成钝化膜33以覆盖平面绝缘层32和金属层26。
图9是硅晶片第三实例的剖面图，其中构图密封环41以实现一叠层结构，该结构包括绝缘层23、形成在与布线层24a相同层次上的金属层42a、绝缘层25a、形成在与布线层24b相同层次上的金属层42b、绝缘层25b、以及在形成与布线层24c相同层次上的金属层42c。金属层42a、42b和42c通过填充到通孔中的金属彼此电连接。此外，形成平面绝缘层32以覆盖GMR元件6至9和布线层24c以及金属层42c的一端；形成钝化膜33以覆盖平面绝缘层32和金属层42c的上部以及绝缘层23、25a和25b的端部，由此使钝化膜33的低端被限制在密封环41的范围内。
如上所述，构成具有磁传感器的半导体芯片使得磁阻元件合并到IC中；因此，能够应对在尺寸上减小、实现较小厚度的电子器件的新近趋势。
对应于具有薄膜元件的半导体芯片的芯片区域具有多层结构，其中分别关于IC元件4和31的包括电路的布线层和绝缘层层叠在一起。通常使用薄膜形成如磁传感器的薄膜元件以避免其特性劣化，其中在多层结构上形成钝化层以实现平面性。
在划分芯片区域的划片线3中，p型硅衬底21的表面被暴露以导致了相对大的高度差；因此，在抗蚀剂形成区域中会出现抗蚀剂涂覆的不均匀性(即条纹)，而该区域用于在IC元件4和31上形成薄膜元件。这导致薄膜元件形状和尺寸的不需要的偏离。此外，由薄膜元件产生的污染物质可能会对IC区域“暴露”的硅相关部分造成不利影响。
正如在上述公开物中所公开的，已发展了如IC器件和LSI器件的半导体器件，使得例如磁阻元件的薄膜元件经由绝缘层形成在IC上，其中最上面的布线层经由其中形成的开口与薄膜元件连接。
图17是带有薄膜元件的半导体器件一个实例的剖面图。即，制造图17的半导体器件101使得由氧化硅或氮化硅构成的绝缘层102形成在于硅衬底(未示出)上形成的IC的上部；且具有指定图案的布线层103形成在绝缘层102上并且经由形成在绝缘层102中的通孔(未示出)与IC电连接。
由氧化硅构成的绝缘层104形成在布线层103上；在绝缘层104中形成开口105以暴露布线层103的表面。此外，经由布线层106与绝缘层104的开口105结合形成薄膜元件107。而且，形成由氮化硅构成的绝缘膜108以包围薄膜元件107的外围端部。
可以形成绝缘层108以整体覆盖薄膜元件107的上层部分。
接下来，将描述用于形成开口105的方法。如图18A所示，进行真空蒸镀或溅射以在绝缘层102上形成具有指定图案的布线层103；然后，进行CVD(即化学汽相淀积)工艺以形成绝缘层104，其完全覆盖绝缘层102和布线层103。进行旋涂工艺以将光致抗蚀剂109涂覆到绝缘层104上。光致抗蚀剂109经由掩模(未示出)曝光于紫外线辐射然后经受显影处理；由此，可在光致抗蚀剂109上形成其图案与掩模的图案相匹配的开口109a。
然后，通过使用光致抗蚀剂109作为掩模在绝缘层104上进行等离子蚀刻或反应离子蚀刻，从而如图18B所示暴露布线层103的上表面，其中在绝缘层104中形成其图案与开口109a的图案相匹配的开口。
如图18C所示，去除光致抗蚀剂109，进行真空蒸镀或溅射以使用与布线层103和绝缘层104相关的连线材料11和薄膜元件材料12顺序形成薄膜。
此后，在连线材料11和薄膜元件材料12上进行构图，由此形成图17所示的连线106和薄膜元件107。在绝缘层104和薄膜元件107上进一步形成绝缘膜并经受构图处理，从而形成与薄膜元件107的外围端部相连的绝缘膜108。
为了实现形成在半导体器件中IC上的薄膜元件的预期特性，优选减小薄膜元件的尺寸并减小用于其的布线层的厚度；优选薄膜元件的布线层具有平面的表面。形成这种“薄”布线层以跨过在IC上截面为矩形的开口。这造成了以下问题，即，布线层在开口的边缘附近变得非常薄，因此与形成在半导体器件中的正常布线层相比，易于断裂。
可通过在薄膜元件形成前降低高度差来解决上述问题，其中绝缘层覆盖有平面绝缘层。然而，在开口的边缘附近，很难消除IC和薄膜元件之间的高度差。也就是说，在半导体器件101中，开口105在其两侧具有陡峭的壁；因此，在开口105的附近，布线层106易于断裂。这降低了半导体器件制造中的可靠性。
通过大致以半球形或锥形来形成开口的壁的上部，可以解决上述缺陷。这会降低布线层断裂的可能性；但是，由于开口的壁的下部的尖锐度，仍然存在布线层在开口的附近易于断裂并且在开口的内部厚度减小的可能性，这引起了半导体器件制造中可靠性的降低。
发明内容
本发明的一个目的是提供一种半导体晶片及其制造方法，其通过减小形成在半导体衬底上的IC区域和划片线之间的高度差来降低IC区域中抗蚀剂涂覆的不均匀性，其中可以改善在IC中薄膜元件形成的尺寸精确度，由此改善薄膜元件的特性。
本发明的另一目的是提供一种半导体器件及其制造方法，其中可以防止在薄膜元件和IC之间建立电连接的布线层中出现断裂，由此改善半导体器件制造的可靠性。
本发明的又一目的是提供一种半导体衬底，其中形成在划片线中的监测元件被密封环所围绕从而阻挡水分和杂质渗入IC，由此稳定监测元件的特性。
在本发明的第一方面中，通过划片区域划分的多个IC区域形成在半导体晶片上以实现具有多层结构的IC，并且在IC的外围区域中形成多个密封环，其中对于每个IC区域，最上层布线层与形成在密封环中的金属层一起形成；形成平面绝缘层以覆盖金属层、IC和划片区域；并且在平面绝缘层上形成钝化膜。这相对于IC、密封环和划片区域的全体建立了某种程度的平面性；因此，可消除IC和划片区域之间的高度差。由此，可降低关于IC的抗蚀剂涂覆的不均匀性；因此，可以改善形成在IC上的薄膜元件尺寸和特性的精度。
以上，进行蚀刻以选择性地去除平面绝缘层的指定区域，从而暴露与金属层的凹陷形状基本匹配的空腔，并且形成钝化膜以覆盖金属层和平面绝缘层。这使得密封环部分地中断可作为水分渗透路径的平面绝缘层，由此可防止水分渗入IC。
此外，进行蚀刻以选择性地去除平面绝缘层的指定区域，从而暴露金属层的平面部分，并且形成钝化膜以覆盖金属层和平面绝缘层。由此，可显著降低IC、密封环和划片区域之间的高度差。
此外，进行蚀刻以基本去除平面绝缘层，从而实现由金属层和平面绝缘层的剩余部分构成的平面表面，并在该平面表面上形成钝化膜。这在IC、密封环和划片区域上建立了完全的平面性；因此，可消除IC和划片区域之间的高度差。由于基本上完全去除了平面绝缘层，可防止水分渗入IC。
在平面绝缘层或钝化膜上直接形成例如磁阻元件的至少一个薄膜元件。这改善了IC和薄膜元件之间的集成度。
可进一步形成第二保护绝缘层以覆盖薄膜元件，由此保护薄膜元件受外部环境影响。此外，可在平面绝缘层的表面上进行化学机械抛光(CMP)，由此在纳米量级上改善平面绝缘层的光学平面度。
在本发明的第二方面中，设计半导体器件，使得在形成于半导体衬底上的IC区域的布线层上经由绝缘层形成薄膜元件，其中其特征为形成开口以暴露部分布线层，并且形成第二布线层与开口连接以建立布线层和薄膜元件之间的电连接，其中以阶梯状的方式形成开口使得该开口的壁从其底部到上端逐渐扩展。这防止了第二布线层轻易地断裂；因此，可避免例如断开故障的初始特性故障的发生，并可改善半导体器件的可靠性。
以上，优选通过层叠多个绝缘层来实现所述绝缘层。此处，与下层绝缘层的开口区域相比，上层绝缘层的开口区域扩大。这防止了第二布线层断裂，即使当第二布线层的厚度减小时。
此外，可改变半导体器件使得与下层绝缘层的开口区域相比，上层绝缘层的开口区域减小，并且上层绝缘层向内延伸到下层绝缘层的开口区域中。
此外，可改变半导体器件使得通过层叠三个绝缘层来实现所述绝缘层，其中与下层绝缘层的开口区域相比，中间绝缘层的开口区域减小，并且中间绝缘层向内扩展到下层绝缘层的开口区域中，且其中与中间绝缘层的开口区域相比，上层绝缘层的开口区域扩大。
在制造中，在绝缘层上形成具有开口的抗蚀剂膜，所述开口的壁是倾斜的并且从其底部到上端逐渐扩大，然后使用抗蚀剂膜作为掩模，选择性地去除绝缘层，由此在绝缘层中形成开口，所述开口是倾斜的并且从其底部到其上端逐渐扩大。此处，抗蚀剂膜开口的壁关于位于抗蚀剂膜厚度方向的轴以20°至80°的指定角度倾斜。此外，包括氟利昂气体和氧气的混合气体用于选择性地去除绝缘层并用于蚀刻具有预定形状的开口。
在本发明的第三方面中，设计一种半导体器件使得在形成于半导体衬底上的IC区域的布线层上经由绝缘层形成薄膜元件，其中分别形成第一开口和第二开口以部分暴露在不同位置的布线层，其中为建立在所述布线层和所述薄膜元件的电连接，形成与第一开口电连接的第二布线层以实现薄膜元件部分，而且在第二开口中部分暴露第二布线层以实现从薄膜元件部分分开的外部端子连接焊盘。第一开口以阶梯状的形式从其底部到其上端逐渐扩大而且第二开口以阶梯状的形式从其底部到其上端逐渐扩大。
以上，通过以与第二方面相似的方式通过层叠多层绝缘层实现绝缘层。
在制造中，通过用相对于外部端子连接焊盘的绝缘层覆盖布线层形成第一开口；然后，通过去除覆盖相对于所述外部端子连接焊盘的所述布线层形成第二开口。在此，使用抗蚀剂膜作为掩模去除覆盖布线层的绝缘层以形成相对于外部端子连接焊盘的第二开口。
附图说明
现将参考附图对本发明的这些和其他目的、方面以及实施例进行更详细的描述，附图中：
图1是根据本发明第一实施例的硅晶片基本部分的剖面图；
图2是根据本发明第一实施例第二改进实例的硅晶片基本部分的剖面图；
图3是根据本发明第一实施例第三改进实例的硅晶片基本部分的剖面图；
图4是根据本发明第一实施例第四改进实例的硅晶片基本部分的剖面图；
图5是硅晶片一实例的平面图；
图6是具有磁传感器的半导体芯片及其外围的放大平面图；
图7是沿图6的A-A线得到的剖面图；
图8是硅晶片第二实例的剖面图；
图9是硅晶片第三实例的剖面图；
图10是根据本发明第二实施例的具有薄膜元件的半导体器件基本部分的剖面图；
图11A是制造图10所示的半导体器件的第一步骤的剖面图；
图11B是制造图10所示的半导体器件的第二步骤的剖面图；
图11C是制造图10所示的半导体器件的第三步骤的剖面图；
图11D是制造图10所示的半导体器件的第四步骤的剖面图；
图12是根据本发明第二实施例第一改进实例的半导体器件基本部分的剖面图；
图13是根据本发明第二实施例第二改进实例的半导体器件基本部分的剖面图；
图14是根据本发明第二实施例第三改进实例的半导体器件基本部分的剖面图；
图15是根据本发明第三实施例的半导体器件基本部分的剖面图；
图16A是制造图15所示的半导体器件的第一步骤的剖面图；
图16B是制造图15所示的半导体器件的第二步骤的剖面图；
图16C是制造图15所示的半导体器件的第三步骤的剖面图；
图16D是制造图15所示的半导体器件的第四步骤的剖面图；
图16E是制造图15所示的半导体器件的第五步骤的剖面图；
图16F是制造图15所示的半导体器件的第六步骤的剖面图；
图16G是制造图15所示的半导体器件的第七步骤的剖面图；
图16H是制造图15所示的半导体器件的第八步骤的剖面图；
图16I是制造图15所示的半导体器件的第九步骤的剖面图；
图17是具有薄膜元件的半导体器件的一实例的剖面图；
图18A制造图17所示的半导体器件的第一步骤的剖面图；
图18B是制造图17所示的半导体器件的第二步骤的剖面图；
图18C是制造图17所示的半导体器件的第三步骤的剖面图。
具体实施方式
现将参考附图通过实例更详细地描述本发明。
第一实施例
图1是根据本发明第一实施例，其中形成有多个半导体器件(即具有磁传感器的半导体芯片)的硅晶片(或半导体晶片)基本部分的剖面图，其中用相同的附图标记表示与图7所示的部分相同的部分。
在图1中，附图标记51表示形成在p型硅衬底21的IC区域中的IC；附图标记52表示形成在IC 51外围的密封环；附图标记53表示在相邻IC区域之间的边界中形成在密封环52外部的划片线(或划片区域)。
形成由二氧化硅(SiO2)构成的绝缘层23以覆盖p型硅衬底21上的IC 51和划片线53；在绝缘层23上形成具有指定连线图案的布线层24a，布线层24a由指定金属构成，如金(Au)和铝(Al)；形成由与布线层24a相同的材料构成的金属层54a以覆盖密封环52的中心部分；并且形成由SiO2构成的绝缘层25a以覆盖金属层54a的两端，并与绝缘层23以及布线层24a相连。
此外，在绝缘层25a上形成具有指定连线图案的布线层24b，布线层24b由指定金属构成，如Au和Al；形成由与布线层24b相同的材料构成的金属层54b使得其下部与金属层54a接触；形成绝缘层25b以覆盖布线层24b和绝缘层25a以及金属层54b的两端；在“最上层”绝缘层25b的平面表面的上方形成GMR 6-9以及布线层24c；并且形成由与“最上层”布线层24c相同的材料制成的金属层54c以覆盖密封环52的中心部分，使得其下部与金属层54b接触。
此外，形成由SiO2构成的平面绝缘层55以覆盖布线层24c和金属层54c；在平面绝缘层55上形成由氮化硅(即Si3N4)构成的钝化膜(或保护绝缘层)56；并且在钝化膜56上形成GMR元件6-9。
如上所述，平面绝缘层55设置为覆盖IC 51、密封环52和划片线53的全体并且形成为具有平面的表面，通过该平面表面可消除IC 51和划片线53之间的高度差。这消除了抗蚀剂涂覆的不均匀性，即使当抗蚀剂被涂覆到IC 51上以进一步形成薄膜元件时；并且可改善进一步形成于IC 51上的薄膜元件的形成中的尺寸精度。
接下来，将详细描述硅晶片的制造方法。
根据通常的薄膜形成工艺，在p型硅衬底21上依次形成绝缘层23、布线层24a、金属层54a、绝缘层25a、布线层24b、金属层54b、绝缘层25b、GMR元件6-9、布线层24c以及金属层54c。
根据SOG(即旋涂玻璃)方法，将主要由全氢化聚硅氨烷(perhydropolysilazane)构成的液体涂覆到布线层24c和金属层54c上；然后，将半导体芯片独自放置指定时间以实现均匀化，由此形成平面的薄膜。将涂覆到半导体芯片的该平面薄膜在大气中约450℃下烘烧，以形成由高纯度SiO2构成的平面绝缘层55。平面绝缘层55的表面具有极佳的平面度。
根据化学汽相淀积(CVD)方法，形成由Si3N4构成的钝化膜56以覆盖平面绝缘层55。
例如，在等离子CVD方法中，使用如SiH4-NH3(N2)或SiH4-N2O的指定材料，从而在约300℃的薄膜生长温度下实现薄膜的形成。
接下来，在钝化膜56上形成GMR元件6-9。
此后，形成第二保护绝缘层(未示出)以覆盖GMR元件6-9。
在上述制造方法中，形成平面绝缘层55以完全覆盖布线层24c和金属层54c；由此，能够消除IC 51和划片线53之间的高度差。这有助于制造在IC 51和划片线53之间没有高度差的硅晶片。
此外，将上述主要由全氢化聚硅氨烷构成的液体涂覆到布线层24c和金属层54c上；然后，将半导体芯片在大气中约450℃下烘烧，由此形成由高纯度SiO2构成的平面绝缘层55。因此，可制造其表面具有极佳平面度的平面绝缘层55。
根据本实施例的硅晶片，形成具有平面表面的平面绝缘层55以完全覆盖IC 51、密封环52和划片线53；由此能够消除IC 51和划片线53之间的高度差。这减小了抗蚀剂涂覆的不均匀性，即使当抗蚀剂被涂覆到IC 51上以进一步形成薄膜元件时；因此，可改善IC 51上的薄膜元件形成中的尺寸精度。
根据本实施例的硅晶片的制造方法，形成平面绝缘层55以完全覆盖IC51、密封环52和划片线53；因此，能够制造在IC 51和划片线53之间没有高度差的硅晶片。
此外，将主要由全氢化聚硅氨烷构成的液体涂覆到IC 51、密封环52和划片线53上；然后，将半导体芯片在大气中约450℃下烘烧，以形成由高纯度SiO2构成的平面绝缘层55，由此易于制造其表面具有极佳平面度的平面绝缘层55。
接下来，将详细描述本实施例的改进实例。
现将参照图1关于硅晶片的制造方法描述第一改进实例。
根据通常的薄膜形成工艺，在p型硅衬底21上依次形成绝缘层23、布线层24a、金属层54a、绝缘层25a、布线层24b、金属层54b、绝缘层25b、布线层24c以及金属层54c。
根据CVD方法，处理SiH4-O2的指定材料以形成由SiO2构成的平面绝缘层55，其覆盖布线层24c和金属层54c。
对应于形成在绝缘层25b、布线层24c和金属层54c上的突起和凹陷，不规则物(irregularity)形成在平面绝缘层55的表面上。在平面绝缘层55的整个表面上进行化学机械抛光(CMP)，由此使平面绝缘层55完全平面。
CMP按以下方式进行，即在抛光头上布置硅晶片(硅晶片为抛光主体)；浆体滴落到配备有铣刀的抛光盘上，浆体中由SiO2和二氧化铈(CeO2)构成的细微颗粒分散在如氢氧化钾(KOH)和氨水(NH4OH)的碱性溶液中；硅晶片在指定压力下以指定的角速度旋转，从而使其在以不同角速度旋转的铣刀上旋转。
由此，可抛光平面绝缘层55的表面，其由此具有纳米量级的很高的光学平面度。
根据CVD方法，形成由Si3N4构成的钝化膜56以覆盖平面绝缘层55。例如，在等离子CVD工艺中，SiH4-NH3(N2)或SiH4-N2O的指定材料用于在300℃的薄膜生长温度下形成薄膜。
如上所述，可制造在IC 51和划片线53之间不形成高度差的硅晶片。
根据上述制造方法，形成平面绝缘层55以覆盖IC 51、密封环52和划片线53；然后，平面绝缘层55的表面受到平面化处理；因此，能够很容易地制造在IC 51和划片线53之间没有高度差的硅晶片。
进行CMP以抛光平面绝缘层55的整个表面，由此易于将平面绝缘层55加工为具有纳米量级的很高的光学平面度。这使得可以容易地制造在IC51和划片线53之间没有高度差的硅晶片。
代替在平面绝缘层55的整个表面上进行CMP，可在钝化膜56的表面上进行CMP。在这种情况下，可以很容易地制造在IC 51和划片线53之间没有高度差的硅晶片。
接下来，将参照图2描述第二改进实例，图2是其上形成有多个半导体器件(即具有磁传感器的半导体芯片)的硅晶片基本部分的剖面图。与其中形成平面绝缘层55以完全覆盖金属层54c、并且在平面绝缘层55的整个表面上形成钝化膜56的图1的硅晶片相比，在图2的硅晶片中，进行干蚀刻以选择性地去除在金属层54c上方的平面绝缘层55的指定区域，从而形成窗口57，通过该窗口暴露对应于金属层54c的划片区域的空腔，从而形成钝化膜56以覆盖“剩余的”平面绝缘层55和“暴露”的金属层54c。
现将详细描述图2的硅晶片的制造方法。
根据用于本实施例的上述步骤(见图1)，形成平面绝缘层55以完全覆盖金属层54c。然后，进行干蚀刻以选择性地去除在金属层54c上方的平面绝缘层55的指定区域，由此暴露对应于金属层54c的划片区域的空腔。此后，进行等离子CVD方法以形成绝缘膜56，从而覆盖平面绝缘层55和暴露的金属层54c。因此，可制造在IC 51和划片线53之间没有高度差的图2的硅晶片。
根据其中平面绝缘层55完全覆盖IC 51和划片线53的硅晶片的第二改进实例，可消除IC 51和划片线53之间的高度差。
此外，在第二改进实例中，进行干蚀刻以选择性地去除在金属层54c上方的平面绝缘层55的指定区域，并且形成钝化膜56以直接覆盖暴露的金属层54c。这造成密封环52部分地中断了可作为水分渗透路径的平面绝缘层55；因此，可防止水分渗入到IC 51。
此外，根据第二改进实例的硅晶片的制造方法，平面绝缘层55经受蚀刻以暴露对应于金属层54c的划片区域的空腔，其中形成钝化膜56从而覆盖暴露的金属层54c。因此，可以很容易地制造在IC 51和划片线53之间没有高度差的硅晶片，同时也消除了水分渗入IC 51的可能性。
接下来，将参照图3描述第三改进实例，图3是其上形成有多个半导体器件(即具有磁传感器的半导体芯片)的硅晶片基本部分的剖面图。与其中形成平面绝缘层55以完全覆盖金属层54c、并且在平面绝缘层55的整个表面上形成钝化膜56的图1的硅晶片相比，在图3的硅晶片中，进行干蚀刻以选择性地去除在金属层54c相对平面的部分上方的平面绝缘层55的指定区域，从而形成窗口58，通过该窗口暴露金属层54c相对平面的部分，然后，形成钝化膜56以覆盖平面绝缘层55和金属层54c的暴露部分。
以上，金属层54c相对平坦的部分对应于划片区域和相对于金属层54c的IC区域之间的边界，其中使金属层54部分地平坦。
在图3的硅晶片中，平面绝缘层55完全覆盖IC 51；它覆盖大部分密封环52；并且它完全覆盖划片线53；因此，可以极大地降低IC 51和密封环52之间的高度差。
此外，进行蚀刻以选择性地去除在金属层54c相对平面的部分上方的平面绝缘层55的指定区域，并且形成钝化膜56以直接覆盖金属层54c的暴露部分。这造成密封环52部分地中断了可作为水分渗透路径的平面绝缘层55；因此，可防止水分渗入到IC 51。
接下来，将参照图4描述第四改进实例，图4是其上形成由多个半导体器件(即具有磁传感器的半导体芯片)的硅晶片基本部分的剖面图。与其中平面绝缘层55完全覆盖金属层54c、并且在平面绝缘层55的整个表面上形成钝化膜56的图1的硅晶片相比，在图4的硅晶片中，在平面绝缘层55上其某个深度中进行干蚀刻以暴露与平面绝缘层55的表面在相同层次上的金属层54c的表面，并且在整个平面表面上形成钝化膜56以覆盖平面绝缘层55的剩余部分和金属层54c。
在图4的硅晶片中，平面绝缘层55完全覆盖IC 51、密封环52和划片线53；因此，可以消除IC 51和密封环52之间的高度差。
这造成密封环52通过金属层54c部分地中断了可作为水分渗透路径的平面绝缘层55；因此，可防止水分渗入到IC 51。
第二实施例
图10是根据本发明第二实施例的具有薄膜元件的半导体器件基本部分的剖面图，其中附图标记121表示p型硅衬底(或半导体衬底)；附图标记122表示形成在硅衬底上的晶体管；附图标记123表示形成在晶体管122之间的由氧化硅构成的场绝缘膜。此处，IC区域124包括晶体管122、场绝缘膜123、以及形成在硅衬底121上的外围电路和其他元件(未示出)。
每个晶体管122均由源极131a和漏极131b以及栅极131d构成，源极131a和漏极131b形成在形成于硅衬底121上的n+嵌入层130的上端，栅极131d经由SiO2膜(或绝缘膜)131c形成在源极131a和漏极131b的上方。
在IC区域124上，依次形成由氧化硅构成的绝缘层132，具有指定图案、由Al、Ti、TiN、W和Cu构成的第一布线层133，由氧化硅构成、覆盖绝缘层132和第一布线层133的绝缘层134，具有指定图案、由Al、Ti、TiN、W和Cu构成的第二布线层135，以及由氧化硅、氮化硅或层叠在一起的氧化硅和氮化硅的叠层构成以覆盖绝缘层134和第二布线层135的绝缘层136、137和138。此外，由Al、Ti、TiN、W和Cu构成、用于在n+嵌入层130和第一布线层133之间建立电连接的接触插塞(contact)141，嵌入在绝缘层132中。另外，由Al、Ti、TiN、W和Cu构成、用于在第一布线层133和第二布线层135之间建立电连接的通过插塞(via)141，嵌入在绝缘层134中。
在绝缘层136、137和138中分别形成开口136a、137a和138a，从而部分暴露第二布线层135的上表面。开口136a的壁以这样的方式倾斜，即，使得开口136a的敞开区域从底部到上端逐渐扩大，其中开口136a倾斜的壁具有相对于绝缘层136底部的20°至80°的倾角θ。
开口137a的敞开区域是扩大的从而在开口136a的上方形成台阶状部分，其中开口137a的壁以这样的方式倾斜，即，使得敞开区域从底部到上端逐渐扩大，其中开口137a倾斜的壁相对于绝缘层137底部的倾角在20°至80°的范围内。
类似地，开口138a的敞开区域是扩大的从而在开口136a和137a的上方形成台阶状部分，其中开口138a的壁以这样的方式倾斜，即，使得敞开区域从底部到上端逐渐扩大，其中开口138a倾斜的壁相对于绝缘层138底部的倾角在20°至80°的范围内。
用于在形成于绝缘层138上的薄膜元件(未示出)和第二布线层135之间建立电连接的布线层139形成在开口136a至138a的壁上以及第二布线层135的上表面上。
在上述具有薄膜元件的半导体器件中，暴露第二布线层135的上表面的开口136a至138a的壁以阶梯状的方式形成并且每个都相对于绝缘层136至138的底部以20°至80°的指定倾角倾斜。这增大了形成在开口136a至138a的壁上的布线层139的厚度；因此，能够可靠地防止用于薄膜元件的布线层139的断裂。此外，可以避免出现布线层139的故障所致的例如断开故障的初始特性故障；因此，可以改善具有薄膜元件的半导体器件的可靠性。
接下来，将详细描述用于形成开口136a至138a的方法。
如图11A所示，形成绝缘层136以完全覆盖绝缘层134和第二布线层135；在绝缘层136上形成抗蚀剂膜151；然后，使用掩模构图抗蚀剂膜151，由此在抗蚀剂膜151的指定位置形成开口151a。
将抗蚀剂膜151曝光100msec至2000msec的指定时限，其中光的波长从100nm至500nm，优选140nm至450nm；然后，使用加热装置(例如热板或烤炉)将半导体器件在120℃至200℃的指定温度范围下加热1分钟至60分钟的指定时间。
由此，可制造如图11B所示的抗蚀剂膜151，其中厚度t在500nm至3000nm的范围；开口151a的宽度Wa从1nm至100nm，优选10nm至50nm，最佳为20nm；开口151a的壁相对于抗蚀剂膜151底部的倾角θ在20°至80°的范围内。
如图11C所示，使用抗蚀剂膜151作为掩模，在绝缘层136上进行蚀刻，其中绝缘层136暴露于包括氟利昂气体和氧气的蚀刻气体(或选择性去除气体)g。
具体地，蚀刻气体g实现为具有指定成分地混和气体，其包括20sccm至80sccm的CF4、60sccm至20sccm的CHF3、以及80sccm至120sccm的O2。
优选地，混和气体具有包括60sccm的CF4、180sccm的CHF3、以及100sccm的O2的成分，或者具有包括30sccm的CF4、180sccm的CHF3、以及100sccm的O2的成分。
以上，抗蚀剂膜151的开口151a的壁是倾斜的，从而在蚀刻气体g从抗蚀剂膜151的上部位置向绝缘层136喷射时，其在开口151a的外围引起抗蚀剂的腐蚀，由此使开口151a从Wa到Wb的宽度逐渐扩大。也就是说，通过蚀刻扩大抗蚀剂膜151的开口151a，由此使开口136a的敞开区域随着其尺寸减小的抗蚀剂膜151的开口151a而逐渐扩大。因此，开口136a的壁相对于绝缘层136的底部以20°至80°的倾角θ倾斜。
此后，完全去除抗蚀剂膜151。由此，如图11D所示，可以形成具有开口136a的绝缘层136，开口136a的壁相对于绝缘层136的底部以20°至80°的倾角θ倾斜。
通过重复上述步骤，可在具有开口136a的绝缘层136的上方依次形成具有开口137a的绝缘层137和具有开口138a的绝缘层138。此处，有必要使用分别与开口137a和138a的尺寸相匹配的不同掩模(通过抗蚀剂膜实现)。
如上所述，在根据本实施例的具有薄膜元件的半导体器件中，暴露第二布线层135的上表面的开口136a至138a的壁以阶梯状的方式形成并且每个壁分别相对于绝缘层136至138的底部以20°至80°的倾角倾斜。这增大了形成在开口136a至138a的壁上的布线层139的厚度；因此，能够防止布线层139的断裂，并且可以避免出现布线层139的故障所致的例如断开故障的初始特性故障。因此，可以改善关于半导体器件中薄膜元件的连线的可靠性，由此改善半导体器件的可靠性。
根据图11A至11D所示的制造方法，使用对应于具有开口151a的抗蚀剂膜151的掩模，在绝缘层136上进行蚀刻，其中开口151a的壁相对于绝缘层136的底部以20°至80°的倾角θ倾斜；因此，易于将绝缘层136加工为具有开口136a，开口136a的壁相对于绝缘层136的底部以20°至80°的倾角θ倾斜。
因此，可防止用于薄膜元件的布线层139的断裂；并且可以很容易地制造具有薄膜元件地半导体器件，其中半导体器件在连线方面的可靠性得到改善。
接下来，将详细描述第二实施例的改进实例。
图12是根据本发明第二实施例第一改进实例的半导体器件基本部分的剖面图。与图10所示的开口136a至138a以阶梯状的方式向外逐渐扩大、使得中间绝缘层137的开口137a在最下层绝缘层136的开口136a的外部敞开并且最上层绝缘层138的开口138a在中间绝缘层137的开口137a的外部敞开的第二实施例的半导体器件相比，在图12的半导体器件中，开口136a至138a以阶梯状的方式向内减小，其中中间绝缘层137的开口137a在最下层绝缘层136的开口136a的内部敞开，并且最上层绝缘层138的开口138a在中间绝缘层137的开口137a的内部敞开。
可按照与用于形成图10所示的开口136a至138a的上述步骤类似的步骤，来形成图12所述的上述开口136a至138a。此处，有必要使用具有实现图12所示开口136a、137a和138a的图案的掩模。
根据图12所示的第一改进实例，与图10所示的第二实施例类似，可增大形成在开口136a至138a的壁上的布线层139的厚度；因此，可防止用于薄膜元件的布线层139的断裂；由此，可以避免出现布线层139的故障所致的例如断开故障的初始特性故障。结果，可以改善连线的可靠性；并且可以改善具有薄膜元件的半导体器件制造中的可靠性。
图13是根据本发明第二实施例第二改进实例的具有薄膜元件的半导体器件基本部分的剖面图。与开口136a至138a以阶梯状的方式向外逐渐扩大、中间绝缘层137的开口137a在最下层绝缘层136的开口136a的外部敞开并且最上层绝缘层138的开口138a在中间绝缘层137的开口137a的外部敞开的图10所示的半导体器件相比，在图13的半导体器件中，中间绝缘层137的开口137a在最下层绝缘层136的开口136a的内部敞开，并且最上层绝缘层138的开口138a在中间绝缘层137的开口137a的外部以及最下层绝缘层136的开口136a的内部敞开。
可按照与用于形成图10所示的开口136a至138a的上述步骤类似的步骤，来形成图13所述的上述开口136a至138a。此处，有必要使用具有实现图13所示开口136a、137a和138a的图案的掩模。
根据图13所示的第二改进实例，与图10所示的第二实施例类似，可增大形成在开口136a至138a的壁上的布线层139的厚度；因此，可防止用于薄膜元件的布线层139的断裂；由此，可以避免出现布线层139的故障所致的例如断开故障的初始特性故障。因此，可以改善连线的可靠性；并且可以改善具有薄膜元件的半导体器件制造中的可靠性。
图14是根据本发明第二实施例第三改进实例的半导体器件基本部分的剖面图。与开口136a至138a以阶梯状的方式向外扩大、中间绝缘层137的开口137a在最下层绝缘层136的开口136a的外部敞开并且最上层绝缘层138的开口138a在中间绝缘层137的开口137a的外部敞开的图10所示的半导体器件相比，在图14的半导体器件中，中间绝缘层137的开口137a在最下层绝缘层136的开口136a的内部敞开，并且最上层绝缘层138的开口138a分别在中间绝缘层137的开口137a以及最下层绝缘层136的开口136a的内部敞开。
可按照与用于形成图10所示的开口136a至138a的上述步骤类似的步骤，来形成图14所述的上述开口136a至138a。此处，有必要使用具有实现图14所示开口136a、137a和138a的图案的掩模。
根据图14所示的第三改进实例，与图10所示的第二实施例类似，可增大形成在开口136a至138a的壁上的布线层139的厚度；因此，可防止用于薄膜元件的布线层139的断裂；由此，可以避免出现布线层139的故障所致的例如断开故障的初始特性故障。结果，可以改善连线的可靠性；并且可以改善具有薄膜元件的半导体器件制造中的可靠性。
第三实施例
图15是本发明第三实施例的具有薄膜的半导体器件基本部分的剖面图，其中那些在图10中所示相同的部分由相同的标记指示；因此按需要省略了其详细说明。与图10中所示的其中在开口136a至138a中形成有用于建立第二布线层135和薄膜元件(未显示)之间的电连接的布线层139的第二实施例的半导体器件相比，图15中所示的第三实施例的半导体器件的特征在于其包括其中在开口136a至138a中形成有用于建立第二布线层和薄膜元件(未显示)之间的电连接的布线层139的薄膜元件部分160，和其中在开口136a至138a中形成有外部端子电极180的外部端子连接焊盘170。
具体地，图15的半导体器件具有多组开口136a至138a，其中相对于开口136a至138a的指定组形成薄膜元件部分160，而相对于开口136a至138a的其它组形成外部端子连接焊盘170。另外，半导体器件还包括相对于开口136a至138a的剩余组的测试焊盘和虚设焊盘(未显示)。
在外部端子连接焊盘170中，开口136a至138a以阶梯的方式逐渐向外扩展使得中间绝缘层137的开口137a在最下层绝缘层136的开口136a的外侧开口，而且最上层绝缘层138的开口138a在中间绝缘层137的开口137a的外侧开口。当然，可以更改如图12至14所示的开口136a至138a之间的关系。
依据图15中所示的第三实施例，与图10中所示的第二实施例相似，可以增加在开口136a至138a的壁上形成的布线层139的厚度；因此，可以防止薄膜元件的布线层139断裂；因此，可以防止由布线层139的故障引起的如断开故障的初始特性故障的发生。因此，可以改善布线的可靠性；而且可以改善制造具有薄膜元件的半导体器件的可靠性。
下面，请参考图16A至16I将描述第三实施例的半导体器件的制造方法。
在该制造方法中，全体绝缘层由绝缘层136至138构成，其中当通过部分暴露相对于薄膜元件部分160的第二布线层135形成开口136a至138a时，用绝缘层覆盖外部端子连接焊盘170的第二布线层135；然后，部分去除覆盖外部端子连接焊盘170的第二布线层135的绝缘层以形成相对于外部端子连接焊盘170的开口136a至138a。在图16A至图16I中，外部端子连接焊盘170的整体开口宽度的范围从80μm至100μm，且薄膜元件部分160的整体开口宽度大致设为例如10μm。
图16A显示了第一步骤，其中形成绝缘层136相对于薄膜元件部分160和外部端子连接焊盘170以整体覆盖绝缘层134与第二布线层135；然后，在绝缘层136上形成抗蚀剂膜151。随后，使用抗蚀剂膜151作为掩模进行构图，使得相对于薄膜元件部分160和外部端子连接焊盘170在抗蚀剂膜151的指定位置形成开口，然后其经受曝光和热处理，从而使开口的每个侧壁以范围从20°至80°的指定的倾斜角θ倾斜于抗蚀剂膜151的底部。
图16B显示了第二步骤，其中结合关于抗蚀剂膜151的掩模，使用蚀刻气体选择性地去除相对于薄膜元件部分160和外部端子连接焊盘170的绝缘层136，使得部分开放第二布线层135。然后，去除抗蚀剂膜151。从而可以形成其每个侧壁以范围从20°至80°的指定的倾斜角θ倾斜于绝缘层136的底部的开口136a。
图16C显示了第三步骤，其中在第二布线层135和绝缘层136上形成绝缘层137以覆盖相对于薄膜元件部分160和外部端子连接焊盘170的开口136a。
图16D显示了第四步骤，其中在绝缘层137上形成抗蚀剂膜152；然后，使用抗蚀剂膜152作为掩模进行构图以在抗蚀剂膜152的只相对于薄膜元件部分160的指定位置形成开口，然后其经受曝光和热处理。
图16E显示了第五步骤，其中结合关于抗蚀剂膜152的掩模，使用蚀刻气体选择性地去除相对于薄膜元件部分160的绝缘层137，使得部分开放第二布线层135。然后，去除抗蚀剂膜152。从而可以形成其每个侧壁以从20°至80°的范围的指定倾斜角θ倾斜于绝缘层137的底部的开口137a。在该步骤中，没有选择性地去除相对于外部端子连接焊盘170的绝缘层137。
图16F显示了第六步骤，其中形成绝缘层138以覆盖相对于外部端子连接焊盘170的绝缘层137和覆盖相对于薄膜元件部分160的绝缘层137、开口137a和第二布线层135。然后，在绝缘层138上形成抗蚀剂膜153。随后，使用抗蚀剂膜153作为掩模进行构图，使得在抗蚀剂膜153的相对于薄膜元件部分160和外部端子连接焊盘170的指定位置形成开口，然后其经受曝光和热处理。
图16G显示了第七步骤，其中结合关于抗蚀剂膜153的掩模，使用蚀刻气体选择性地去除相对于薄膜元件部分160和外部端子连接焊盘170的绝缘层138。然后，去除抗蚀剂膜153。在该步骤中，部分开放相对于薄膜元件部分160的第二布线层135，而没有开放相对于外部端子连接焊盘170的用绝缘层137覆盖的第二布线层135。
随后，转移半导体器件至薄膜元件形成设备以在相对于薄膜元件部分160的开口136a至138a处形成薄膜元件(未显示)和其薄膜元件布线层139。在此时，以相对于外部端子连接焊盘170的绝缘层137覆盖第二布线层135，从而可以避免由空气中的氧气和水分引起的关于第二布线层135的腐蚀和氧化的发生。当利用薄膜元件形成设备在相对于薄膜元件部分的开口136a至138a处形成薄膜元件和薄膜元件布线层139时，可以避免用绝缘层137覆盖的外部端子连接焊盘170的第二布线层135受到由等离子等引起的损伤。
图16H显示了第八步骤，其中在薄膜元件布线层139形成之后，用绝缘层140覆盖半导体器件；然后，形成抗蚀剂膜154以覆盖相对于薄膜元件部分160和外部端子连接焊盘170的绝缘层140。然后，使用抗蚀剂膜154作为掩模进行构图，使得相对于外部端子连接焊盘170在抗蚀剂膜154的指定位置形成开口，然后其经受曝光和热处理。
图16I显示了第九步骤，其中结合关于抗蚀剂膜154的掩模，使用蚀刻气体相对于外部端子连接焊盘170选择性地去除绝缘层140和137。在该步骤中，相对于外部端子连接焊盘170第二布线层135部分开放，而用抗蚀剂膜154覆盖的薄膜元件部分160的第二布线层135不受由蚀刻气体引起的损伤。然后，去除抗蚀剂膜154。从而可以完整地生产如图16I所示的半导体器件。
在图16I所示的本实施例的半导体器件中，薄膜元件部分160的开口136a至138a以这样一种方式形成，即中间绝缘层137的开口137a在下层绝缘层136的开口136a的内侧开口，而上层绝缘层138的开口138a在中间绝缘层137的开口137a的内侧开口，而外部端子连接焊盘170的开口136a至138a以这样一种方式形成，即中间绝缘层137的开口137a在下层绝缘层136的开口136a的内侧开口，而上层绝缘层138的开口138a在中间绝缘层137的开口137a的外侧和在下层绝缘层136的开口136a的内侧开口。依据本实施例的半导体器件的制造方法，可以分别实现相对于薄膜元件部分160和外部端子连接焊盘170的开口136a至138a的不同形状和不同尺寸。
在本实施例的制造方法中，使用两个掩模以两个步骤去除外部端子连接焊盘170的绝缘层，其中抗蚀剂膜153用作去除绝缘层138，而抗蚀剂膜154用作去除绝缘层140和137。可以以这样一种方式更改本实施例的制造方法，即只用单一的抗蚀剂膜154以共同去除所有的绝缘层140、138、137，从而形成相对于外部端子连接焊盘170的开口136a至138a。
前述的更改可以通过部分更改第六和第八步骤实现。例如，在图16F中，在绝缘层138上的抗蚀剂膜153相对于薄膜元件部分160开口，但相对于外部端子连接焊盘170不开口，其中控制蚀刻以用蚀刻气体选择性地去除外部端子连接焊盘170的绝缘层138。在图16H中，外部端子连接焊盘170的抗蚀剂膜154被开口且作为掩模用蚀刻气体以共同去除相对于外盘170的抗蚀剂膜154被开口且作为掩模用蚀刻气体以共同去除相对于外部端子连接焊盘170的绝缘层140、138和137。即，使用单一抗蚀剂膜作为掩模共同和同时地去除多个绝缘层，从而可以减少制造中的易出故障的操作。
附带说明，可以使用巨磁电阻元件(GMR元件)为在薄膜元件部分160中形成的薄膜元件。在该情况下，外部端子连接焊盘170可以用作例如关于磁性膜的叠层的偏置磁性层。
依据本实施例，在绝缘层中形成多个开口以部分暴露布线层使得其侧壁以阶梯状倾斜而且沿从底面至上端的方向逐渐扩大，从而可以避免用于建立布线层和薄膜元件之间的电连接的薄膜元件布线层断裂，且可以避免外部端子连接电极断裂；因此，可以避免如断开故障的初始特性故障发生。因此本实施例展示在应用于其中多种类型的装置和功能元件被集成在单一芯片上的复合芯片和其中多种类型的装置和功能元件被高度集成的大规模复合芯片时的杰出贡献。
由于本发明可以在不背离其主旨和基本特性的前提下以数种形式实现，因此上述实施例是示例性的而非限制性的。因为本发明的范围由所附权利要求而不是由其说明书限定，所以落入权利要求的边界和界限或者这些边界和界限的等同物内的所有变化都将被权利要求所包含。

Claims (14)

1.一种半导体晶片，在该半导体晶片上形成有通过划片区域划分的多个IC区域以实现具有多层结构的IC，并且在所述IC的外围区域中形成有多个密封环，其中对于每个所述IC区域，最上层布线层是与在所述密封环中形成的金属层一起形成的，平面绝缘层形成为用以覆盖所述金属层、所述IC和所述划片区域，并且钝化膜形成在所述平面绝缘层上。
2.根据权利要求1所述的半导体晶片，其中进行蚀刻以选择性地去除所述平面绝缘层的指定区域，从而暴露与所述金属层的凹陷形状基本匹配的空腔，并且所述钝化膜形成为用以覆盖所述金属层和所述平面绝缘层。
3.根据权利要求1所述的半导体晶片，其中进行蚀刻以选择性地去除所述平面绝缘层的指定区域，从而暴露所述金属层的平面部分，并且所述钝化膜形成为用以覆盖所述金属层和所述平面绝缘层。
4.根据权利要求1所述的半导体晶片，其中进行蚀刻以基本去除所述平面绝缘层，从而实现由所述金属层和所述平面绝缘层的剩余部分构成的平面表面，并在该平面表面上形成所述钝化膜。
5.根据权利要求1所述的半导体晶片，其中在所述平面绝缘层或所述钝化膜上形成有至少一个薄膜元件。
6.根据权利要求5所述的半导体晶片，其中通过磁阻元件配置所述薄膜元件。
7.一种半导体晶片的制造方法，在该半导体晶片上形成有通过划片区域划分的多个IC区域以实现具有多层结构的IC，并且在所述IC的外围区域中形成有多个密封环，所述制造方法包括以下步骤：
与金属层一起形成最上层布线层，所述金属层形成在所述密封环中；
形成平面绝缘层以覆盖所述IC、所述金属层和所述划片区域；以及
形成钝化膜以完全覆盖所述平面绝缘层。
8.根据权利要求7所述的半导体晶片的制造方法，其中在所述平面绝缘层或所述钝化膜上形成至少一个薄膜元件。
9.根据权利要求8所述的半导体晶片的制造方法，其中形成第二保护绝缘层以覆盖所述薄膜元件。
10.根据权利要求7所述的半导体晶片的制造方法，其中所述平面绝缘层的表面经受化学机械抛光。
11.一种半导体晶片的制造方法，在该半导体晶片上形成有通过划片区域划分的多个IC区域以实现具有多层结构的IC，并且在所述IC的外围区域中形成有多个密封环，所述制造方法包括以下步骤：
与金属层一起形成最上层布线层，所述金属层形成在所述密封环中；
形成平面绝缘层以覆盖所述IC、所述金属层和所述划片区域；
选择性去除在所述金属层上方的所述平面绝缘层的指定区域；以及
形成钝化膜以覆盖所述平面绝缘层和所述金属层。
12.根据权利要求11所述的半导体晶片的制造方法，其中在所述平面绝缘层或所述钝化膜上形成至少一个薄膜元件。
13.根据权利要求12所述的半导体晶片的制造方法，其中形成第二保护绝缘层以覆盖所述薄膜元件。
14.根据权利要求11所述的半导体晶片的制造方法，其中所述平面绝缘层的表面经受化学机械抛光。
CNB2005100590368A 2004-03-29 2005-03-23 半导体晶片及其制造方法 Expired - Fee Related CN100370580C (zh)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
JP094622/2004 2004-03-29
JP2004094621A JP4774674B2 (ja) 2004-03-29 2004-03-29 半導体ウェーハ及びその製造方法
JP094622/04 2004-03-29
JP094621/04 2004-03-29
JP2004094622 2004-03-29
JP094621/2004 2004-03-29
JP075554/2005 2005-03-16
JP075554/05 2005-03-16
JP2005075554A JP5055704B2 (ja) 2004-03-29 2005-03-16 半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CNA2007101424434A Division CN101110389A (zh) 2004-03-29 2005-03-23 半导体晶片及其制造方法

Publications (2)

Publication Number Publication Date
CN1681081A CN1681081A (zh) 2005-10-12
CN100370580C true CN100370580C (zh) 2008-02-20

Family

ID=35053367

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100590368A Expired - Fee Related CN100370580C (zh) 2004-03-29 2005-03-23 半导体晶片及其制造方法

Country Status (5)

Country Link
US (3) US7554176B2 (zh)
KR (2) KR100727697B1 (zh)
CN (1) CN100370580C (zh)
HK (1) HK1079336A1 (zh)
TW (1) TWI269397B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040226556A1 (en) 2003-05-13 2004-11-18 Deem Mark E. Apparatus for treating asthma using neurotoxin
CN100370580C (zh) * 2004-03-29 2008-02-20 雅马哈株式会社 半导体晶片及其制造方法
KR100829361B1 (ko) * 2006-12-26 2008-05-13 동부일렉트로닉스 주식회사 자기 메모리 소자의 제조방법
JP4730426B2 (ja) * 2008-11-19 2011-07-20 ソニー株式会社 実装基板及び半導体モジュール
WO2011064624A1 (en) * 2009-11-30 2011-06-03 Freescale Semiconductor, Inc. Bypass capacitor circuit and method of providing a bypass capacitance for an integrated circuit die
TWI399799B (zh) * 2009-12-30 2013-06-21 Univ Feng Chia 半導體元件之閘極結構的製造方法以及半導體元件
US8716798B2 (en) 2010-05-13 2014-05-06 International Business Machines Corporation Methodology for fabricating isotropically recessed source and drain regions of CMOS transistors
US8431995B2 (en) * 2010-05-13 2013-04-30 International Business Machines Corporation Methodology for fabricating isotropically recessed drain regions of CMOS transistors
CN102853285A (zh) * 2011-07-01 2013-01-02 杨然森 一种led球泡灯及改善其散热性能的方法
US9373586B2 (en) 2012-11-14 2016-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Copper etching integration scheme
TWI566353B (zh) 2013-08-21 2017-01-11 精材科技股份有限公司 半導體結構及其製造方法
JP6549452B2 (ja) * 2015-09-03 2019-07-24 日本電波工業株式会社 水晶振動子
US9793204B2 (en) * 2015-11-17 2017-10-17 Taiwan Semiconductor Manufacturing Company Limited Method of manufacturing semiconductor structure comprising plurality of through holes using metal hard mask
CN105914145B (zh) * 2016-04-21 2019-05-03 上海华力微电子有限公司 阻挡介质层的刻蚀方法
CN108565215B (zh) * 2018-06-01 2020-11-24 上海华力集成电路制造有限公司 集成电路的制造方法
US11598023B2 (en) * 2020-06-29 2023-03-07 Sumco Corporation Low resistivity wafer and method of manufacturing thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN87108334A (zh) * 1986-12-19 1988-07-13 菲利浦光灯制造公司 减少封装应力制造半导体器件的方法
JPH05121793A (ja) * 1991-10-24 1993-05-18 Nec Corp 磁気抵抗素子の製造方法
JPH08172142A (ja) * 1994-12-16 1996-07-02 Nippon Micron Kk 半導体パッケージ及びその製造方法並びに半導体装置
US5742094A (en) * 1993-01-25 1998-04-21 Intel Corporation Sealed semiconductor chip
WO2002095822A2 (en) * 2001-05-21 2002-11-28 Intel Corporation Method for packaging a microelectronic device using on-die bond pad expansion
CN1649154A (zh) * 2004-01-26 2005-08-03 雅马哈株式会社 半导体晶片及其制造方法

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1554176A (en) * 1924-04-14 1925-09-15 J B Soellner Nachf Reisszeugfa Slide rule
JPS57113241A (en) 1980-12-30 1982-07-14 Seiko Epson Corp Semiconductor device
US4409319A (en) * 1981-07-15 1983-10-11 International Business Machines Corporation Electron beam exposed positive resist mask process
JPS5914663A (ja) 1982-07-16 1984-01-25 Nec Home Electronics Ltd 半導体基板
JPS62264642A (ja) 1986-05-13 1987-11-17 Toshiba Corp スル−ホ−ルの形成方法
JPS6370598A (ja) 1986-09-12 1988-03-30 日本電気株式会社 層間絶縁膜の形成方法
JPS642335A (en) 1987-06-24 1989-01-06 Nec Corp Manufacture of semiconductor device
JPH0366123A (ja) 1989-08-03 1991-03-20 Hitachi Ltd 半導体集積回路装置及びその形成方法
JPH04354122A (ja) 1991-05-31 1992-12-08 Fujitsu Ltd 半導体装置の製造方法
JP3132208B2 (ja) 1992-12-16 2001-02-05 ヤマハ株式会社 半導体装置
JPH06310597A (ja) 1993-04-21 1994-11-04 Yamaha Corp 半導体装置
JP3271094B2 (ja) 1993-07-05 2002-04-02 ソニー株式会社 積層配線基板及びその製造方法
JP2894165B2 (ja) 1993-07-24 1999-05-24 ヤマハ株式会社 半導体装置
JPH0794580A (ja) 1993-09-20 1995-04-07 Seiko Instr Inc 半導体装置
US5851923A (en) 1996-01-18 1998-12-22 Micron Technology, Inc. Integrated circuit and method for forming and integrated circuit
TW303982U (en) 1996-06-28 1997-04-21 Winbond Electronics Corp Structure of chip guard ring using contact via
TW311242B (en) * 1996-12-12 1997-07-21 Winbond Electronics Corp Die seal structure with trench and manufacturing method thereof
JPH10270386A (ja) 1997-03-24 1998-10-09 Oki Electric Ind Co Ltd Ｌｓｉパッシベーションビア
JPH1131695A (ja) 1997-07-10 1999-02-02 Mitsubishi Electric Corp 回路パターンが形成されたウェハおよびその製造方法
US6577011B1 (en) * 1997-07-10 2003-06-10 International Business Machines Corporation Chip interconnect wiring structure with low dielectric constant insulator and methods for fabricating the same
JP3305251B2 (ja) * 1998-02-26 2002-07-22 松下電器産業株式会社 配線構造体の形成方法
WO2000055898A1 (fr) 1999-03-16 2000-09-21 Seiko Epson Corporation Dispositif a semi-conducteur, son procede de fabrication, carte de circuit et dispositif electronique
US6521975B1 (en) 1999-05-20 2003-02-18 Texas Instruments Incorporated Scribe street seals in semiconductor devices and method of fabrication
US6879023B1 (en) * 2000-03-22 2005-04-12 Broadcom Corporation Seal ring for integrated circuits
US6537849B1 (en) 2001-08-22 2003-03-25 Taiwan Semiconductor Manufacturing Company Seal ring structure for radio frequency integrated circuits
JP3538170B2 (ja) * 2001-09-11 2004-06-14 松下電器産業株式会社 半導体装置及びその製造方法
JP2003100744A (ja) 2001-09-21 2003-04-04 Ricoh Co Ltd 半導体装置及びその製造方法
JP2003224138A (ja) 2002-01-30 2003-08-08 Matsushita Electric Ind Co Ltd 液晶表示素子の製造方法およびこれを用いた液晶表示装置
JP4340416B2 (ja) 2002-02-26 2009-10-07 Ｓｐａｎｓｉｏｎ Ｊａｐａｎ株式会社 半導体記憶装置の製造方法
GB2387026A (en) 2002-03-28 2003-10-01 Zarlink Semiconductor Ltd Method of coating contact holes in MEMS and micro-machining applications
JP4088120B2 (ja) 2002-08-12 2008-05-21 株式会社ルネサステクノロジ 半導体装置
JP4025605B2 (ja) 2002-08-30 2007-12-26 富士通株式会社 半導体装置及びその製造方法
JP2004153015A (ja) * 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置及びその製造方法
CN1695066A (zh) 2002-11-29 2005-11-09 雅马哈株式会社 磁传感器及补偿磁传感器的温度相关特性的方法
US6951801B2 (en) * 2003-01-27 2005-10-04 Freescale Semiconductor, Inc. Metal reduction in wafer scribe area
JP2005032903A (ja) 2003-07-10 2005-02-03 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
CN100370580C (zh) * 2004-03-29 2008-02-20 雅马哈株式会社 半导体晶片及其制造方法
US7411281B2 (en) * 2004-06-21 2008-08-12 Broadcom Corporation Integrated circuit device package having both wire bond and flip-chip interconnections and method of making the same
US7129566B2 (en) 2004-06-30 2006-10-31 Freescale Semiconductor, Inc. Scribe street structure for backend interconnect semiconductor wafer integration
US8183687B2 (en) * 2007-02-16 2012-05-22 Broadcom Corporation Interposer for die stacking in semiconductor packages and the method of making the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN87108334A (zh) * 1986-12-19 1988-07-13 菲利浦光灯制造公司 减少封装应力制造半导体器件的方法
JPH05121793A (ja) * 1991-10-24 1993-05-18 Nec Corp 磁気抵抗素子の製造方法
US5742094A (en) * 1993-01-25 1998-04-21 Intel Corporation Sealed semiconductor chip
JPH08172142A (ja) * 1994-12-16 1996-07-02 Nippon Micron Kk 半導体パッケージ及びその製造方法並びに半導体装置
WO2002095822A2 (en) * 2001-05-21 2002-11-28 Intel Corporation Method for packaging a microelectronic device using on-die bond pad expansion
CN1649154A (zh) * 2004-01-26 2005-08-03 雅马哈株式会社 半导体晶片及其制造方法

Also Published As

Publication number Publication date
US8008127B2 (en) 2011-08-30
TWI269397B (en) 2006-12-21
US20070120228A1 (en) 2007-05-31
US20090042355A1 (en) 2009-02-12
TW200603319A (en) 2006-01-16
KR100712052B1 (ko) 2007-05-02
KR20060044788A (ko) 2006-05-16
HK1079336A1 (en) 2006-03-31
KR20060132773A (ko) 2006-12-22
US20050218501A1 (en) 2005-10-06
US7554176B2 (en) 2009-06-30
CN1681081A (zh) 2005-10-12
US7728423B2 (en) 2010-06-01
KR100727697B1 (ko) 2007-06-13

Similar Documents

Publication Publication Date Title
CN100370580C (zh) 半导体晶片及其制造方法
US7193296B2 (en) Semiconductor substrate
TWI418013B (zh) 晶圓級半導體封裝及其製造方法
US8030767B2 (en) Bump structure with annular support
JP2010074106A (ja) 半導体チップ、半導体ウェーハおよびそのダイシング方法
CN2932616Y (zh) 半导体晶片和半导体器件
JPH10209015A (ja) 半導体基板および半導体装置の製造方法
JP2001077150A (ja) 半導体装置およびその製造方法
US20070082475A1 (en) Method for forming bonding pad and semiconductor device having the bonding pad formed thereby
US7381636B2 (en) Planar bond pad design and method of making the same
JP2001210645A (ja) 半導体装置及び半導体装置の製造方法
US20080153265A1 (en) Semiconductor Device Manufactured Using an Etch to Separate Wafer into Dies and Increase Device Space on a Wafer
CN112514063B (zh) 半导体晶片的对准标记方法以及具有对准标记部分的半导体封装
WO2023019070A1 (en) Structure and method for sealing a silicon ic
US8426303B2 (en) Manufacturing method of semiconductor device, and mounting structure thereof
US20060030083A1 (en) Semiconductor device and fabricating method thereof
US7316971B2 (en) Wire bond pads
US20060199306A1 (en) Chip structure and manufacturing process thereof
JP2005101181A (ja) 半導体装置のおよびその製造方法
US7833896B2 (en) Aluminum cap for reducing scratch and wire-bond bridging of bond pads
US20090224360A1 (en) Semiconductor integrated circuit device and method of fabricating the same
US20240071971A1 (en) Semiconductor device and manufacturing method of semiconductor device
US20090001597A1 (en) Semiconductor device having an interconnect electrically connecting a front and backside thereof and a method of manufacture therefor
JP2023140005A (ja) 半導体装置およびその製造方法
JP5445439B2 (ja) 半導体ウェーハ及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1079336

Country of ref document: HK

C14 Grant of patent or utility model
GR01 Patent grant
REG Reference to a national code

Ref country code: HK

Ref legal event code: GR

Ref document number: 1079336

Country of ref document: HK

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080220

Termination date: 20170323

CF01 Termination of patent right due to non-payment of annual fee