JPH1131695A - 回路パターンが形成されたウェハおよびその製造方法 - Google Patents
回路パターンが形成されたウェハおよびその製造方法Info
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- JPH1131695A JPH1131695A JP9185342A JP18534297A JPH1131695A JP H1131695 A JPH1131695 A JP H1131695A JP 9185342 A JP9185342 A JP 9185342A JP 18534297 A JP18534297 A JP 18534297A JP H1131695 A JPH1131695 A JP H1131695A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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-
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Abstract
(57)【要約】
【課題】 ウェハに形成されるデバイスの平坦性が確保
され、異物の発生の低減が図られる回路パターンが形成
されたウェハとその製造方法を提供する。 【解決手段】 ゲート電極４Ｍ、データ線６Ｍ、ストレ
ージノード８Ｍ、セルプレート１０Ｍ、第１〜第３配線
層１２Ｍ、１４Ｍ、１６Ｍ、パッシベーション膜１７Ｍ
をそれぞれ形成するためのドープトポリシリコン膜４
Ｐ、６Ｐ、８Ｐ、１０Ｐ、アルミ銅膜１２Ｐ、１４Ｐ、
１６Ｐ、シリコン窒化膜１７Ｐが、デバイス非形成部Ｐ
においては、それぞれパターニングが施されずにデバイ
ス非形成部Ｐを覆う膜として形成されている。
され、異物の発生の低減が図られる回路パターンが形成
されたウェハとその製造方法を提供する。 【解決手段】 ゲート電極４Ｍ、データ線６Ｍ、ストレ
ージノード８Ｍ、セルプレート１０Ｍ、第１〜第３配線
層１２Ｍ、１４Ｍ、１６Ｍ、パッシベーション膜１７Ｍ
をそれぞれ形成するためのドープトポリシリコン膜４
Ｐ、６Ｐ、８Ｐ、１０Ｐ、アルミ銅膜１２Ｐ、１４Ｐ、
１６Ｐ、シリコン窒化膜１７Ｐが、デバイス非形成部Ｐ
においては、それぞれパターニングが施されずにデバイ
ス非形成部Ｐを覆う膜として形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、回路パターンが形
成されたウェハおよびその製造方法に関し、特に、ウェ
ハ周辺からの異物の低減とウェハ全面にわたって平坦性
の向上が図られる回路パターンが形成されたウェハおよ
びその製造方法に関するものである。
成されたウェハおよびその製造方法に関し、特に、ウェ
ハ周辺からの異物の低減とウェハ全面にわたって平坦性
の向上が図られる回路パターンが形成されたウェハおよ
びその製造方法に関するものである。
【０００２】
【従来の技術】まず第１の従来技術について説明する。
【０００３】従来、半導体装置は図２８に示すように、
データ蓄積装置２０１（以下「メモリデバイス」と記
す）とデータ処理装置２０２（以下「データ処理デバイ
ス」と記す）とに大別される。そのメモリデバイスとデ
ータ処理デバイスとを、たとえばボード上にセッティン
グし、両者の結線を行ない、必要機能を実現していた。
データ蓄積装置２０１（以下「メモリデバイス」と記
す）とデータ処理装置２０２（以下「データ処理デバイ
ス」と記す）とに大別される。そのメモリデバイスとデ
ータ処理デバイスとを、たとえばボード上にセッティン
グし、両者の結線を行ない、必要機能を実現していた。
【０００４】しかしながら、昨今の大容量データの高速
処理の要求に対して、データ処理デバイス部とメモリデ
バイス部との間のデータ転送の速度に問題が発生した。
この解決策として、データ処理デバイスとメモリデバイ
スとを１つの半導体装置として構成した、混載半導体装
置（以下「混載デバイス」と記する）が必要となってき
た。
処理の要求に対して、データ処理デバイス部とメモリデ
バイス部との間のデータ転送の速度に問題が発生した。
この解決策として、データ処理デバイスとメモリデバイ
スとを１つの半導体装置として構成した、混載半導体装
置（以下「混載デバイス」と記する）が必要となってき
た。
【０００５】混載デバイスについて図を用いて説明す
る。図２９を参照して、混載デバイス２０３は、境界部
２０６を挟んで、メモリデバイス２０４とデータ処理デ
バイス２０５とが形成されている。この混載デバイスに
より、データの転送速度の高速化とデータバス幅の拡張
が図られる。
る。図２９を参照して、混載デバイス２０３は、境界部
２０６を挟んで、メモリデバイス２０４とデータ処理デ
バイス２０５とが形成されている。この混載デバイスに
より、データの転送速度の高速化とデータバス幅の拡張
が図られる。
【０００６】ここで、メモリデバイスの一例として、ダ
イナミック・ランダム・アクセス・メモリ（以下「ＤＲ
ＡＭ」と記す）について図を用いて説明する。図３０を
参照して、ＤＲＡＭのメモリセルは、１組のＭＯＳＦＥ
Ｔ１０１とキャパシタ素子１０２とからなる。ＭＯＳＦ
ＥＴ１０１のゲート電極１０１ａはワード線１０３に接
続される。キャパシタ素子１０２は、そのストレージノ
ード１０２ａがＭＯＳＦＥＴ１０１のソース／ドレイン
１０１ｃに接続されている。データ線１０４が、ＭＯＳ
ＦＥＴ１０１のソース／ドレイン１０１ｂに接続されて
いる。
イナミック・ランダム・アクセス・メモリ（以下「ＤＲ
ＡＭ」と記す）について図を用いて説明する。図３０を
参照して、ＤＲＡＭのメモリセルは、１組のＭＯＳＦＥ
Ｔ１０１とキャパシタ素子１０２とからなる。ＭＯＳＦ
ＥＴ１０１のゲート電極１０１ａはワード線１０３に接
続される。キャパシタ素子１０２は、そのストレージノ
ード１０２ａがＭＯＳＦＥＴ１０１のソース／ドレイン
１０１ｃに接続されている。データ線１０４が、ＭＯＳ
ＦＥＴ１０１のソース／ドレイン１０１ｂに接続されて
いる。
【０００７】データの書込時には、ワード線１０３に所
定の電位が印加される。これにより、ＭＯＳＦＥＴ１０
１が導通し、データ線１０４に印加された電荷がキャパ
シタ素子１０２に蓄積される。一方、データ読出時に
は、ワード線１０３に所定の電位が印加される。これに
より、ＭＯＳＦＥＴ１０１が導通し、キャパシタ素子１
０２に蓄積されていた電荷が、データ線１０４を介して
取出される。
定の電位が印加される。これにより、ＭＯＳＦＥＴ１０
１が導通し、データ線１０４に印加された電荷がキャパ
シタ素子１０２に蓄積される。一方、データ読出時に
は、ワード線１０３に所定の電位が印加される。これに
より、ＭＯＳＦＥＴ１０１が導通し、キャパシタ素子１
０２に蓄積されていた電荷が、データ線１０４を介して
取出される。
【０００８】一般に、半導体装置はシリコン基板（ウェ
ハ）に形成される。すなわち、図３１を参照して、シリ
コンウェハ３０１上に複数の混載デバイス３０２が形成
されている。各混載デバイス３０２の間にはダイシング
ライン３０３が設けられている。シリコン基板３０１の
周辺部に形成される混載デバイスは、たとえば、混載デ
バイス３０５のように、占有面積上部分的にしか形成さ
れていない。
ハ）に形成される。すなわち、図３１を参照して、シリ
コンウェハ３０１上に複数の混載デバイス３０２が形成
されている。各混載デバイス３０２の間にはダイシング
ライン３０３が設けられている。シリコン基板３０１の
周辺部に形成される混載デバイスは、たとえば、混載デ
バイス３０５のように、占有面積上部分的にしか形成さ
れていない。
【０００９】最終的に、混載デバイスとしてはダイシン
グライン３０３によって分割されたものが製品として使
用される。しかしながら、近年、アセンブリ工程等のコ
ストの削減を図るために、メーカーから混載デバイスが
形成されたウェハそのものを購入し、アセンブリ工程を
他のメーカーに依頼する形態が出現している。すなわ
ち、ダイシングされる前の混載デバイスが形成されたウ
ェハを、完成品として顧客に販売するという形態が出現
している。
グライン３０３によって分割されたものが製品として使
用される。しかしながら、近年、アセンブリ工程等のコ
ストの削減を図るために、メーカーから混載デバイスが
形成されたウェハそのものを購入し、アセンブリ工程を
他のメーカーに依頼する形態が出現している。すなわ
ち、ダイシングされる前の混載デバイスが形成されたウ
ェハを、完成品として顧客に販売するという形態が出現
している。
【００１０】次に、メモリデバイスとして、前述したＤ
ＲＡＭを含む、混載デバイスが形成されたウェハの構造
について図を用いて説明する。図３２は、図３１に示す
Ａ−Ａにおける断面を示している。図３１および図３２
を参照して、メモリデバイス部Ｍは、図３１に示すＡ１
に示す位置に対応する。データ処理デバイス部Ｌは、同
図Ａ２に示す位置に対応している。メモリデバイス部Ｍ
Ｐは、同図Ａ３に示す位置に対応する。メモリデバイス
部Ｍとデータ処理デバイス部Ｌとの間には境界部２０６
が位置している。また、データ処理デバイス部Ｌとメモ
リデバイス部ＭＰとの間にはダイシングライン３０３が
位置している。
ＲＡＭを含む、混載デバイスが形成されたウェハの構造
について図を用いて説明する。図３２は、図３１に示す
Ａ−Ａにおける断面を示している。図３１および図３２
を参照して、メモリデバイス部Ｍは、図３１に示すＡ１
に示す位置に対応する。データ処理デバイス部Ｌは、同
図Ａ２に示す位置に対応している。メモリデバイス部Ｍ
Ｐは、同図Ａ３に示す位置に対応する。メモリデバイス
部Ｍとデータ処理デバイス部Ｌとの間には境界部２０６
が位置している。また、データ処理デバイス部Ｌとメモ
リデバイス部ＭＰとの間にはダイシングライン３０３が
位置している。
【００１１】シリコンウェハの基板１の表面に、分離酸
化膜２Ｍ、２Ｌ、９２Ｍが形成されている。これによ
り、メモリデバイス部Ｍとデータ処理デバイス部Ｌとが
電気的に絶縁されている。基板１上に、ゲート酸化膜３
Ｍ、３Ｌ、９３Ｍを介在させてゲート電極４Ｍ、４Ｌ、
９４Ｍが形成されている。ゲート酸化膜３Ｍ、ゲート電
極４Ｍを含んでＭＯＳＦＥＴ１０１が構成される。
化膜２Ｍ、２Ｌ、９２Ｍが形成されている。これによ
り、メモリデバイス部Ｍとデータ処理デバイス部Ｌとが
電気的に絶縁されている。基板１上に、ゲート酸化膜３
Ｍ、３Ｌ、９３Ｍを介在させてゲート電極４Ｍ、４Ｌ、
９４Ｍが形成されている。ゲート酸化膜３Ｍ、ゲート電
極４Ｍを含んでＭＯＳＦＥＴ１０１が構成される。
【００１２】そのゲート電極４Ｍ、４Ｌ、９４Ｍを覆う
ように、層間絶縁膜５Ｍ、５Ｌ、９５Ｍが形成されてい
る。メモリデバイス部Ｍ、ＭＰにおいては、その層間絶
縁膜５Ｍ、９５Ｍ上に、データ線６Ｍ、９６Ｍがそれぞ
れ形成されている。そのデータ線６Ｍ、９６Ｍを覆うよ
うに、層間絶縁膜５Ｍ、５Ｌ、９５Ｍ上に層間絶縁膜７
Ｍ、７Ｌ、９７Ｍが形成されている。
ように、層間絶縁膜５Ｍ、５Ｌ、９５Ｍが形成されてい
る。メモリデバイス部Ｍ、ＭＰにおいては、その層間絶
縁膜５Ｍ、９５Ｍ上に、データ線６Ｍ、９６Ｍがそれぞ
れ形成されている。そのデータ線６Ｍ、９６Ｍを覆うよ
うに、層間絶縁膜５Ｍ、５Ｌ、９５Ｍ上に層間絶縁膜７
Ｍ、７Ｌ、９７Ｍが形成されている。
【００１３】メモリデバイス部Ｍ、ＭＰにおいては、そ
の層間絶縁膜７Ｍ、９７Ｍ上に、ストレージノード８
Ｍ、９８Ｍがそれぞれ形成されている。ストレージノー
ド８Ｍ、９８Ｍ上にキャパシタ絶縁膜９Ｍ、９９Ｍを介
在させてセルプレート１０Ｍ、９１０Ｍがそれぞれ形成
されている。ストレージノード８Ｍ、キャパシタ絶縁膜
９Ｍおよびセルプレート１０Ｍにより、キャパシタ１０
２が構成される。
の層間絶縁膜７Ｍ、９７Ｍ上に、ストレージノード８
Ｍ、９８Ｍがそれぞれ形成されている。ストレージノー
ド８Ｍ、９８Ｍ上にキャパシタ絶縁膜９Ｍ、９９Ｍを介
在させてセルプレート１０Ｍ、９１０Ｍがそれぞれ形成
されている。ストレージノード８Ｍ、キャパシタ絶縁膜
９Ｍおよびセルプレート１０Ｍにより、キャパシタ１０
２が構成される。
【００１４】そのセルプレート１０Ｍ、９１０Ｍを覆う
ように、層間絶縁膜７Ｍ、７Ｌ、９７Ｍ上に層間絶縁膜
１１Ｍ、９１１Ｌ、９１１Ｍが形成されている。その層
間絶縁膜１１Ｍ、９１１Ｌ、９１１Ｍ上に、第１配線層
１２Ｍ、９１２Ｌ、９１２Ｍがそれぞれ形成されてい
る。
ように、層間絶縁膜７Ｍ、７Ｌ、９７Ｍ上に層間絶縁膜
１１Ｍ、９１１Ｌ、９１１Ｍが形成されている。その層
間絶縁膜１１Ｍ、９１１Ｌ、９１１Ｍ上に、第１配線層
１２Ｍ、９１２Ｌ、９１２Ｍがそれぞれ形成されてい
る。
【００１５】第１配線層１２Ｍ、９１２Ｌ、９１２Ｍを
覆うように、層間絶縁膜１３Ｍ、９１３Ｌ、９１３Ｍが
形成されている。その層間絶縁膜１３Ｍ、９１３Ｌ、９
１３Ｍ上に第２配線層１４Ｍ、９１４Ｌ、９１４Ｍがそ
れぞれ形成されている。その第２配線層１４Ｍ、９１４
Ｌ、９１４Ｍを覆うように層間絶縁膜１５Ｍ、９１５
Ｌ、９１５Ｍが形成されている。その層間絶縁膜１５
Ｍ、９１５Ｌ、９１５Ｍ上に第３配線層１６Ｍ、９１６
Ｌ、９１６Ｍがそれぞれ形成されている。第３配線層１
６Ｍ、９１６Ｌ、９１６Ｍ上には、パッシベーション膜
１７Ｍ、９１７Ｌ、９１７Ｍがそれぞれ形成されてい
る。
覆うように、層間絶縁膜１３Ｍ、９１３Ｌ、９１３Ｍが
形成されている。その層間絶縁膜１３Ｍ、９１３Ｌ、９
１３Ｍ上に第２配線層１４Ｍ、９１４Ｌ、９１４Ｍがそ
れぞれ形成されている。その第２配線層１４Ｍ、９１４
Ｌ、９１４Ｍを覆うように層間絶縁膜１５Ｍ、９１５
Ｌ、９１５Ｍが形成されている。その層間絶縁膜１５
Ｍ、９１５Ｌ、９１５Ｍ上に第３配線層１６Ｍ、９１６
Ｌ、９１６Ｍがそれぞれ形成されている。第３配線層１
６Ｍ、９１６Ｌ、９１６Ｍ上には、パッシベーション膜
１７Ｍ、９１７Ｌ、９１７Ｍがそれぞれ形成されてい
る。
【００１６】なお、データ線６Ｍとストレージノード８
Ｍは、ゲート酸化膜３Ｍ、ゲート電極４Ｍで構成される
ＭＯＳＦＥＴの一対のソース／ドレイン領域（図示せ
ず）にそれぞれ接続されている。また、ストレージノー
ド８Ｍ、９８Ｍ、キャパシタ絶縁膜９Ｍ、９９Ｍおよび
セルプレート１０Ｍ、９１０Ｍはメモリデバイス部Ｍ、
ＭＰにのみ形成され、データ処理デバイス部Ｌには形成
されない。
Ｍは、ゲート酸化膜３Ｍ、ゲート電極４Ｍで構成される
ＭＯＳＦＥＴの一対のソース／ドレイン領域（図示せ
ず）にそれぞれ接続されている。また、ストレージノー
ド８Ｍ、９８Ｍ、キャパシタ絶縁膜９Ｍ、９９Ｍおよび
セルプレート１０Ｍ、９１０Ｍはメモリデバイス部Ｍ、
ＭＰにのみ形成され、データ処理デバイス部Ｌには形成
されない。
【００１７】ところで、キャパシタの容量の確保のため
に、ストレージノード８Ｍの膜厚は比較的厚く形成され
る。このため、セルプレート１０Ｍを覆う層間絶縁膜１
１Ｍの表面の位置が、データ処理デバイス部Ｌにおいて
は層間絶縁膜９１１Ｌの表面の位置にまで、キャパシタ
の高さに相当する厚さ分だけ低くなる。
に、ストレージノード８Ｍの膜厚は比較的厚く形成され
る。このため、セルプレート１０Ｍを覆う層間絶縁膜１
１Ｍの表面の位置が、データ処理デバイス部Ｌにおいて
は層間絶縁膜９１１Ｌの表面の位置にまで、キャパシタ
の高さに相当する厚さ分だけ低くなる。
【００１８】次に、製造方法について図を用いて説明す
る。まず図３３を参照して、シリコンウェハの基板１の
表面に、メモリデバイス部Ｍ、ＭＰ、データ処理デバイ
ス部Ｌをそれぞれ分離するための分離酸化膜２Ｍ、２
Ｌ、９２Ｍを形成する。次に、基板１上にゲート酸化膜
３Ｍ、３Ｌ、９３Ｍを介在させてゲート電極４Ｍ、４
Ｌ、９４Ｍを形成する。
る。まず図３３を参照して、シリコンウェハの基板１の
表面に、メモリデバイス部Ｍ、ＭＰ、データ処理デバイ
ス部Ｌをそれぞれ分離するための分離酸化膜２Ｍ、２
Ｌ、９２Ｍを形成する。次に、基板１上にゲート酸化膜
３Ｍ、３Ｌ、９３Ｍを介在させてゲート電極４Ｍ、４
Ｌ、９４Ｍを形成する。
【００１９】次に、図３４を参照して、ゲート電極４
Ｍ、４Ｌ、９４Ｍを覆うように、基板１上にＣＶＤ法に
より層間絶縁膜５Ｍ、５Ｌ、９５Ｍを形成する。メモリ
デバイス部Ｍ、ＭＰにおいて、層間絶縁膜５Ｍ、９５Ｍ
上にデータ線６Ｍ、９６Ｍを形成する。なお、データ線
６Ｍはゲート酸化膜３Ｍ、ゲート電極４Ｍで構成される
ＭＯＳＦＥＴのソース・ドレイン領域（図示せず）の一
方に接続される。
Ｍ、４Ｌ、９４Ｍを覆うように、基板１上にＣＶＤ法に
より層間絶縁膜５Ｍ、５Ｌ、９５Ｍを形成する。メモリ
デバイス部Ｍ、ＭＰにおいて、層間絶縁膜５Ｍ、９５Ｍ
上にデータ線６Ｍ、９６Ｍを形成する。なお、データ線
６Ｍはゲート酸化膜３Ｍ、ゲート電極４Ｍで構成される
ＭＯＳＦＥＴのソース・ドレイン領域（図示せず）の一
方に接続される。
【００２０】次に、図３５を参照して、層間絶縁膜５
Ｍ、５Ｌ、９５Ｍ上に、データ線６Ｍ、９６Ｍを覆うよ
うに層間絶縁膜７Ｍ、７Ｌ、９７Ｍを形成する。その層
間絶縁膜７Ｍ、７Ｌ、９７Ｍ上にストレージノード８
Ｍ、９８Ｍを形成する。このとき、ストレージノード８
Ｍは上述したＭＯＳＦＥＴのソース・ドレイン領域（図
示せず）の他方に接続される。
Ｍ、５Ｌ、９５Ｍ上に、データ線６Ｍ、９６Ｍを覆うよ
うに層間絶縁膜７Ｍ、７Ｌ、９７Ｍを形成する。その層
間絶縁膜７Ｍ、７Ｌ、９７Ｍ上にストレージノード８
Ｍ、９８Ｍを形成する。このとき、ストレージノード８
Ｍは上述したＭＯＳＦＥＴのソース・ドレイン領域（図
示せず）の他方に接続される。
【００２１】次に、図３６を参照して、ストレージノー
ド８Ｍ、９８Ｍ上にキャパシタ絶縁膜９Ｍ、９９Ｍを介
在させてセルプレート１０Ｍ、９１０Ｍを形成する。
ド８Ｍ、９８Ｍ上にキャパシタ絶縁膜９Ｍ、９９Ｍを介
在させてセルプレート１０Ｍ、９１０Ｍを形成する。
【００２２】次に、図３７を参照して、セルプレート１
０Ｍ、９１０Ｍを覆うように、層間絶縁膜７Ｍ、７Ｌ、
９７Ｍ上に層間絶縁膜６１１Ｍ、６９１１Ｌ、６９１１
Ｍを形成する。
０Ｍ、９１０Ｍを覆うように、層間絶縁膜７Ｍ、７Ｌ、
９７Ｍ上に層間絶縁膜６１１Ｍ、６９１１Ｌ、６９１１
Ｍを形成する。
【００２３】次に、図３８を参照して、図３７に示す工
程において形成された層間絶縁膜６１１Ｍ、６９１１
Ｌ、６９１１Ｍに全面エッチバックを施し、層間絶縁膜
１１Ｍ、９１１Ｌ、９１１Ｍを形成する。
程において形成された層間絶縁膜６１１Ｍ、６９１１
Ｌ、６９１１Ｍに全面エッチバックを施し、層間絶縁膜
１１Ｍ、９１１Ｌ、９１１Ｍを形成する。
【００２４】次に、図３９を参照して、層間絶縁膜１１
Ｍ、９１１Ｌ、９１１Ｍ上に第１配線層１２Ｍ、９１２
Ｌ、９１２Ｍを形成する。
Ｍ、９１１Ｌ、９１１Ｍ上に第１配線層１２Ｍ、９１２
Ｌ、９１２Ｍを形成する。
【００２５】次に、図４０を参照して、第１配線層１２
Ｍ、９１２Ｌ、９１２Ｍを覆うように、層間絶縁膜１１
Ｍ、９１１Ｌ、９１１Ｍ上に層間絶縁膜６１３Ｍ、６９
１３Ｌ、６９１３Ｍを形成する。
Ｍ、９１２Ｌ、９１２Ｍを覆うように、層間絶縁膜１１
Ｍ、９１１Ｌ、９１１Ｍ上に層間絶縁膜６１３Ｍ、６９
１３Ｌ、６９１３Ｍを形成する。
【００２６】次に、図４１を参照して、図４０に示す工
程において形成された層間絶縁膜６１３Ｍ、６９１３
Ｌ、６９１３Ｍに全面エッチバックを施し、層間絶縁膜
１３Ｍ、９１３Ｌ、９１３Ｍを形成する。
程において形成された層間絶縁膜６１３Ｍ、６９１３
Ｌ、６９１３Ｍに全面エッチバックを施し、層間絶縁膜
１３Ｍ、９１３Ｌ、９１３Ｍを形成する。
【００２７】次に、図４２を参照して、層間絶縁膜１３
Ｍ、９１３Ｌ、９１３Ｍ上に第２配線層１４Ｍ、９１４
Ｌ、９１４Ｍを形成する。
Ｍ、９１３Ｌ、９１３Ｍ上に第２配線層１４Ｍ、９１４
Ｌ、９１４Ｍを形成する。
【００２８】次に、図４３を参照して、第２配線層１４
Ｍ、９１４Ｌ、９１４Ｍを覆うように、層間絶縁膜１３
Ｍ、９１３Ｌ、９１３Ｍ上に層間絶縁膜６１５Ｍ、６９
１５Ｌ、６９１５Ｍを形成する。
Ｍ、９１４Ｌ、９１４Ｍを覆うように、層間絶縁膜１３
Ｍ、９１３Ｌ、９１３Ｍ上に層間絶縁膜６１５Ｍ、６９
１５Ｌ、６９１５Ｍを形成する。
【００２９】次に、図４４を参照して、図４３に示す工
程において形成された層間絶縁膜６１５Ｍ、６９１５
Ｌ、６９１５Ｍに全面エッチバックを施し、層間絶縁膜
１５Ｍ、９１５Ｌ、９１５Ｍを形成する。
程において形成された層間絶縁膜６１５Ｍ、６９１５
Ｌ、６９１５Ｍに全面エッチバックを施し、層間絶縁膜
１５Ｍ、９１５Ｌ、９１５Ｍを形成する。
【００３０】次に、図４５を参照して、層間絶縁膜１５
Ｍ、９１５Ｌ、９１５Ｍ上に第３配線層１６Ｍ、９１６
Ｌ、９１６Ｍを形成する。
Ｍ、９１５Ｌ、９１５Ｍ上に第３配線層１６Ｍ、９１６
Ｌ、９１６Ｍを形成する。
【００３１】次に、図４６を参照して、第３配線層１６
Ｍ、９１６Ｌ、９１６Ｍ上にパッシベーション膜１７
Ｍ、９１７Ｌ、９１７Ｍを形成する。以上により、図３
２に示す混載デバイスが形成されたウェハが完成する。
Ｍ、９１６Ｌ、９１６Ｍ上にパッシベーション膜１７
Ｍ、９１７Ｌ、９１７Ｍを形成する。以上により、図３
２に示す混載デバイスが形成されたウェハが完成する。
【００３２】次に、第２の従来技術として、特開平１−
２５１６３１号公報に開示されたウェハについて図を用
いて説明する。同公報は、ウェハにおいて回路パターン
を形成する場合に回路パターンが形成されない領域によ
って、製造工程上のばらつきを低減することのできるウ
ェハを提供することを目的として開示されたものであ
る。
２５１６３１号公報に開示されたウェハについて図を用
いて説明する。同公報は、ウェハにおいて回路パターン
を形成する場合に回路パターンが形成されない領域によ
って、製造工程上のばらつきを低減することのできるウ
ェハを提供することを目的として開示されたものであ
る。
【００３３】半導体装置の製造工程においては、１枚の
シリコンウェハから多数の半導体回路のチップが形成さ
れる。このため、シリコンウェハには、複数の半導体回
路のパターンが形成される。また、シリコンウェハ内
に、所定の割合でテスト回路パターンを入れることが一
般的である。
シリコンウェハから多数の半導体回路のチップが形成さ
れる。このため、シリコンウェハには、複数の半導体回
路のパターンが形成される。また、シリコンウェハ内
に、所定の割合でテスト回路パターンを入れることが一
般的である。
【００３４】すなわち、図４７を参照して、シリコンウ
ェハ５０１には複数の本体チップ回路パターン５０２が
形成されている。また、所定の割合でテスト回路パター
ン５０４が形成されている。そのテスト回路パターン５
０４には、本体チップ回路パターン５０２と同じサイズ
になるようにダミーパターン５０５が形成されている。
なお、本体チップ回路パターン５０２、テスト回路パタ
ーン５０４等の間にはスクライブレーン５０３が形成さ
れている。
ェハ５０１には複数の本体チップ回路パターン５０２が
形成されている。また、所定の割合でテスト回路パター
ン５０４が形成されている。そのテスト回路パターン５
０４には、本体チップ回路パターン５０２と同じサイズ
になるようにダミーパターン５０５が形成されている。
なお、本体チップ回路パターン５０２、テスト回路パタ
ーン５０４等の間にはスクライブレーン５０３が形成さ
れている。
【００３５】上述した構成により、シリコンウェハ５０
１にパターンが形成されていない領域がなくなる。これ
により、半導体装置の製造工程として、たとえば、ドラ
イエッチング工程やイオン注入工程などで生じるエッチ
ングレートのばらつきや不純物のシリコンウェハ面内の
ばらつきが低減する。その結果、半導体装置の特性の均
一性が向上する。
１にパターンが形成されていない領域がなくなる。これ
により、半導体装置の製造工程として、たとえば、ドラ
イエッチング工程やイオン注入工程などで生じるエッチ
ングレートのばらつきや不純物のシリコンウェハ面内の
ばらつきが低減する。その結果、半導体装置の特性の均
一性が向上する。
【００３６】
【発明が解決しようとする課題】しかしながら、第１の
従来技術および第２の従来技術においては以下に示すよ
うな問題があった。まず、第１の従来技術においては、
図３２に示すように、ストレージノード８Ｍ、９８Ｍ、
キャパシタ絶縁膜９Ｍ、９９Ｍ、セルプレート１０Ｍ、
９１０Ｍを含むキャパシタ１０２は、メモリデバイス部
Ｍ、ＭＰにのみ形成され、データ処理デバイス部Ｌには
形成されない。ところで、層間絶縁膜１１Ｍ、９１１
Ｌ、９１１Ｍの表面は、図３７に示す工程において形成
される層間絶縁膜６１１Ｍ、６９１１Ｌ、６９１１Ｍに
全面エッチバックを施すことにより、図３８に示すよう
に、より平坦性が確保される。
従来技術および第２の従来技術においては以下に示すよ
うな問題があった。まず、第１の従来技術においては、
図３２に示すように、ストレージノード８Ｍ、９８Ｍ、
キャパシタ絶縁膜９Ｍ、９９Ｍ、セルプレート１０Ｍ、
９１０Ｍを含むキャパシタ１０２は、メモリデバイス部
Ｍ、ＭＰにのみ形成され、データ処理デバイス部Ｌには
形成されない。ところで、層間絶縁膜１１Ｍ、９１１
Ｌ、９１１Ｍの表面は、図３７に示す工程において形成
される層間絶縁膜６１１Ｍ、６９１１Ｌ、６９１１Ｍに
全面エッチバックを施すことにより、図３８に示すよう
に、より平坦性が確保される。
【００３７】しかしながら、前述したように、ストレー
ジノード８Ｍ、９８Ｍが比較的厚く形成されるため、デ
ータ処理デバイス部Ｌにおける層間絶縁膜９１１Ｌの表
面の位置が、メモリデバイス部Ｍ、ＭＰにおける層間絶
縁膜１１Ｍ、９１１Ｍの表面の位置よりも下がってしま
い、平坦性を確保することが困難である。このため、デ
ータ処理デバイス部Ｌにおいて、層間絶縁膜９１１Ｌ上
に形成される第１配線層９１２Ｌが、図３９に示すよう
にパターンの劣化を起こすことがあった。さらに、同様
の理由により、データ処理デバイス部Ｌに形成される第
２配線層９１４Ｌ、第３配線層９１６Ｌのパターンが劣
化することがあった。
ジノード８Ｍ、９８Ｍが比較的厚く形成されるため、デ
ータ処理デバイス部Ｌにおける層間絶縁膜９１１Ｌの表
面の位置が、メモリデバイス部Ｍ、ＭＰにおける層間絶
縁膜１１Ｍ、９１１Ｍの表面の位置よりも下がってしま
い、平坦性を確保することが困難である。このため、デ
ータ処理デバイス部Ｌにおいて、層間絶縁膜９１１Ｌ上
に形成される第１配線層９１２Ｌが、図３９に示すよう
にパターンの劣化を起こすことがあった。さらに、同様
の理由により、データ処理デバイス部Ｌに形成される第
２配線層９１４Ｌ、第３配線層９１６Ｌのパターンが劣
化することがあった。
【００３８】また、シリコンウェハ３０１の周辺におい
ては、写真製版時のデフォーカスや、シリコンウェハを
保持固定するためのクランプ等の存在により、不完全な
パターンが形成される。このため、メモリデバイス部Ｍ
Ｐに形成されるパターンが、図３２に示されているよう
に、メモリデバイス部Ｍに形成されているパターンと比
べて劣化することがあった。このため、そのような不完
全なパターンが製造工程中にシリコンウェハから剥がれ
落ち、異物の発生原因となることがあった。その結果、
シリコンウェハに形成される混載デバイスの歩留りを下
げることがあった。
ては、写真製版時のデフォーカスや、シリコンウェハを
保持固定するためのクランプ等の存在により、不完全な
パターンが形成される。このため、メモリデバイス部Ｍ
Ｐに形成されるパターンが、図３２に示されているよう
に、メモリデバイス部Ｍに形成されているパターンと比
べて劣化することがあった。このため、そのような不完
全なパターンが製造工程中にシリコンウェハから剥がれ
落ち、異物の発生原因となることがあった。その結果、
シリコンウェハに形成される混載デバイスの歩留りを下
げることがあった。
【００３９】第２の従来技術においては、チップ回路パ
ターンとテスト回路パターン以外の部分には、ダミーパ
ターンが形成される。そして、同文献には、ウェハ周辺
部の回路パターンが形成されていない部分にダミーパタ
ーンを形成しても所望の効果を得ることができることが
開示されている。しかしながら、そのダミーパターンの
具体的な構造や製造方法については何ら記載されていな
い。このため、たとえばダミーパターンとして、あるパ
ターン形状を有している場合などは、第１の従来の技術
の場合と同様に、そのパターン形状が劣化して異物の発
生の原因となることがある。また、たとえばダミーパタ
ーンのみを形成する工程が必要な場合には、その工程分
だけ工程数が増加することがある。その結果、ウェハの
歩留りの低下や生産コストの増加を招くことがあった。
ターンとテスト回路パターン以外の部分には、ダミーパ
ターンが形成される。そして、同文献には、ウェハ周辺
部の回路パターンが形成されていない部分にダミーパタ
ーンを形成しても所望の効果を得ることができることが
開示されている。しかしながら、そのダミーパターンの
具体的な構造や製造方法については何ら記載されていな
い。このため、たとえばダミーパターンとして、あるパ
ターン形状を有している場合などは、第１の従来の技術
の場合と同様に、そのパターン形状が劣化して異物の発
生の原因となることがある。また、たとえばダミーパタ
ーンのみを形成する工程が必要な場合には、その工程分
だけ工程数が増加することがある。その結果、ウェハの
歩留りの低下や生産コストの増加を招くことがあった。
【００４０】本発明は上記問題点を解決するためになさ
れたものであり、１つの目的は、ウェハの全面にわたり
平坦性の向上が図られ、しかも、ウェハ外周からの異物
の発生の低減が図られる回路パターンが形成されたウェ
ハを提供することであり、他の目的は、そのような回路
パターンが形成されたウェハの製造方法を提供すること
である。
れたものであり、１つの目的は、ウェハの全面にわたり
平坦性の向上が図られ、しかも、ウェハ外周からの異物
の発生の低減が図られる回路パターンが形成されたウェ
ハを提供することであり、他の目的は、そのような回路
パターンが形成されたウェハの製造方法を提供すること
である。
【００４１】
【課題を解決するための手段】本発明の１つの局面によ
る回路パターンが形成されたウェハは、素子形成領域
と、素子非形成領域と、第１領域および第２領域と、第
１絶縁膜と、半導体素子および所定の膜と、第２絶縁膜
と、配線層および導電膜とを備えている。素子形成領域
は、ウェハ主表面に形成され、ダイシングラインで区画
された複数のチップ形成領域を含んである。素子非形成
領域は、ウェハ主表面においてチップを形成しない。第
１領域および第２領域は、各チップ形成領域に設けら
れ、素子分離領域によりそれぞれ電気的に絶縁されてい
る。第１絶縁膜は、素子形成領域および素子非形成領域
を覆うように形成されている。半導体素子は、第１領域
の第１絶縁膜上に形成された所定機能を有している。所
定の膜は、素子非形成領域の第１絶縁膜上に形成され、
半導体素子と同じ層からなる。第２絶縁膜は、半導体素
子および所定の膜を覆うように第１絶縁膜上に形成され
ている。配線層は、第１および第２領域の第２絶縁膜上
に形成されている。導電膜は、素子非形成領域の前記第
２絶縁膜上に形成され、配線層と同じ層からなる。
る回路パターンが形成されたウェハは、素子形成領域
と、素子非形成領域と、第１領域および第２領域と、第
１絶縁膜と、半導体素子および所定の膜と、第２絶縁膜
と、配線層および導電膜とを備えている。素子形成領域
は、ウェハ主表面に形成され、ダイシングラインで区画
された複数のチップ形成領域を含んである。素子非形成
領域は、ウェハ主表面においてチップを形成しない。第
１領域および第２領域は、各チップ形成領域に設けら
れ、素子分離領域によりそれぞれ電気的に絶縁されてい
る。第１絶縁膜は、素子形成領域および素子非形成領域
を覆うように形成されている。半導体素子は、第１領域
の第１絶縁膜上に形成された所定機能を有している。所
定の膜は、素子非形成領域の第１絶縁膜上に形成され、
半導体素子と同じ層からなる。第２絶縁膜は、半導体素
子および所定の膜を覆うように第１絶縁膜上に形成され
ている。配線層は、第１および第２領域の第２絶縁膜上
に形成されている。導電膜は、素子非形成領域の前記第
２絶縁膜上に形成され、配線層と同じ層からなる。
【００４２】好ましくは、半導体素子は、スイッチング
素子および電荷保持素子を含む複数のメモリセルと、そ
のメモリセルを電気的に接続するデータ線とを含んでい
る。
素子および電荷保持素子を含む複数のメモリセルと、そ
のメモリセルを電気的に接続するデータ線とを含んでい
る。
【００４３】また好ましくは、第１領域におけるウェハ
の主表面から第２絶縁膜の表面までの高さ、第２領域に
おけるウェハ表面から第２絶縁膜の表面までの高さおよ
び素子非形成領域におけるウェハの主表面から第２絶縁
膜の表面までの高さは、それぞれ実質的に同じ高さであ
る。
の主表面から第２絶縁膜の表面までの高さ、第２領域に
おけるウェハ表面から第２絶縁膜の表面までの高さおよ
び素子非形成領域におけるウェハの主表面から第２絶縁
膜の表面までの高さは、それぞれ実質的に同じ高さであ
る。
【００４４】さらに好ましくは、所定の膜は積層膜を含
むとともに、素子非形成領域の第１絶縁膜上に残された
積層膜のうち、上層膜が下層膜の端部側面を覆うように
形成されている。
むとともに、素子非形成領域の第１絶縁膜上に残された
積層膜のうち、上層膜が下層膜の端部側面を覆うように
形成されている。
【００４５】本発明の他の局面による回路パターンが形
成されたウェハの製造方法は、以下の工程を備えてい
る。ウェハ主表面を、複数のチップ形成領域を含む素子
形成領域とチップを形成しない素子非形成領域とに仕切
る。各チップ形成領域に素子分離領域によりそれぞれ電
気的に絶縁された第１領域と第２領域とを形成する。ウ
ェハの主表面上に第１絶縁膜を形成する。第１領域の第
１絶縁膜上に、所定の半導体素子を形成するとともに、
素子非形成領域の第１絶縁膜上に半導体素子を形成する
ための所定の膜を残すように、所定の加工を施す。半導
体素子および所定の膜を覆うように、第２絶縁膜を形成
する。第２領域の第２絶縁膜上にのみレジストパターン
を形成する。レジストパターンをマスクとして、第２絶
縁膜にエッチングを施す。第２絶縁膜に研磨を施し、第
２絶縁膜を平坦化する。各チップ形成領域の第２絶縁膜
上に配線層を形成するとともに、素子非形成領域の第２
絶縁膜上に配線層を形成するための導電膜を残すように
所定の加工を施す。
成されたウェハの製造方法は、以下の工程を備えてい
る。ウェハ主表面を、複数のチップ形成領域を含む素子
形成領域とチップを形成しない素子非形成領域とに仕切
る。各チップ形成領域に素子分離領域によりそれぞれ電
気的に絶縁された第１領域と第２領域とを形成する。ウ
ェハの主表面上に第１絶縁膜を形成する。第１領域の第
１絶縁膜上に、所定の半導体素子を形成するとともに、
素子非形成領域の第１絶縁膜上に半導体素子を形成する
ための所定の膜を残すように、所定の加工を施す。半導
体素子および所定の膜を覆うように、第２絶縁膜を形成
する。第２領域の第２絶縁膜上にのみレジストパターン
を形成する。レジストパターンをマスクとして、第２絶
縁膜にエッチングを施す。第２絶縁膜に研磨を施し、第
２絶縁膜を平坦化する。各チップ形成領域の第２絶縁膜
上に配線層を形成するとともに、素子非形成領域の第２
絶縁膜上に配線層を形成するための導電膜を残すように
所定の加工を施す。
【００４６】好ましくは、レジストパターンとして、ネ
ガレジストパターンを用いる。
ガレジストパターンを用いる。
【００４７】
実施の形態１ 本発明の実施の形態１に係る混載デバイスが形成された
ウェハについて図を用いて説明する。図１を参照して、
シリコンウェハ４０１の表面には、チップとしての混載
デバイス４０２が複数形成されている。これらの領域は
素子形成領域をなす。各混載デバイス４０２は、ダイシ
ングライン４０３によって区切られている。また、シリ
コンウェハ４０１の外周近傍には、混載デバイス４０２
を形成していない、素子非形成領域としての混載デバイ
ス非形成領域４０４が設けられている。
ウェハについて図を用いて説明する。図１を参照して、
シリコンウェハ４０１の表面には、チップとしての混載
デバイス４０２が複数形成されている。これらの領域は
素子形成領域をなす。各混載デバイス４０２は、ダイシ
ングライン４０３によって区切られている。また、シリ
コンウェハ４０１の外周近傍には、混載デバイス４０２
を形成していない、素子非形成領域としての混載デバイ
ス非形成領域４０４が設けられている。
【００４８】次に、図１中Ａ−Ａにおける断面構造を図
２に示す。図１および図２を参照して、第１領域として
のメモリデバイス部Ｍは、図１に示すＡ１に示す位置に
対応する。第２領域としてのデータ処理デバイス部Ｌ
は、同図Ａ２に示す位置に対応する。デバイス非形成部
Ｐは、同図Ａ３に示す位置に対応する。メモリデバイス
部Ｍとデータ処理デバイスＬとの間には境界部２０６が
位置している。また、データ処理デバイス部Ｌとデバイ
ス非形成部Ｐとの間には、ダイシングライン４０３が位
置している。
２に示す。図１および図２を参照して、第１領域として
のメモリデバイス部Ｍは、図１に示すＡ１に示す位置に
対応する。第２領域としてのデータ処理デバイス部Ｌ
は、同図Ａ２に示す位置に対応する。デバイス非形成部
Ｐは、同図Ａ３に示す位置に対応する。メモリデバイス
部Ｍとデータ処理デバイスＬとの間には境界部２０６が
位置している。また、データ処理デバイス部Ｌとデバイ
ス非形成部Ｐとの間には、ダイシングライン４０３が位
置している。
【００４９】シリコンウェハ４０１の基板１の表面に、
分離酸化膜２Ｍ、２Ｌが形成されている。これにより、
メモリデバイス部Ｍとデータ処理デバイス部Ｌとが電気
的に絶縁される。基板１上のメモリデバイス部Ｍとデー
タ処理デバイス部Ｌとにおいてゲート酸化膜３Ｍ、３Ｌ
を介在させてゲート電極４Ｍ、４Ｌが形成されている。
デバイス非形成部Ｐにおいては、ゲート酸化膜３Ｐを介
在させてゲート電極を形成するためのドープトポリシリ
コン膜４Ｐが形成されている。ゲート酸化膜３Ｍ、ゲー
ト電極４Ｍを含んでＭＯＳＦＥＴ１０１が構成される。
分離酸化膜２Ｍ、２Ｌが形成されている。これにより、
メモリデバイス部Ｍとデータ処理デバイス部Ｌとが電気
的に絶縁される。基板１上のメモリデバイス部Ｍとデー
タ処理デバイス部Ｌとにおいてゲート酸化膜３Ｍ、３Ｌ
を介在させてゲート電極４Ｍ、４Ｌが形成されている。
デバイス非形成部Ｐにおいては、ゲート酸化膜３Ｐを介
在させてゲート電極を形成するためのドープトポリシリ
コン膜４Ｐが形成されている。ゲート酸化膜３Ｍ、ゲー
ト電極４Ｍを含んでＭＯＳＦＥＴ１０１が構成される。
【００５０】そのゲート電極４Ｍ、４Ｌおよびドープト
ポリシリコン膜４Ｐを覆うように、層間絶縁膜５Ｍ、５
Ｌ、５Ｐが形成されている。メモリデバイス部Ｍにおい
ては、その層間絶縁膜５Ｍ上にデータ線６Ｍが形成され
ている。デバイス非形成部Ｐにおいては、その層間絶縁
膜５Ｐ上にデータ線を形成するためのドープトポリシリ
コン膜６Ｐが形成されている。
ポリシリコン膜４Ｐを覆うように、層間絶縁膜５Ｍ、５
Ｌ、５Ｐが形成されている。メモリデバイス部Ｍにおい
ては、その層間絶縁膜５Ｍ上にデータ線６Ｍが形成され
ている。デバイス非形成部Ｐにおいては、その層間絶縁
膜５Ｐ上にデータ線を形成するためのドープトポリシリ
コン膜６Ｐが形成されている。
【００５１】そのデータ線６Ｍおよびドープトポリシリ
コン膜６Ｐを覆うように、層間絶縁膜５Ｍ、５Ｌ、５Ｐ
上に層間絶縁膜７Ｍ、７Ｌ、７Ｐが形成されている。メ
モリデバイス部Ｍにおいては、その層間絶縁膜７Ｍ上に
ストレージノード８Ｍが形成されている。デバイス非形
成部Ｐにおいては、その層間絶縁膜７Ｐ上にストレージ
ノードを形成するためのドープトポリシリコン膜８Ｐが
形成されている。ストレージノード８Ｍ上にキャパシタ
絶縁膜９Ｍを介在させてセルプレート１０Ｍが形成され
ている。ドープトポリシリコン膜８Ｐ上にキャパシタ絶
縁膜９Ｐを介在させてセルプレートを形成するためのド
ープトポリシリコン膜１０Ｐが形成されている。ストレ
ージノード８Ｍ、キャパシタ絶縁膜９Ｍおよびセルプレ
ート１０Ｍにより、キャパシタ１０２が構成される。
コン膜６Ｐを覆うように、層間絶縁膜５Ｍ、５Ｌ、５Ｐ
上に層間絶縁膜７Ｍ、７Ｌ、７Ｐが形成されている。メ
モリデバイス部Ｍにおいては、その層間絶縁膜７Ｍ上に
ストレージノード８Ｍが形成されている。デバイス非形
成部Ｐにおいては、その層間絶縁膜７Ｐ上にストレージ
ノードを形成するためのドープトポリシリコン膜８Ｐが
形成されている。ストレージノード８Ｍ上にキャパシタ
絶縁膜９Ｍを介在させてセルプレート１０Ｍが形成され
ている。ドープトポリシリコン膜８Ｐ上にキャパシタ絶
縁膜９Ｐを介在させてセルプレートを形成するためのド
ープトポリシリコン膜１０Ｐが形成されている。ストレ
ージノード８Ｍ、キャパシタ絶縁膜９Ｍおよびセルプレ
ート１０Ｍにより、キャパシタ１０２が構成される。
【００５２】そのセルプレート１０Ｍ、ドープトポリシ
リコン膜１０Ｐを覆うように、層間絶縁膜７Ｍ、７Ｌ、
７Ｐ上に層間絶縁膜１１Ｍ、１１Ｌ、１１Ｐが形成され
ている。メモリデバイス部Ｍおよびデータ処理デバイス
部Ｌにおいて、その層間絶縁膜１１Ｍ、１１Ｌ上に、第
１配線層１２Ｍ、１２Ｌが形成されている。デバイス非
形成部Ｐにおいては、その層間絶縁膜１１Ｐ上に第１配
線層を形成するためのアルミ銅膜１２Ｐが形成されてい
る。第１配線層１２Ｍ、１２Ｌ、アルミ銅膜１２Ｐを覆
うように、層間絶縁膜１３Ｍ、１３Ｌ、１３Ｐが形成さ
れている。
リコン膜１０Ｐを覆うように、層間絶縁膜７Ｍ、７Ｌ、
７Ｐ上に層間絶縁膜１１Ｍ、１１Ｌ、１１Ｐが形成され
ている。メモリデバイス部Ｍおよびデータ処理デバイス
部Ｌにおいて、その層間絶縁膜１１Ｍ、１１Ｌ上に、第
１配線層１２Ｍ、１２Ｌが形成されている。デバイス非
形成部Ｐにおいては、その層間絶縁膜１１Ｐ上に第１配
線層を形成するためのアルミ銅膜１２Ｐが形成されてい
る。第１配線層１２Ｍ、１２Ｌ、アルミ銅膜１２Ｐを覆
うように、層間絶縁膜１３Ｍ、１３Ｌ、１３Ｐが形成さ
れている。
【００５３】メモリデバイス部Ｍおよびデータ処理デバ
イス部Ｌとにおいて、その層間絶縁膜１３Ｍ、１３Ｌ上
に第２配線層１４Ｍ、１４Ｌが形成されている。デバイ
ス非形成部Ｐにおいて、その層間絶縁膜１３Ｐ上に第２
配線層を形成するためのアルミ銅膜１４Ｐが形成されて
いる。その第２配線層１４Ｍ、１４Ｌおよびアルミ銅膜
１４Ｐを覆うように層間絶縁膜１５Ｍ、１５Ｌ、１５Ｐ
が形成されている。
イス部Ｌとにおいて、その層間絶縁膜１３Ｍ、１３Ｌ上
に第２配線層１４Ｍ、１４Ｌが形成されている。デバイ
ス非形成部Ｐにおいて、その層間絶縁膜１３Ｐ上に第２
配線層を形成するためのアルミ銅膜１４Ｐが形成されて
いる。その第２配線層１４Ｍ、１４Ｌおよびアルミ銅膜
１４Ｐを覆うように層間絶縁膜１５Ｍ、１５Ｌ、１５Ｐ
が形成されている。
【００５４】デバイス非形成部Ｐおよびデータ処理デバ
イス部Ｌにおいて、その層間絶縁膜１５Ｍ、１５Ｌ上に
第３配線層１６Ｍ、１６Ｌが形成されている。デバイス
非形成部Ｐにおいて、その層間絶縁膜１５Ｐ上に第３配
線層を形成するためのアルミ銅膜１６Ｐが形成されてい
る。その第３配線層１６Ｍ、１６Ｌおよびアルミ銅膜１
６Ｐ上には、パッシベーション膜１７Ｍ、１７Ｌ、１７
Ｐが形成されている。
イス部Ｌにおいて、その層間絶縁膜１５Ｍ、１５Ｌ上に
第３配線層１６Ｍ、１６Ｌが形成されている。デバイス
非形成部Ｐにおいて、その層間絶縁膜１５Ｐ上に第３配
線層を形成するためのアルミ銅膜１６Ｐが形成されてい
る。その第３配線層１６Ｍ、１６Ｌおよびアルミ銅膜１
６Ｐ上には、パッシベーション膜１７Ｍ、１７Ｌ、１７
Ｐが形成されている。
【００５５】特に本構造の場合、デバイス非形成部Ｐに
おいて形成されているゲート酸化膜３Ｐ、ゲート電極を
形成するためのドープトポリシリコン膜４Ｐ、データ線
を形成するためのドープトポリシリコン膜６Ｐ、ストレ
ージノードを形成するためのドープトポリシリコン膜８
Ｐ、キャパシタ絶縁膜９Ｐ、セルプレートを形成するた
めのドープトポリシリコン膜１０Ｐ、第１配線層を形成
するためのアルミ銅膜１２Ｐ、第２配線層を形成するた
めのアルミ銅膜１４Ｐ、第３配線層を形成するためのア
ルミ銅膜１６Ｐおよびパッシベーション膜１７Ｐは、そ
れぞれパターニングが施されずに、シリコンウェハの混
載デバイス非形成領域を覆う膜として存在している。
おいて形成されているゲート酸化膜３Ｐ、ゲート電極を
形成するためのドープトポリシリコン膜４Ｐ、データ線
を形成するためのドープトポリシリコン膜６Ｐ、ストレ
ージノードを形成するためのドープトポリシリコン膜８
Ｐ、キャパシタ絶縁膜９Ｐ、セルプレートを形成するた
めのドープトポリシリコン膜１０Ｐ、第１配線層を形成
するためのアルミ銅膜１２Ｐ、第２配線層を形成するた
めのアルミ銅膜１４Ｐ、第３配線層を形成するためのア
ルミ銅膜１６Ｐおよびパッシベーション膜１７Ｐは、そ
れぞれパターニングが施されずに、シリコンウェハの混
載デバイス非形成領域を覆う膜として存在している。
【００５６】したがって、従来の技術の項において説明
した図３２に示す構造のように、シリコンウェハ周辺の
メモリデバイス部ＭＰに劣化したパターンが形成される
場合と比較すると、そのような劣化したパターンがシリ
コンウェハから剥離するようなことがなくなる。これに
より、シリコンウェハの外周部からの発塵を低減するこ
とができる。その結果、混載デバイスの歩留りを向上す
ることができる。
した図３２に示す構造のように、シリコンウェハ周辺の
メモリデバイス部ＭＰに劣化したパターンが形成される
場合と比較すると、そのような劣化したパターンがシリ
コンウェハから剥離するようなことがなくなる。これに
より、シリコンウェハの外周部からの発塵を低減するこ
とができる。その結果、混載デバイスの歩留りを向上す
ることができる。
【００５７】また本構造においては、セルプレート１０
Ｍを覆う層間絶縁膜１１Ｍ、１１Ｌ、１１Ｐがメモリデ
バイス部Ｍからデバイス非形成部Ｐにわたり、その表面
の位置がほぼ同じレベルにある。これにより、層間絶縁
膜１１Ｍ、１１Ｌ、１１Ｐ上に形成される第１配線層１
２Ｍ、１２Ｌ等のパターニングが良好に行なわれる。
Ｍを覆う層間絶縁膜１１Ｍ、１１Ｌ、１１Ｐがメモリデ
バイス部Ｍからデバイス非形成部Ｐにわたり、その表面
の位置がほぼ同じレベルにある。これにより、層間絶縁
膜１１Ｍ、１１Ｌ、１１Ｐ上に形成される第１配線層１
２Ｍ、１２Ｌ等のパターニングが良好に行なわれる。
【００５８】ここで、平坦性についてもう少し詳細に説
明する。そこで、図２に示すメモリデバイス部Ｍ、デー
タ処理デバイス部Ｌ、デバイス非形成部Ｐのそれぞれの
部分断面図を図３〜図５に示す。図３〜図５を参照し
て、シリコンウェハ４０１から層間絶縁膜１１Ｍの表面
までの高さＨ１２Ｍ、シリコンウェハ４０１から層間絶
縁膜１１Ｌまでの高さＨ１２Ｌ、シリコンウェハ４０１
から層間絶縁膜１１Ｐの表面までの高さＨ１２Ｐがそれ
ぞれ実質的に同じ値である。このとき高さＨ１２Ｌは、
メモリデバイス部Ｍおよびデバイス非形成部Ｐにおける
シリコンウェハ４０１の表面からセルプレート１０Ｍ、
セルプレートを形成するためのドープトポリシリコン膜
１０Ｐまでの高さＨ１０Ｍ、Ｈ１０Ｐよりも大きいこと
が必要である。
明する。そこで、図２に示すメモリデバイス部Ｍ、デー
タ処理デバイス部Ｌ、デバイス非形成部Ｐのそれぞれの
部分断面図を図３〜図５に示す。図３〜図５を参照し
て、シリコンウェハ４０１から層間絶縁膜１１Ｍの表面
までの高さＨ１２Ｍ、シリコンウェハ４０１から層間絶
縁膜１１Ｌまでの高さＨ１２Ｌ、シリコンウェハ４０１
から層間絶縁膜１１Ｐの表面までの高さＨ１２Ｐがそれ
ぞれ実質的に同じ値である。このとき高さＨ１２Ｌは、
メモリデバイス部Ｍおよびデバイス非形成部Ｐにおける
シリコンウェハ４０１の表面からセルプレート１０Ｍ、
セルプレートを形成するためのドープトポリシリコン膜
１０Ｐまでの高さＨ１０Ｍ、Ｈ１０Ｐよりも大きいこと
が必要である。
【００５９】メモリデバイス部Ｍにおけるシリコンウェ
ハ４０１の表面から第１配線層１２Ｍまでの領域におい
ては、分離酸化膜２Ｍ、ゲート電極４Ｍ、データ線６
Ｍ、ストレージノード８Ｍ、セルプレート１０Ｍが形成
されている。また、デバイス非形成部Ｐのシリコンウェ
ハ４０１の表面から第１配線層を形成するためのアルミ
銅膜１２Ｐまでの領域においては、ゲート電極を形成す
るためのドープトポリシリコン膜４Ｐ、データ線を形成
するためのドープトポリシリコン膜６Ｐ、ストレージノ
ードを形成するためのドープトポリシリコン膜８Ｐ、セ
ルプレートを形成するためのドープトポリシリコン膜１
０Ｐが形成されている。これらに対しデータ処理デバイ
ス部Ｌにおいては、分離酸化膜２Ｌ、ゲート電極４Ｌが
形成され、データ線およびストレージノード等は形成さ
れていない。
ハ４０１の表面から第１配線層１２Ｍまでの領域におい
ては、分離酸化膜２Ｍ、ゲート電極４Ｍ、データ線６
Ｍ、ストレージノード８Ｍ、セルプレート１０Ｍが形成
されている。また、デバイス非形成部Ｐのシリコンウェ
ハ４０１の表面から第１配線層を形成するためのアルミ
銅膜１２Ｐまでの領域においては、ゲート電極を形成す
るためのドープトポリシリコン膜４Ｐ、データ線を形成
するためのドープトポリシリコン膜６Ｐ、ストレージノ
ードを形成するためのドープトポリシリコン膜８Ｐ、セ
ルプレートを形成するためのドープトポリシリコン膜１
０Ｐが形成されている。これらに対しデータ処理デバイ
ス部Ｌにおいては、分離酸化膜２Ｌ、ゲート電極４Ｌが
形成され、データ線およびストレージノード等は形成さ
れていない。
【００６０】このため、層間絶縁膜１１Ｍ、１１Ｌ、１
１Ｐの平坦性を確保するためには、データ処理デバイス
部Ｌにおける層間絶縁膜１１Ｌの表面の位置が、高さＨ
１０Ｍ、Ｈ１０Ｐよりも高いことが必要となる。
１Ｐの平坦性を確保するためには、データ処理デバイス
部Ｌにおける層間絶縁膜１１Ｌの表面の位置が、高さＨ
１０Ｍ、Ｈ１０Ｐよりも高いことが必要となる。
【００６１】なお、従来の技術の項において説明したよ
うに、データ線６Ｍ、データ線を形成するためのドープ
トポリシリコン膜６Ｐの膜厚に比較して、層間絶縁膜５
Ｍ、５Ｌ、５Ｐ、７Ｍ、７Ｌ、７Ｐの膜厚の方が厚い。
これにより、層間絶縁膜７Ｍ、７Ｌ、７Ｐのそれぞれの
領域における表面の位置がほぼ同じ位置にある。また、
メモリデバイス部Ｌに形成されるデバイスとして、ＤＲ
ＡＭの場合には、容量確保のためにストレージノードの
膜厚を厚くする必要がある。したがって、そのストレー
ジノードの膜厚で層間絶縁膜１１Ｍ、１１Ｌ、１１Ｐの
平坦性が律速していると言える。
うに、データ線６Ｍ、データ線を形成するためのドープ
トポリシリコン膜６Ｐの膜厚に比較して、層間絶縁膜５
Ｍ、５Ｌ、５Ｐ、７Ｍ、７Ｌ、７Ｐの膜厚の方が厚い。
これにより、層間絶縁膜７Ｍ、７Ｌ、７Ｐのそれぞれの
領域における表面の位置がほぼ同じ位置にある。また、
メモリデバイス部Ｌに形成されるデバイスとして、ＤＲ
ＡＭの場合には、容量確保のためにストレージノードの
膜厚を厚くする必要がある。したがって、そのストレー
ジノードの膜厚で層間絶縁膜１１Ｍ、１１Ｌ、１１Ｐの
平坦性が律速していると言える。
【００６２】上述した混載デバイスが形成されたシリコ
ンウェハにおいては、層間絶縁膜１１Ｍ、１１Ｌ、１１
Ｐの平坦性が確保されるため、その上に形成される第１
配線層１２Ｍ、１２Ｌ等のパターニングが良好に行なわ
れる。その結果、混載デバイスの歩留りが向上する。
ンウェハにおいては、層間絶縁膜１１Ｍ、１１Ｌ、１１
Ｐの平坦性が確保されるため、その上に形成される第１
配線層１２Ｍ、１２Ｌ等のパターニングが良好に行なわ
れる。その結果、混載デバイスの歩留りが向上する。
【００６３】実施の形態２ 次に、実施の形態２として混載デバイスが形成されたシ
リコンウェハの製造方法について図を用いて説明する。
まず図６を参照して、シリコンウェハ４０１の表面に、
メモリデバイス部Ｍ、データ処理デバイス部Ｌをそれぞ
れ分離するための分離酸化膜２Ｍ、２Ｌを形成する。次
に、シリコンウェハ４０１上にシリコン酸化膜を介在さ
せてポリシリコン膜等の導電膜を形成する。その導電膜
に所定の写真製版および加工を施すことにより、メモリ
デバイス部Ｍにおいてゲート酸化膜３Ｍ、ゲート電極４
Ｍを形成する。データ処理デバイス部Ｌにおいて、ゲー
ト酸化膜３Ｌ、ゲート電極４Ｌを形成する。デバイス非
形成部Ｐにおいては、パターニングを施さずに、デバイ
ス非形成部Ｐの全域にわたってゲート酸化膜３Ｐとドー
プトポリシリコン膜４Ｐとを残す。
リコンウェハの製造方法について図を用いて説明する。
まず図６を参照して、シリコンウェハ４０１の表面に、
メモリデバイス部Ｍ、データ処理デバイス部Ｌをそれぞ
れ分離するための分離酸化膜２Ｍ、２Ｌを形成する。次
に、シリコンウェハ４０１上にシリコン酸化膜を介在さ
せてポリシリコン膜等の導電膜を形成する。その導電膜
に所定の写真製版および加工を施すことにより、メモリ
デバイス部Ｍにおいてゲート酸化膜３Ｍ、ゲート電極４
Ｍを形成する。データ処理デバイス部Ｌにおいて、ゲー
ト酸化膜３Ｌ、ゲート電極４Ｌを形成する。デバイス非
形成部Ｐにおいては、パターニングを施さずに、デバイ
ス非形成部Ｐの全域にわたってゲート酸化膜３Ｐとドー
プトポリシリコン膜４Ｐとを残す。
【００６４】次に図７を参照して、ゲート電極４Ｍ、４
Ｌを覆うように、シリコンウェハ４０１上にシリコン酸
化膜等の層間絶縁膜５Ｍ、５Ｌ、５Ｐを形成する。次
に、その層間絶縁膜５Ｍ、５Ｌ、５Ｐ上に、ドープトポ
リシリコン膜を形成するとともに、所定の写真製版およ
び加工を施すことにより、メモリデバイス部Ｍにおいて
データ線６Ｍを形成する。データデバイス非形成部Ｐに
おいては、パターニングを施さずにドープトポリシリコ
ン膜６Ｐを残す。
Ｌを覆うように、シリコンウェハ４０１上にシリコン酸
化膜等の層間絶縁膜５Ｍ、５Ｌ、５Ｐを形成する。次
に、その層間絶縁膜５Ｍ、５Ｌ、５Ｐ上に、ドープトポ
リシリコン膜を形成するとともに、所定の写真製版およ
び加工を施すことにより、メモリデバイス部Ｍにおいて
データ線６Ｍを形成する。データデバイス非形成部Ｐに
おいては、パターニングを施さずにドープトポリシリコ
ン膜６Ｐを残す。
【００６５】次に図８を参照して、層間絶縁膜７Ｍ、７
Ｌ、７Ｐ上にドープトポリシリコン膜を形成するととも
に、所定の写真製版および加工を施すことにより、メモ
リデバイス部Ｍにおいてストレージノード８Ｍを形成す
る。デバイス非形成部Ｐにおいては、パターニングをを
施さずに、ドープトポリシリコン膜８Ｐを残す。
Ｌ、７Ｐ上にドープトポリシリコン膜を形成するととも
に、所定の写真製版および加工を施すことにより、メモ
リデバイス部Ｍにおいてストレージノード８Ｍを形成す
る。デバイス非形成部Ｐにおいては、パターニングをを
施さずに、ドープトポリシリコン膜８Ｐを残す。
【００６６】次に図９を参照して、ストレージノード８
Ｍ、ドープトポリシリコン膜８Ｐを覆うように、層間絶
縁膜７Ｍ、７Ｌ、７Ｐ上に、シリコン酸化膜、シリコン
窒化膜、シリコン酸化膜およびドープトポリシリコン膜
を順次形成するとともに、所定の写真製版および加工を
施すことにより、メモリデバイス部Ｍにおいてキャパシ
タ絶縁膜９Ｍ、セルプレート１０Ｍを形成する。デバイ
ス非形成部Ｐにおいては、パターニングを施さずにシリ
コン酸化膜、シリコン窒化膜およびシリコン酸化膜９
Ｐ、ドープトポリシリコン膜１０Ｐを残す。
Ｍ、ドープトポリシリコン膜８Ｐを覆うように、層間絶
縁膜７Ｍ、７Ｌ、７Ｐ上に、シリコン酸化膜、シリコン
窒化膜、シリコン酸化膜およびドープトポリシリコン膜
を順次形成するとともに、所定の写真製版および加工を
施すことにより、メモリデバイス部Ｍにおいてキャパシ
タ絶縁膜９Ｍ、セルプレート１０Ｍを形成する。デバイ
ス非形成部Ｐにおいては、パターニングを施さずにシリ
コン酸化膜、シリコン窒化膜およびシリコン酸化膜９
Ｐ、ドープトポリシリコン膜１０Ｐを残す。
【００６７】次に図１０を参照して、セルプレート１０
Ｍ、ドープトポリシリコン膜１０Ｐを覆うように、層間
絶縁膜７Ｍ、７Ｌ、７Ｐ上に、層間絶縁膜３１１Ｍ、３
１１Ｌ、３１１Ｐを形成する。
Ｍ、ドープトポリシリコン膜１０Ｐを覆うように、層間
絶縁膜７Ｍ、７Ｌ、７Ｐ上に、層間絶縁膜３１１Ｍ、３
１１Ｌ、３１１Ｐを形成する。
【００６８】次に図１１を参照して、データ処理デバイ
ス部Ｌを覆うようにレジストパターン４１１Ｌを形成す
る。なお、このとき使用するレジストは後で述べるよう
にネガレジストが好ましい。
ス部Ｌを覆うようにレジストパターン４１１Ｌを形成す
る。なお、このとき使用するレジストは後で述べるよう
にネガレジストが好ましい。
【００６９】次に図１２を参照して、図１１に示す層間
絶縁膜３１１Ｍ、３１１Ｌ、３１１Ｐに等方性エッチン
グを施すことにより、層間絶縁膜５１１Ｍ、５１１Ｐを
形成する。
絶縁膜３１１Ｍ、３１１Ｌ、３１１Ｐに等方性エッチン
グを施すことにより、層間絶縁膜５１１Ｍ、５１１Ｐを
形成する。
【００７０】次に図１３を参照して、図１２に示すレジ
ストパターン４１１Ｌを除去する。これにより、層間絶
縁膜には、突起部６１１Ｍ、６１１Ｐが形成される。
ストパターン４１１Ｌを除去する。これにより、層間絶
縁膜には、突起部６１１Ｍ、６１１Ｐが形成される。
【００７１】次に図１４を参照して、図１３に示す層間
絶縁膜５１１Ｍ、３１１Ｌ、５１１Ｐ、突起部６１１
Ｍ、６１１ＰにＣＭＰ（Chemical Mechanical Polishin
g ）により研磨を施し、平坦化された層間絶縁膜１１
Ｍ、１１Ｌ、１１Ｐを形成する。ところで、ＣＭＰによ
る研磨では、幅０．５μｍ以上の大きな台形状の形状を
有する表面の平坦化は困難である。このため、予め図１
３に示すように突起部６１１Ｍ、６１１Ｐを形成するこ
とによりＣＭＰによる研磨の特性を向上させた。これに
より、ウェハ全面にわたって層間絶縁膜１１Ｍ，１１
Ｌ，１１Ｐが平坦化される。
絶縁膜５１１Ｍ、３１１Ｌ、５１１Ｐ、突起部６１１
Ｍ、６１１ＰにＣＭＰ（Chemical Mechanical Polishin
g ）により研磨を施し、平坦化された層間絶縁膜１１
Ｍ、１１Ｌ、１１Ｐを形成する。ところで、ＣＭＰによ
る研磨では、幅０．５μｍ以上の大きな台形状の形状を
有する表面の平坦化は困難である。このため、予め図１
３に示すように突起部６１１Ｍ、６１１Ｐを形成するこ
とによりＣＭＰによる研磨の特性を向上させた。これに
より、ウェハ全面にわたって層間絶縁膜１１Ｍ，１１
Ｌ，１１Ｐが平坦化される。
【００７２】次に図１５を参照して、層間絶縁膜１１
Ｍ、１１Ｌ、１１Ｐ上にアルミ銅膜を形成するととも
に、所定の写真製版および加工を施すことにより、メモ
リデバイス部Ｍにおいて第１配線層１２Ｍを形成する。
データ処理デバイスＬにおいて、第１配線層１２Ｌを形
成する。デバイス非形成部Ｐにおいては、パターニング
を施さずに、アルミ銅膜１２Ｐを残す。
Ｍ、１１Ｌ、１１Ｐ上にアルミ銅膜を形成するととも
に、所定の写真製版および加工を施すことにより、メモ
リデバイス部Ｍにおいて第１配線層１２Ｍを形成する。
データ処理デバイスＬにおいて、第１配線層１２Ｌを形
成する。デバイス非形成部Ｐにおいては、パターニング
を施さずに、アルミ銅膜１２Ｐを残す。
【００７３】次に図１６を参照して、第１配線層１２
Ｍ、１２Ｌ、アルミ銅膜１２Ｐを覆うように、層間絶縁
膜１１Ｍ、１１Ｌ、１１Ｐ上に層間絶縁膜１３Ｍ、１３
Ｌ、１３Ｐを形成する。その層間絶縁膜１３Ｍ、１３
Ｌ、１３Ｐ上にアルミ銅膜を形成するとともに、所定の
所信製版および加工を施すことにより、メモリデバイス
部Ｍにおいて第２配線層１４Ｍを形成する。データ処理
デバイス部Ｌにおいて、第２配線層１４Ｌを形成する。
デバイス非形成部Ｐにおいては、パターニングを施さず
に、アルミ銅膜１４Ｐを残す。
Ｍ、１２Ｌ、アルミ銅膜１２Ｐを覆うように、層間絶縁
膜１１Ｍ、１１Ｌ、１１Ｐ上に層間絶縁膜１３Ｍ、１３
Ｌ、１３Ｐを形成する。その層間絶縁膜１３Ｍ、１３
Ｌ、１３Ｐ上にアルミ銅膜を形成するとともに、所定の
所信製版および加工を施すことにより、メモリデバイス
部Ｍにおいて第２配線層１４Ｍを形成する。データ処理
デバイス部Ｌにおいて、第２配線層１４Ｌを形成する。
デバイス非形成部Ｐにおいては、パターニングを施さず
に、アルミ銅膜１４Ｐを残す。
【００７４】次に図１７を参照して、第２配線層１４
Ｍ、１４Ｌ、アルミ銅膜１４Ｐを覆うように、層間絶縁
膜１３Ｍ、１３Ｌ、１３Ｐ上に層間絶縁膜１５Ｍ、１５
Ｌ、１５Ｐを形成する。その層間絶縁膜１５Ｍ、１５
Ｌ、１５Ｐ上にアルミ銅膜を形成するとともに、所定の
写真製版および加工を施すことにより、メモリデバイス
Ｍにおいて第３配線層１６Ｍを形成する。データ処理デ
バイスＬにおいて、第３配線層１６Ｌを形成する。デバ
イス非形成部Ｐにおいては、パターニングを施さずに、
アルミ銅膜１６Ｐを残す。
Ｍ、１４Ｌ、アルミ銅膜１４Ｐを覆うように、層間絶縁
膜１３Ｍ、１３Ｌ、１３Ｐ上に層間絶縁膜１５Ｍ、１５
Ｌ、１５Ｐを形成する。その層間絶縁膜１５Ｍ、１５
Ｌ、１５Ｐ上にアルミ銅膜を形成するとともに、所定の
写真製版および加工を施すことにより、メモリデバイス
Ｍにおいて第３配線層１６Ｍを形成する。データ処理デ
バイスＬにおいて、第３配線層１６Ｌを形成する。デバ
イス非形成部Ｐにおいては、パターニングを施さずに、
アルミ銅膜１６Ｐを残す。
【００７５】次に図１８を参照して、第３配線層１６
Ｍ、１６Ｌ、アルミ銅膜１６Ｐを覆うように、層間絶縁
膜１５Ｍ、１５Ｌ、１５Ｐ上に窒化膜を形成するととも
に、所定の写真製版および加工を施すこにとより、メモ
リデバイス部Ｍにおいてパッシベーション膜１７Ｍを形
成する。データ処理デバイスＬにおいて、パッシベーシ
ョン膜１７Ｌを形成する。デバイス非形成部Ｐにおいて
は、パターニングを施さずに、窒化膜１７Ｐを残す。
Ｍ、１６Ｌ、アルミ銅膜１６Ｐを覆うように、層間絶縁
膜１５Ｍ、１５Ｌ、１５Ｐ上に窒化膜を形成するととも
に、所定の写真製版および加工を施すこにとより、メモ
リデバイス部Ｍにおいてパッシベーション膜１７Ｍを形
成する。データ処理デバイスＬにおいて、パッシベーシ
ョン膜１７Ｌを形成する。デバイス非形成部Ｐにおいて
は、パターニングを施さずに、窒化膜１７Ｐを残す。
【００７６】以上の工程を経ることにより、図２に示す
構造が完成する。上述した製造方法によれば、ウェハ全
面にわたって、層間絶縁膜１１Ｍ、１１Ｌ、１１Ｐが平
坦性される。このため、その上に形成される第１配線層
１２Ｍ、１２Ｌ等のパターニングが良好に行なわれる。
その結果、混載デバイスの歩留りが向上する。
構造が完成する。上述した製造方法によれば、ウェハ全
面にわたって、層間絶縁膜１１Ｍ、１１Ｌ、１１Ｐが平
坦性される。このため、その上に形成される第１配線層
１２Ｍ、１２Ｌ等のパターニングが良好に行なわれる。
その結果、混載デバイスの歩留りが向上する。
【００７７】ところで、図１１に示す工程において、レ
ジストパターン４１１Ｌとしてはネガレジストを適用し
た。そこで、このネガレジストを適用することの優位性
をポジレジストを適用した場合と比較して説明する。
ジストパターン４１１Ｌとしてはネガレジストを適用し
た。そこで、このネガレジストを適用することの優位性
をポジレジストを適用した場合と比較して説明する。
【００７８】まず図１９に示す工程までは前述した図６
から図１０に示す工程までと同様なので詳しい説明は省
略する。次に図２０を参照して、層間絶縁膜３１１Ｍ、
３１１Ｌ、３１１Ｐ上にポジレジストを形成するととも
に所定の写真製版によりフォトレジストパターンを形成
する。このとき、デバイス非形成部Ｐにおいては、通常
露光されないためレジストは除去されずに残る。したが
って、データ処理デバイス部Ｌからデバイス非形成部Ｐ
にかけてポジレジストパターン７１１Ｌが形成される。
から図１０に示す工程までと同様なので詳しい説明は省
略する。次に図２０を参照して、層間絶縁膜３１１Ｍ、
３１１Ｌ、３１１Ｐ上にポジレジストを形成するととも
に所定の写真製版によりフォトレジストパターンを形成
する。このとき、デバイス非形成部Ｐにおいては、通常
露光されないためレジストは除去されずに残る。したが
って、データ処理デバイス部Ｌからデバイス非形成部Ｐ
にかけてポジレジストパターン７１１Ｌが形成される。
【００７９】次に図２１を参照して、層間絶縁膜３１１
Ｌに等方性エッチングを施すことにより、層間絶縁膜５
１１Ｍを形成する。
Ｌに等方性エッチングを施すことにより、層間絶縁膜５
１１Ｍを形成する。
【００８０】次に図２２を参照して、ポジレジストパタ
ーン７１１Ｌを除去する。このとき、層間絶縁膜には突
起部６１１Ｍが形成される。しかしながら、データ処理
デバイス部Ｌとデバイス非形成部Ｐとの間には突起部は
形成されていない。
ーン７１１Ｌを除去する。このとき、層間絶縁膜には突
起部６１１Ｍが形成される。しかしながら、データ処理
デバイス部Ｌとデバイス非形成部Ｐとの間には突起部は
形成されていない。
【００８１】次に図２３を参照して、図２２に示す層間
絶縁膜５１１Ｍ、突起部６１１Ｍ、層間絶縁膜３１１
Ｌ、３１１ＰにＣＭＰによる研磨を施し、層間絶縁膜１
１Ｍ、１１Ｌ、４１１Ｐを形成する。このとき、図２２
に示す突起部６１１ＭはＣＭＰにより研磨が施され平坦
化される。しかしながら、層間絶縁膜３１１Ｐは非常に
大きな台形形状を有しているため、十分に研磨が施され
ず、層間絶縁膜１１Ｍ、１１Ｌの表面と同レベルの位置
にまで研磨することができない。
絶縁膜５１１Ｍ、突起部６１１Ｍ、層間絶縁膜３１１
Ｌ、３１１ＰにＣＭＰによる研磨を施し、層間絶縁膜１
１Ｍ、１１Ｌ、４１１Ｐを形成する。このとき、図２２
に示す突起部６１１ＭはＣＭＰにより研磨が施され平坦
化される。しかしながら、層間絶縁膜３１１Ｐは非常に
大きな台形形状を有しているため、十分に研磨が施され
ず、層間絶縁膜１１Ｍ、１１Ｌの表面と同レベルの位置
にまで研磨することができない。
【００８２】次に図２４を参照して、層間絶縁膜１１
Ｍ、１１Ｌ、４１１Ｐ上にアルミ銅膜を形成するととも
に、所定の写真製版および加工を施すことにより、メモ
リデバイス部Ｍにおいて第１配線層１２Ｍを形成する。
データ処理デバイス部Ｌにおいて第１配線層９１２Ｌを
形成する。デバイス非形成部Ｐにおいては、パターニン
グを施さずにアルミ銅膜１２Ｐを残す。このとき、層間
絶縁膜Ｐと層間絶縁膜４１１Ｐとの表面の位置が異なる
ため、第１配線層のパターニングの際にパターン異常が
発生する。このため、混載デバイスの歩留りが低下する
という問題が発生する。
Ｍ、１１Ｌ、４１１Ｐ上にアルミ銅膜を形成するととも
に、所定の写真製版および加工を施すことにより、メモ
リデバイス部Ｍにおいて第１配線層１２Ｍを形成する。
データ処理デバイス部Ｌにおいて第１配線層９１２Ｌを
形成する。デバイス非形成部Ｐにおいては、パターニン
グを施さずにアルミ銅膜１２Ｐを残す。このとき、層間
絶縁膜Ｐと層間絶縁膜４１１Ｐとの表面の位置が異なる
ため、第１配線層のパターニングの際にパターン異常が
発生する。このため、混載デバイスの歩留りが低下する
という問題が発生する。
【００８３】以上説明したように、ネガレジストを用い
ることにより、第１配線層１２Ｌ、１２Ｌ下の層間絶縁
膜をメモリデバイス部Ｍ、データ処理デバイス部Ｌ、デ
バイス非形成部Ｐにわたって良好に平坦化することがで
きる。これにより、第１配線層のパターニング、あるい
はその上に形成される第２配線層または第３配線層のパ
ターニングを良好に行なうことができる。その結果、混
載デバイスの歩留りが向上する。
ることにより、第１配線層１２Ｌ、１２Ｌ下の層間絶縁
膜をメモリデバイス部Ｍ、データ処理デバイス部Ｌ、デ
バイス非形成部Ｐにわたって良好に平坦化することがで
きる。これにより、第１配線層のパターニング、あるい
はその上に形成される第２配線層または第３配線層のパ
ターニングを良好に行なうことができる。その結果、混
載デバイスの歩留りが向上する。
【００８４】実施の形態３ 実施の形態３に係る混載デバイスが形成されたウェハに
ついて説明する。実施の形態１においては、デバイス非
形成部Ｐに残されるドープトポリシリコン膜やアルミ銅
膜等は、図２に示すように、ダイシングライン４０３側
の端面が実質的に同じ位置に揃っている。これらの端部
の位置を、特に、上層膜が下層膜の端部を覆うように残
してもよい。すなわち図２５を参照して、たとえば、デ
ータ線となるドープトポリシリコン膜６Ｐが、ゲート電
極となるドープトポリシリコン膜５Ｐの端部を覆うよう
に残されている。セルプレートとなるドープトポリシリ
コン膜１０Ｐが、ストレージノードとなるドープトポリ
シリコン膜８Ｐの端部を覆うように残されている。第２
配線層となるアルミ銅膜１４Ｐが、第１配線層となるア
ルミ銅膜１２Ｐの端部を覆うように残されている。そし
て、パッシベーション膜となるシリコン窒化膜１７Ｐ
が、第３配線層となるアルミ銅膜１６Ｐの端部を覆うよ
うに残されている。
ついて説明する。実施の形態１においては、デバイス非
形成部Ｐに残されるドープトポリシリコン膜やアルミ銅
膜等は、図２に示すように、ダイシングライン４０３側
の端面が実質的に同じ位置に揃っている。これらの端部
の位置を、特に、上層膜が下層膜の端部を覆うように残
してもよい。すなわち図２５を参照して、たとえば、デ
ータ線となるドープトポリシリコン膜６Ｐが、ゲート電
極となるドープトポリシリコン膜５Ｐの端部を覆うよう
に残されている。セルプレートとなるドープトポリシリ
コン膜１０Ｐが、ストレージノードとなるドープトポリ
シリコン膜８Ｐの端部を覆うように残されている。第２
配線層となるアルミ銅膜１４Ｐが、第１配線層となるア
ルミ銅膜１２Ｐの端部を覆うように残されている。そし
て、パッシベーション膜となるシリコン窒化膜１７Ｐ
が、第３配線層となるアルミ銅膜１６Ｐの端部を覆うよ
うに残されている。
【００８５】次に、上述した構造の利点について図を用
いて説明する。図２６は、実施の形態２において説明し
た図９に示す工程におけるデバイス非形成部Ｐの部分断
面図である。図２６を参照して、デバイス非形成部Ｐに
おいて、セルプレートを形成するためのドープトポリシ
リコン膜を残すために、ドープトポリシリコン膜上にレ
ジストパターン８１１Ｐが形成される。このとき特に、
ドープトポリシリコン膜１０Ｐのダイシングライン側の
端部の位置を、ストレージノードを形成するためのドー
プトポリシリコン膜８Ｐの端部の位置と合わせるよう
に、レジストパターン８１１Ｐが形成されたとする。
いて説明する。図２６は、実施の形態２において説明し
た図９に示す工程におけるデバイス非形成部Ｐの部分断
面図である。図２６を参照して、デバイス非形成部Ｐに
おいて、セルプレートを形成するためのドープトポリシ
リコン膜を残すために、ドープトポリシリコン膜上にレ
ジストパターン８１１Ｐが形成される。このとき特に、
ドープトポリシリコン膜１０Ｐのダイシングライン側の
端部の位置を、ストレージノードを形成するためのドー
プトポリシリコン膜８Ｐの端部の位置と合わせるよう
に、レジストパターン８１１Ｐが形成されたとする。
【００８６】次に、図２７を参照して、図２６に示すレ
ジストパターン８１１Ｐをマスクとして、ドープトポリ
シリコン膜１０Ｐに異方性エッチングが施される。この
とき、フォトレジストパターン下のドープトポリシリコ
ン膜はエッチングされずにそのまま残るが、同時にドー
プトポリシリコン膜８Ｐの端部側面にもドープトポリシ
リコン膜８１０Ｐがエッチング残として残る。このた
め、このドープトポリシリコン膜８１０Ｐが容易に剥が
れて、発塵の原因となることがあった。
ジストパターン８１１Ｐをマスクとして、ドープトポリ
シリコン膜１０Ｐに異方性エッチングが施される。この
とき、フォトレジストパターン下のドープトポリシリコ
ン膜はエッチングされずにそのまま残るが、同時にドー
プトポリシリコン膜８Ｐの端部側面にもドープトポリシ
リコン膜８１０Ｐがエッチング残として残る。このた
め、このドープトポリシリコン膜８１０Ｐが容易に剥が
れて、発塵の原因となることがあった。
【００８７】したがって、図２５に示すように、ドープ
トポリシリコン膜１０Ｐがドープトポリシリコン膜８Ｐ
の端部を覆うように形成するためには、図２６に示す工
程において、レジストパターン８１１Ｐは、ドープトポ
リシリコン膜８Ｐの端部を覆うように形成する必要があ
る。この場合には、図２７に示す工程において、ドープ
トポリシリコン膜８Ｐの端部側面にドープトポリシリコ
ン膜８１０Ｐがエッチング残として残るようなことがな
くなる。その結果、ウェハ周辺からの発塵が低減する。
トポリシリコン膜１０Ｐがドープトポリシリコン膜８Ｐ
の端部を覆うように形成するためには、図２６に示す工
程において、レジストパターン８１１Ｐは、ドープトポ
リシリコン膜８Ｐの端部を覆うように形成する必要があ
る。この場合には、図２７に示す工程において、ドープ
トポリシリコン膜８Ｐの端部側面にドープトポリシリコ
ン膜８１０Ｐがエッチング残として残るようなことがな
くなる。その結果、ウェハ周辺からの発塵が低減する。
【００８８】上述した効果は、この他アルミ銅膜１６Ｐ
とシリコン窒化膜１７Ｐにおいても同様である。
とシリコン窒化膜１７Ｐにおいても同様である。
【００８９】なお、上述した実施の形態においては、メ
モリデバイス部のキャパシタの下にデータ線が位置する
構造を示したが、キャパシタの上にデータ線が位置する
構造であっても同様の効果を得ることができる。
モリデバイス部のキャパシタの下にデータ線が位置する
構造を示したが、キャパシタの上にデータ線が位置する
構造であっても同様の効果を得ることができる。
【００９０】また、ゲート電極、データ線として、ドー
プトポリシリコン膜を例に挙げたが、この他に、ドープ
トポリシリコン膜と金属シリサイド膜との積層膜であっ
てもよい。
プトポリシリコン膜を例に挙げたが、この他に、ドープ
トポリシリコン膜と金属シリサイド膜との積層膜であっ
てもよい。
【００９１】さらに、上述した実施の形態においては、
メモリデバイス部とデータ処理デバイス部とを備えた混
載デバイスを例に挙げたが、これに限られず、絶対段差
の異なる領域を有するデバイスに対しても適用できるこ
とは言うまでもない。
メモリデバイス部とデータ処理デバイス部とを備えた混
載デバイスを例に挙げたが、これに限られず、絶対段差
の異なる領域を有するデバイスに対しても適用できるこ
とは言うまでもない。
【００９２】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記で説明した範囲ではな
く、特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲でのすべての変更が含まれること
が意図される。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記で説明した範囲ではな
く、特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲でのすべての変更が含まれること
が意図される。
【００９３】
【発明の効果】本発明の１つの局面による回路パターン
が形成されたウェハは、素子形成領域と、素子非形成領
域と、第１領域および第２領域と、第１絶縁膜と、半導
体素子および所定の膜と、第２絶縁膜と、配線層および
導電膜とを備えている。素子形成領域は、ウェハ主表面
に形成され、ダイシングラインで区画された複数のチッ
プ形成領域を含んである。素子非形成領域は、ウェハ主
表面においてチップを形成しない。第１領域および第２
領域は、各チップ形成領域に設けられ、素子分離領域に
よりそれぞれ電気的に絶縁されている。第１絶縁膜は、
素子形成領域および素子非形成領域を覆うように形成さ
れている。半導体素子は、第１領域の第１絶縁膜上に形
成された所定機能を有している。所定の膜は、素子非形
成領域の第１絶縁膜上に形成され、半導体素子と同じ層
からなる。第２絶縁膜は、半導体素子および所定の膜を
覆うように第１絶縁膜上に形成されている。配線層は、
第１および第２領域の第２絶縁膜上に形成されている。
導電膜は、素子非形成領域の前記第２絶縁膜上に形成さ
れ、配線層と同じ層からなる。
が形成されたウェハは、素子形成領域と、素子非形成領
域と、第１領域および第２領域と、第１絶縁膜と、半導
体素子および所定の膜と、第２絶縁膜と、配線層および
導電膜とを備えている。素子形成領域は、ウェハ主表面
に形成され、ダイシングラインで区画された複数のチッ
プ形成領域を含んである。素子非形成領域は、ウェハ主
表面においてチップを形成しない。第１領域および第２
領域は、各チップ形成領域に設けられ、素子分離領域に
よりそれぞれ電気的に絶縁されている。第１絶縁膜は、
素子形成領域および素子非形成領域を覆うように形成さ
れている。半導体素子は、第１領域の第１絶縁膜上に形
成された所定機能を有している。所定の膜は、素子非形
成領域の第１絶縁膜上に形成され、半導体素子と同じ層
からなる。第２絶縁膜は、半導体素子および所定の膜を
覆うように第１絶縁膜上に形成されている。配線層は、
第１および第２領域の第２絶縁膜上に形成されている。
導電膜は、素子非形成領域の前記第２絶縁膜上に形成さ
れ、配線層と同じ層からなる。
【００９４】この構成によれば、所定機能を有する半導
体素子を第１領域に形成する際に、素子非形成領域にお
いてはその半導体素子と同じ層からなる所定の膜が形成
される。このため、素子非形成領域において、所定の膜
にパターニングが施されて不完全なパターンが形成され
ている場合と比較すると、その不完全なパターンがウェ
ハから剥がれることが抑制される。その結果、素子非形
成領域、すなわちウェハ周辺からの発塵が低減する。
体素子を第１領域に形成する際に、素子非形成領域にお
いてはその半導体素子と同じ層からなる所定の膜が形成
される。このため、素子非形成領域において、所定の膜
にパターニングが施されて不完全なパターンが形成され
ている場合と比較すると、その不完全なパターンがウェ
ハから剥がれることが抑制される。その結果、素子非形
成領域、すなわちウェハ周辺からの発塵が低減する。
【００９５】好ましくは、半導体素子は、スイッチング
素子および電荷保持素子を含む複数のメモリセルと、そ
のメモリセルを電気的に接続するデータ線とを含んでい
る。
素子および電荷保持素子を含む複数のメモリセルと、そ
のメモリセルを電気的に接続するデータ線とを含んでい
る。
【００９６】この場合には、第１領域に一連のメモリセ
ルが構成される。また好ましくは、第１領域におけるウ
ェハの主表面から第２絶縁膜の表面までの高さ、第２領
域におけるウェハ表面から第２絶縁膜の表面までの高さ
および素子非形成領域におけるウェハの主表面から第２
絶縁膜の表面までの高さは、それぞれ実質的に同じ高さ
である。
ルが構成される。また好ましくは、第１領域におけるウ
ェハの主表面から第２絶縁膜の表面までの高さ、第２領
域におけるウェハ表面から第２絶縁膜の表面までの高さ
および素子非形成領域におけるウェハの主表面から第２
絶縁膜の表面までの高さは、それぞれ実質的に同じ高さ
である。
【００９７】この場合には、第２絶縁膜が素子形成領域
と素子非形成領域とにおいて、実質的に平坦になる。つ
まり、ウェハ全面にわたって第２絶縁膜が平坦化され
る。このため、第２絶縁膜上に形成される導電膜の加工
が良好に行なわれる。その結果、ウェハ面内の第１およ
び第２領域に所定の形状を有する配線層が良好に形成さ
れる。
と素子非形成領域とにおいて、実質的に平坦になる。つ
まり、ウェハ全面にわたって第２絶縁膜が平坦化され
る。このため、第２絶縁膜上に形成される導電膜の加工
が良好に行なわれる。その結果、ウェハ面内の第１およ
び第２領域に所定の形状を有する配線層が良好に形成さ
れる。
【００９８】さらに好ましくは、所定の膜は積層膜を含
むとともに、素子非形成領域の第１絶縁膜上に残された
積層膜のうち、上層膜が下層膜の端部側面を覆うように
形成されている。
むとともに、素子非形成領域の第１絶縁膜上に残された
積層膜のうち、上層膜が下層膜の端部側面を覆うように
形成されている。
【００９９】上層膜が下層膜の端部と一致するように形
成される場合では、上層膜を残す際に、本来残すべき膜
とは別に、下層膜の段差部近傍にて上層膜が部分的にエ
ッチングされずに残る部分が生じる。したがって、上層
膜が下層膜の端部側面を覆うように残される場合には、
残すべき上層膜の領域が下層膜の段差部近傍を覆うよう
に残されるため、部分的に残る上層膜がなくなる。その
結果、そのような残った上層膜が剥がれることによって
発生する異物が低減する。
成される場合では、上層膜を残す際に、本来残すべき膜
とは別に、下層膜の段差部近傍にて上層膜が部分的にエ
ッチングされずに残る部分が生じる。したがって、上層
膜が下層膜の端部側面を覆うように残される場合には、
残すべき上層膜の領域が下層膜の段差部近傍を覆うよう
に残されるため、部分的に残る上層膜がなくなる。その
結果、そのような残った上層膜が剥がれることによって
発生する異物が低減する。
【０１００】本発明の他の局面による回路パターンが形
成されたウェハの製造方法は、以下の工程を備えてい
る。ウェハ主表面を、複数のチップ形成領域を含む素子
形成領域とチップを形成しない素子非形成領域とに仕切
る。各チップ形成領域に素子分離領域によりそれぞれ電
気的に絶縁された第１領域と第２領域とを形成する。ウ
ェハの主表面上に第１絶縁膜を形成する。第１領域の第
１絶縁膜上に、所定の半導体素子を形成するとともに、
素子非形成領域の第１絶縁膜上に半導体素子を形成する
ための所定の膜を残すように、所定の加工を施す。半導
体素子および所定の膜を覆うように、第２絶縁膜を形成
する。第２領域の第２絶縁膜上にのみレジストパターン
を形成する。レジストパターンをマスクとして、第２絶
縁膜にエッチングを施す。第２絶縁膜に研磨を施し、第
２絶縁膜を平坦化する。各チップ形成領域の第２絶縁膜
上に配線層を形成するとともに、素子非形成領域の第２
絶縁膜上に配線層を形成するための導電膜を残すように
所定の加工を施す。
成されたウェハの製造方法は、以下の工程を備えてい
る。ウェハ主表面を、複数のチップ形成領域を含む素子
形成領域とチップを形成しない素子非形成領域とに仕切
る。各チップ形成領域に素子分離領域によりそれぞれ電
気的に絶縁された第１領域と第２領域とを形成する。ウ
ェハの主表面上に第１絶縁膜を形成する。第１領域の第
１絶縁膜上に、所定の半導体素子を形成するとともに、
素子非形成領域の第１絶縁膜上に半導体素子を形成する
ための所定の膜を残すように、所定の加工を施す。半導
体素子および所定の膜を覆うように、第２絶縁膜を形成
する。第２領域の第２絶縁膜上にのみレジストパターン
を形成する。レジストパターンをマスクとして、第２絶
縁膜にエッチングを施す。第２絶縁膜に研磨を施し、第
２絶縁膜を平坦化する。各チップ形成領域の第２絶縁膜
上に配線層を形成するとともに、素子非形成領域の第２
絶縁膜上に配線層を形成するための導電膜を残すように
所定の加工を施す。
【０１０１】この製造方法によれば、素子形成領域にお
いて、所定の半導体素子が形成される。素子非形成領域
においては、半導体素子を形成する際に、第１絶縁膜上
に形成される半導体素子を形成するための膜が、パター
ニングされずにそのまま残される。このことは、素子非
形成領域において、所定の膜にパターニングが施され
て、不完全なパターンが形成される場合と比較すると、
その不完全なパターンがウェハから剥がれ落ちることが
抑制される。その結果、素子非形成領域、すなわちウェ
ハ周辺からの発塵が低減する。
いて、所定の半導体素子が形成される。素子非形成領域
においては、半導体素子を形成する際に、第１絶縁膜上
に形成される半導体素子を形成するための膜が、パター
ニングされずにそのまま残される。このことは、素子非
形成領域において、所定の膜にパターニングが施され
て、不完全なパターンが形成される場合と比較すると、
その不完全なパターンがウェハから剥がれ落ちることが
抑制される。その結果、素子非形成領域、すなわちウェ
ハ周辺からの発塵が低減する。
【０１０２】また、第２領域においては第１絶縁膜上に
所定の半導体素子が形成されていない分、第２絶縁膜の
表面の位置が、第１領域および素子非形成領域の第２絶
縁膜の表面の位置よりも低くなる。第１領域および素子
非形成領域の第２絶縁膜にエッチングを施して、さらに
研磨を施すことにより、第２絶縁膜の表面の位置が素子
形成領域および素子非形成領域において同じレベルとな
る。その結果、第２絶縁膜上に形成される配線層のパタ
ーニングが良好に行なわれる。
所定の半導体素子が形成されていない分、第２絶縁膜の
表面の位置が、第１領域および素子非形成領域の第２絶
縁膜の表面の位置よりも低くなる。第１領域および素子
非形成領域の第２絶縁膜にエッチングを施して、さらに
研磨を施すことにより、第２絶縁膜の表面の位置が素子
形成領域および素子非形成領域において同じレベルとな
る。その結果、第２絶縁膜上に形成される配線層のパタ
ーニングが良好に行なわれる。
【０１０３】好ましくは、レジストパターンとして、ネ
ガレジストパターンを用いる。この場合には、素子非形
成領域にはレジストが残らず、第２領域上にのみレジス
トパターンを容易に残すことができる。
ガレジストパターンを用いる。この場合には、素子非形
成領域にはレジストが残らず、第２領域上にのみレジス
トパターンを容易に残すことができる。
【図１】 本発明の実施の形態１に係る混載デバイスが
形成されたウェハの平面図である。
形成されたウェハの平面図である。
【図２】 同実施の形態において、図１に示すＡ−Ａに
おける部分断面図である。
おける部分断面図である。
【図３】 同実施の形態において、図２に示すメモリデ
バイス部Ｍの部分断面図である。
バイス部Ｍの部分断面図である。
【図４】 同実施の形態において、図２に示すデータ処
理デバイス部Ｌの部分断面図である。
理デバイス部Ｌの部分断面図である。
【図５】 同実施の形態において、デバイス非形成部Ｐ
の部分断面図である。
の部分断面図である。
【図６】 本発明の実施の形態２に係る混載デバイスが
形成されたウェハの製造方法の１工程を示す断面図であ
る。
形成されたウェハの製造方法の１工程を示す断面図であ
る。
【図７】 同実施の形態において、図６に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図８】 同実施の形態において、図７に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図９】 同実施の形態において、図８に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図１０】 同実施の形態において、図９に示す工程の
後に行なわれる工程を示す断面図である。
後に行なわれる工程を示す断面図である。
【図１１】 同実施の形態において、図１０に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１２】 同実施の形態において、図１１に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１３】 同実施の形態において、図１２に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１４】 同実施の形態において、図１３に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１５】 同実施の形態において、図１４に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１６】 同実施の形態において、図１５に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１７】 同実施の形態において、図１６に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１８】 同実施の形態において、図１７に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１９】 同実施の形態において、製造方法の優位性
を示すための１工程を示す断面図である。
を示すための１工程を示す断面図である。
【図２０】 同実施の形態において、図１９に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２１】 同実施の形態において、図２０に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２２】 同実施の形態において、図２１に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２３】 同実施の形態において、図２２に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２４】 同実施の形態において、図２３に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２５】 本発明の実施の形態３に係る混載デバイス
を形成したウェハのデバイス非形成領域における部分断
面図である。
を形成したウェハのデバイス非形成領域における部分断
面図である。
【図２６】 同実施の形態において、図２５に示す構造
の優位性を示すための１工程を示す断面図である。
の優位性を示すための１工程を示す断面図である。
【図２７】 同実施の形態において、図２６に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２８】 従来のデバイスの構成を示す図である。
【図２９】 混載デバイスの構成を示す図である。
【図３０】 ＤＲＡＭのメモリセルの等価回路である。
【図３１】 従来の混載デバイスが形成されたウェハの
平面図である。
平面図である。
【図３２】 図３１に示すＡ−Ａにおける部分断面図で
ある。
ある。
【図３３】 従来の混載デバイスが形成されたウェハの
製造工程を示す１断面図である。
製造工程を示す１断面図である。
【図３４】 図３３に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図３５】 図３４に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図３６】 図３５に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図３７】 図３６に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図３８】 図３７に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図３９】 図３８に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図４０】 図３９に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図４１】 図４０に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図４２】 図４１に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図４３】 図４２に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図４４】 図４３に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図４５】 図４４に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図４６】 図４５に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図４７】 第２の従来技術における回路パターンが形
成されたウェハの平面図である。
成されたウェハの平面図である。
１ シリコン基板、２Ｍ、２Ｌ 分離酸化膜、３Ｍ、３
Ｌ、３Ｐ ゲート酸化膜、４Ｍ、４Ｌ ゲート電極、４
Ｐ ドープトポリシリコン膜、５Ｍ、５Ｌ、５Ｐ 層間
絶縁膜、６Ｍ データ線、６Ｐ ドープトポリシリコン
膜、７Ｍ、７Ｌ、７Ｐ 層間絶縁膜、８Ｍ ストレージ
ノード、８Ｐ ドープトポリシリコン膜、９Ｍ キャパ
シタ絶縁膜、１０Ｍ セルプレート、１０Ｐ ドープト
ポリシリコン膜、１１Ｍ、１１Ｌ、１１Ｐ 層間絶縁
膜、１２Ｍ、１２Ｌ 第１配線層、１２Ｐ アルミ銅
膜、１３Ｍ、１３Ｌ、１３Ｐ 層間絶縁膜、１４Ｍ、１
４Ｌ第２配線層、１４Ｐ アルミ銅膜、１５Ｍ、１５
Ｌ、１５Ｐ 層間絶縁膜、１６Ｍ、１６Ｌ 第３配線
層、１６Ｐ アルミ銅膜、１７Ｍ、１７Ｌ パッシベー
ション膜、１７Ｐ シリコン窒化膜、４０１ シリコン
ウェハ、４０２ 混載デバイス、４０３ ダイシングラ
イン、４０４ 混載デバイス非形成領域、２０６境界
部、Ｍ メモリデバイス部、Ｌ データ処理デバイス
部、Ｐ デバイス非形成部。
Ｌ、３Ｐ ゲート酸化膜、４Ｍ、４Ｌ ゲート電極、４
Ｐ ドープトポリシリコン膜、５Ｍ、５Ｌ、５Ｐ 層間
絶縁膜、６Ｍ データ線、６Ｐ ドープトポリシリコン
膜、７Ｍ、７Ｌ、７Ｐ 層間絶縁膜、８Ｍ ストレージ
ノード、８Ｐ ドープトポリシリコン膜、９Ｍ キャパ
シタ絶縁膜、１０Ｍ セルプレート、１０Ｐ ドープト
ポリシリコン膜、１１Ｍ、１１Ｌ、１１Ｐ 層間絶縁
膜、１２Ｍ、１２Ｌ 第１配線層、１２Ｐ アルミ銅
膜、１３Ｍ、１３Ｌ、１３Ｐ 層間絶縁膜、１４Ｍ、１
４Ｌ第２配線層、１４Ｐ アルミ銅膜、１５Ｍ、１５
Ｌ、１５Ｐ 層間絶縁膜、１６Ｍ、１６Ｌ 第３配線
層、１６Ｐ アルミ銅膜、１７Ｍ、１７Ｌ パッシベー
ション膜、１７Ｐ シリコン窒化膜、４０１ シリコン
ウェハ、４０２ 混載デバイス、４０３ ダイシングラ
イン、４０４ 混載デバイス非形成領域、２０６境界
部、Ｍ メモリデバイス部、Ｌ データ処理デバイス
部、Ｐ デバイス非形成部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 雅俊 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (6)
- 【請求項１】 ウェハ主表面に形成された、ダイシング
ラインで区画された複数のチップ形成領域を含む素子形
成領域と、 前記ウェハ主表面に形成された、チップを形成しない素
子非形成領域と、 各前記チップ形成領域に設けられ、素子分離領域により
それぞれ電気的に絶縁された第１領域および第２領域
と、 前記素子形成領域および前記素子非形成領域を覆うよう
に形成された第１絶縁膜と、 前記第１領域の前記第１絶縁膜上に形成された所定機能
を有する半導体素子および前記素子非形成領域の前記第
１絶縁膜上に形成され、前記半導体素子と同じ層からな
る所定の膜と、 前記半導体素子および前記所定の膜を覆うように前記第
１絶縁膜上に形成された第２絶縁膜と、 前記第１および第２領域の前記第２絶縁膜上に形成され
た配線層および前記素子非形成領域の前記第２絶縁膜上
に形成され、前記配線層と同じ層からなる導電層とを備
えた、回路パターンが形成されたウェハ。 - 【請求項２】 前記半導体素子は、スイッチング素子お
よび電荷保持素子を含む複数のメモリセルと、 各前記メモリセルを電気的に接続するデータ線と、を含
む、請求項１記載の回路パターンが形成されたウェハ。 - 【請求項３】 前記第１領域における前記ウェハ表面か
ら前記第２絶縁膜の表面までの高さ、前記第２領域にお
ける前記ウェハ表面から前記第２絶縁膜の表面までの高
さおよび前記素子非形成領域における前記ウェハ表面か
ら前記第２絶縁膜の表面までの高さは、それぞれ実質的
に同じ高さである、請求項１または２に記載の回路パタ
ーンが形成されたウェハ。 - 【請求項４】 前記所定の膜は、積層膜を含むととも
に、前記素子非形成領域の前記第１絶縁膜上に残された
前記積層膜のうち、上層膜が下層膜の端部側面を覆うよ
うに残されている、請求項１〜３のいずれかに記載の回
路パターンが形成されたウェハ。 - 【請求項５】 ウェハ主表面を、複数のチップ形成領域
を含む素子形成領域とチップを形成しない素子非形成領
域とに仕切る工程と、 各前記チップ形成領域に、素子分離領域によりそれぞれ
電気的に絶縁された第１領域と第２領域とを形成する工
程と、 前記ウェハの主表面上に第１絶縁膜を形成する工程と、 前記第１領域の前記第１絶縁膜上に、所定の半導体素子
を形成するとともに、前記素子非形成領域の前記第１絶
縁膜上に前記半導体素子を形成するための所定の膜を残
すように、所定の加工を施す工程と、 前記半導体素子および前記所定の膜を覆うように、第２
絶縁膜を形成する工程と、 前記第２領域の前記第２絶縁膜上にのみレジストパター
ンを形成する工程と、 前記レジストパターンをマスクとして、前記第２絶縁膜
にエッチングを施す工程と、 前記第２絶縁膜に研磨を施し、前記第２絶縁膜を平坦化
する工程と、 各前記チップ形成領域の前記第２絶縁膜上に、配線層を
形成するとともに、前記素子非形成領域の前記第２絶縁
膜上に前記配線層を形成するための導電膜を残すように
所定の加工を施す工程とを備えた、回路パターンが形成
されたウェハの製造方法。 - 【請求項６】 前記レジストパターンとして、ネガレジ
ストパターンを用いる、請求項５記載の回路パターンが
形成されたウェハの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9185342A JPH1131695A (ja) | 1997-07-10 | 1997-07-10 | 回路パターンが形成されたウェハおよびその製造方法 |
| TW086118713A TW348284B (en) | 1997-07-10 | 1997-12-11 | Wafer formed with circuit pattern and process for producing the same |
| DE19756527A DE19756527C2 (de) | 1997-07-10 | 1997-12-18 | Wafer, der mit Schaltungsmustern vorgesehen ist und verbesserte Planarisierungseigenschaften aufweist, und ein Herstellungsverfahren eines entsprechenden Wafers |
| KR1019980000757A KR100296205B1 (ko) | 1997-07-10 | 1998-01-13 | 회로패턴이형성된웨이퍼및그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9185342A JPH1131695A (ja) | 1997-07-10 | 1997-07-10 | 回路パターンが形成されたウェハおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1131695A true JPH1131695A (ja) | 1999-02-02 |
Family
ID=16169121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9185342A Withdrawn JPH1131695A (ja) | 1997-07-10 | 1997-07-10 | 回路パターンが形成されたウェハおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH1131695A (ja) |
| KR (1) | KR100296205B1 (ja) |
| DE (1) | DE19756527C2 (ja) |
| TW (1) | TW348284B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002367897A (ja) * | 2001-06-11 | 2002-12-20 | Denso Corp | 半導体装置の製造方法 |
| KR101037321B1 (ko) | 2003-12-15 | 2011-05-27 | 매그나칩 반도체 유한회사 | 반도체 소자의 캐패시터 구조 |
| KR101124563B1 (ko) | 2008-03-05 | 2012-03-16 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100370580C (zh) | 2004-03-29 | 2008-02-20 | 雅马哈株式会社 | 半导体晶片及其制造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251631A (ja) * | 1988-03-30 | 1989-10-06 | Matsushita Electron Corp | ウェハ |
| JP2645478B2 (ja) * | 1988-10-07 | 1997-08-25 | 富士通株式会社 | 半導体装置の製造方法 |
| JP2820187B2 (ja) * | 1992-04-16 | 1998-11-05 | 三星電子 株式会社 | 半導体装置の製造方法 |
| JPH0831710A (ja) * | 1994-07-19 | 1996-02-02 | Nippon Steel Corp | 半導体装置の製造方法 |
-
1997
- 1997-07-10 JP JP9185342A patent/JPH1131695A/ja not_active Withdrawn
- 1997-12-11 TW TW086118713A patent/TW348284B/zh active
- 1997-12-18 DE DE19756527A patent/DE19756527C2/de not_active Expired - Fee Related
-
1998
- 1998-01-13 KR KR1019980000757A patent/KR100296205B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002367897A (ja) * | 2001-06-11 | 2002-12-20 | Denso Corp | 半導体装置の製造方法 |
| KR101037321B1 (ko) | 2003-12-15 | 2011-05-27 | 매그나칩 반도체 유한회사 | 반도체 소자의 캐패시터 구조 |
| KR101124563B1 (ko) | 2008-03-05 | 2012-03-16 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100296205B1 (ko) | 2001-10-25 |
| TW348284B (en) | 1998-12-21 |
| DE19756527A1 (de) | 1999-01-14 |
| KR19990013293A (ko) | 1999-02-25 |
| DE19756527C2 (de) | 2001-02-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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