JP2645478B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】 〔概要〕 半導体装置の製造工程において、ウェハー処理のプロ
セスの過程で基板に付着する微細な塵などを低減化し
て、半導体集積回路(IC)などの半導体装置の製造歩留
りを向上させるのに好適が半導体装置の製造方法に関
し、 プロセス中の半導体基板それ自身からの発塵を抑制す
ることを目的とし、 半導体基板1に、半導体装置の構成部材となるべき層
2を少なくとも一層以上被着形成する工程と、 次いで、該層2表面を覆うように、保護膜を形成する
工程と、 次いで、該保護膜が形成されたままで、前記の層を被
着形成した基板の周縁部を、その端面に下地の半導体基
板1が露出して該端面に被膜が残らないように、かつ前
記層2の側面と該基板の側面とが各々滑らかになるよう
に、研削もしくはエッチングする工程と、 次いで、該保護膜を除去した後、該保護膜を除去した
表面に半導体装置の配線を形成する工程とを含み構成す
る。

〔産業上の利用分野〕

本発明は、半導体装置の製造方法に係り、特にその製
造工程のウェハー処理プロセスにおいて、プロセス中の
半導体基板それ自身からの発塵を低減化する方法に関す
る。近年、半導体集積回路(IC)の高密度化・高集積化
が進められた結果、その最小部分の寸法が1μm以下の
半導体素子や配線構造を有するものが実用化されるに至
っている。また、ICの高集積化に伴って、1チップあた
り100万個以上の半導体素子を有するものも実用化さ
れ、チップ面積が70mm2を超えるものも数多く現れてい
る。このような、ICの構成要素たる素子の微細化とICの
チップ面積の大面積化に伴い、製造工程における0.1μ
mオーダーの微細なゴミなどの付着物等に起因する欠陥
の多少が、ICの製造歩留りを大きく左右するようになっ
てきた。

半導体装置の製造歩留りに関係する欠陥の大きさは、
半導体装置の最小線巾の5分の1から10分の1程度であ
ることが知られており、例えば、1μmの線巾を設計の
基本とするICでは、その大きさが0.1〜0.2μm程度の微
細なゴミ等に起因する欠陥を制御しなくてはならない。

チップ面積が20mm2程度のICの場合、それなりの歩留り
を得るには、上にのべた欠陥の密度を0.02個/mm2以下に
する必要があり、また、チップ面積が70mm2程度になる
と、同じ歩留りを得るためには、欠陥密度を0.004個/mm
2以下にしなくてはならないと見込まれている。

そこで、IC等の半導体装置の製造工程の各工程におい
て、ゴミ等の付着物に起因する欠陥を、極力少なくする
技術が待望されている。

〔従来の技術〕

半導体装置の製造工程のウェハー処理プロセスにおい
て、プロセス中の半導体基板への塵などの付着物を少な
くする為の従来の方法は、大きく2つに大別される。

その一つは、半導体基板に直接接触する可能性のある
水や空気や薬品などに含まれる微細な塵を少なくする方
法で、いわゆるクリーン度を向上させる方法である。

もう一つは、半導体装置の製造工程において、プロセ
ス中の半導体基板とこれを保持するために用いられるウ
ェハーホルダーやピンセットなどの治具との接触によっ
て発生する塵を少なくする方法である。このために、従
来は、主として各種治具の直接半導体基板に触れる部分
の形状やその材質を最適化して、取り扱う半導体基板に
かかる単位面積あたりの力を少なくすることが行われて
きた。

一方、プロセスの対象となる半導体基板の方は、半導
体装置形成のプロセスに先立って、あらかじめ、治具な
どと接触する頻度の大きい周縁部を面取り加工すること
が行われている。しかし、今までは、いったん半導体装
置形成のウェハー処理プロセスにおかれた半導体基板に
ついては、その初期工程から最終工程に至るまでの間
に、プロセス中の基板からの発塵を防止するために、特
に付加工程が施されることはなかった。

第6図は、かかる従来の方法によってMOS集積回路を
製造したときのウェハー処理の最終工程終了後のウェハ
ー表面上に観察された欠陥のウェハー面内分布を示す図
で、直径6インチのシリコン(Si)単結晶基板に設計ル
ール2μmのMOS集積回路を形成したとき、ウェハー表
面上に観察されたその大きさが0.2μm以上の欠陥の、
ウェハーの直径方向の分布を示したものである。

図から明らかなごとく、ウェハーの端から約15mm程度
以上内側の領域では、欠陥密度は〜2x10-2/mm2でほぼ一
定であるが、ウェハーの端部へ行くほど、欠陥密度が大
きくなっている。このようにウェハーの端部で欠陥密度
が大きい理由は、ウェハー端部がプロセス中にウェハー
の保持のための治具に接触した際、第6図に示したごと
く、プロセス中にウェハー端部に付着した各種の膜20が
はがれ落ちたり、あるいは、半導体基板10自身が傷つけ
られたりして、塵が発生し、これが飛散してプロセス中
のウェハーに付着するためであると考えられている。

〔発明が解決しようとする課題〕

先に述べたように、半導体装置の製造歩留りを左右す
る欠陥の大きさは、その半導体装置の最小線巾の1/5〜1
/10程度以上のものである。

従って、製造すべき半導体装置の最小部分の寸法が数
μmオーダーの場合は、その製造歩留りに影響する塵の
大きさも例えば0.5μm程度以上と比較的大きいので、
第7図のごとく、たとえウェハー端で塵が発生しても、
製造歩留りを左右するような比較的大きな塵の絶対量も
それ程多くなく、また、かかる大きな塵はその発生源近
くのウェハー端部に沈着するので、その影響がウェハー
の内部にまで及ぶことは少なかった。

しかしながら、その最小線巾が1μm以下の微細な素
子を有する半導体装置の場合、0.1μmオーダーの微細
な塵までもが、その製造歩留りを左右する。かかる微細
な塵までも数えると、当然のことながら、その絶対量は
多くなる。更に、0.1μmオーダーの微細な塵は、水や
溶剤に容易に懸濁し、又、気流中に浮遊するようになる
ので、いったん発生すると、その影響は発生源の近傍だ
けにとどまらずウェハーの中心部にまで及ぶようになっ
て、ICなどの半導体装置の歩留りをより低下させる。

先に述べたICの高密度化・高集積化に伴ってその構造
も複雑となり、多層配線構造を有するようなICの製造に
おいては、10層以上の膜を形成する工程が必要になって
きている。このような場合、ウェハーの端部にも、ウェ
ハー処理のプロセスが進むにつれて、ポリシリコンなど
の半導体膜、二酸化シリコンや窒化シリコンなどの絶縁
膜、アルミニウムなどの金属膜が積層して形成される。

ウェハー端部は、ウェハーの主面とは異なった結晶が出
ていることもあって、各成膜工程において、平坦な主面
に形成された膜に比しその厚さが厚くなるなど膜の異常
成長がおこりやすい。積層される膜の数が多くなるに従
い、各層の膜厚異常などが累積されていく結果、下地の
半導体基板とは異なった形状となって、突起部などを生
じるようになる。かかる突起部は、治具との接触によっ
てそこに局部的な力がかかるので、剥落しやすくなって
いる。また、各層の材質ごとに互いに熱膨張係数も異な
るため、各熱処理工程において前記の積層膜に熱応力が
繰り返しかかるので、膜が多層になればなるほど、ウェ
ハー端部では、治具との接触等によって膜がはがれ易く
なる傾向にある。ICのチップ面積の増大に伴って、用い
る半導体基板ウェハーも、より大面積化する傾向にあ
る。これとともに、ウェハー1枚あたりの重量も増大
し、ウェハー取扱時にウェハー端部にかかる局部的な力
も大きくなってきた。このためウェハー端部における前
記の積層膜の剥落等は、より一層おこり易くなってきて
いる。

こうした事柄があいまって、従来の方法では、ICなど
の製造工程において、プロセス中のウェハー自身からの
塵の発生を抑制するのには、おのずと限度があり、これ
がICの製造歩留りの低下をまねき、ICのより一層の高密
度化・高集積化をはばむ大きな要因の一つとなってき
た。

本発明は、かかる従来の方法の欠点を解消すべく創作
されたもので、ICなどの半導体装置の製造工程におい
て、プロセス中のウェハーからの発塵を低減化させ、半
導体装置の製造歩留りを向上させ、ひいては、ICのより
一層の高密度化・高集積化を可能にする技術を提供する
ことを、その目的とするものである。

〔課題を解決するための手段〕

かかる従来技術の課題は、本発明の以下の構成によっ
て解決されるものである。すなわち、第1の手段として
は、半導体基板1に、半導体装置の構成部材となるべき
層2を少なくとも一層以上被着形成する工程と、 次いで、該層2表面を覆うように、保護膜を形成する
工程と、 次いで、該保護膜が形成されたままで、前記の層を被
着形成した基板の周縁部を、その端面に下地の半導体基
板1が露出して該端面に被膜が残らないように、かつ前
記層2の側面と該基板の側面とが各々滑らかになるよう
に、0.5乃至20mm研削もしくはエッチングする工程と、 次いで、該保護膜を除去した後、該保護膜を除去した
表面に半導体装置の配線を形成する工程と を含むことを特徴とする半導体装置の製造方法による。
また、第2の手段としては、半導体基板1に、半導体装
置の構成部材となるべき層2を少なくとも一層以上被着
形成する工程と、 次いで、該層2表面を覆うように、保護膜を形成する
工程と、 次いで、該保護膜が形成されたままで、前記の層を被
着形成した基板の周縁部を、その端面に下地の半導体基
板1が露出して該端面に被膜が残らないように、かつ前
記層2の側面と該基板の側面とが各々滑らかになるよう
に回転砥石で研磨した後、酸性エッチング液にてウエッ
トエッチングする工程と、 次いで、該保護膜を除去した後、該保護膜を除去した
表面に半導体装置の配線を形成する工程と を含むことを特徴とする半導体装置の製造方法による。

〔作用〕

半導体装置の製造工程のウェハー処理プロセスにおい
て、ウェハー端部に形成された積層膜が、各種治具など
との接触によって剥落する量は、前に述べたごとく積層
した膜の数が大きくなるに従って増大する。

本発明では、前記の手段を採ることにより、その製造
工程のウェハー処理プロセスの過程でウェハー端部に形
成され、そのまま継続してプロセスを進めると剥落して
塵を発生する可能性のある積層膜構造を、その剥落に先
立って研削もしくはエッチングして除去するようにして
いるので、この除去工程の後は、ウェハー端部が治具な
どと接触しても、かかる積層膜の剥落に起因する発塵が
低減化される。

また、この研削もしくはエッチングにあたってウェハ
ー端面に突起物を残さないように、更に、ウェハー端部
が曲面を呈し、かつ、その面が鏡面状になるようにして
いるので、その後の製造工程において、ウェハーにその
取扱中に局部的な力がかかることがなく、発塵がより一
層低減化される。

〔実施例〕

本発明を、ゲート長が2μmのシリコンMOS型電界効
果トランジスタ(MOSFET)とアルミニウム配線を有する
ICの製造に応用した場合について、本発明を以下に詳し
く説明する。

第1図は、本発明の一実施例の工程の要部を模式的に
示した図で、図において、1はシリコン基板、2はウェ
ハー端面の研削に先立って形成された多層膜、4は研削
工程の後で形成された膜をそれぞれ示している。

半導体基板1としては、直径が6インチの面方位(10
0)のp型Si単結晶基板を用いた。

この基板1に、まず、公知の選択酸化法(LOCOS法)に
よって素子分離領域となる酸化膜を形成したのち、素子
を形成すべき領域に、ゲート酸化膜となるべき二酸化シ
リコン膜とゲート電極となるポリシリコン膜を公知の手
法によって順次積層形成した。ついで、この二酸化シリ
コン膜とポリシリコン膜の積層膜をフォトリソグラフィ
とエッチングの手法によってパターニングして、その巾
が2μmのゲート電極構造を形成した。このゲート電極
構造をマスクとして、基板にn型不純物である砒素(A
s)をイオン注入し、しかる後、アニールして不純物を
活性化させ、MOSFETのソースおよびドレイン領域を形成
した。ついで、層間絶縁膜となるべき燐珪酸ガラス(PS
G)膜を全面に被着形成した。(第1図(a))ここま
での過程で、ウェハー端部にも二酸化シリコン、ポリシ
リコン、PSGなどからなる多層膜2が形成される。な
お、ここまでは、通常のMOSFETの製造工程と、基本的に
は特に変わるところはない。

このあと、素子を形成すべき面のPSG膜の表面に、保
護層(図示せず)として厚さ2μmのポジ型フォトレジ
スト層を公知のスピンコート法で塗布して形成した。こ
の保護層は、以下のウェハー周縁部の研削やエッチング
の工程において、プロセス中の基板の表面に傷がついた
り腐食されたり付着物がついたりするのを防止する為の
ものである。この保護層としては、研削もしくはエッチ
ング工程終了後、選択的に除去できるものであることが
望ましい。ポジ型フォトレジスト層のかわりに、他の樹
脂膜や金属膜や絶縁膜なども用いることができる。この
保護層を被着形成した後、回転砥石を用いてウェハー端
面に付着した、熱酸化膜、ポリシリコン膜、PSG膜など
からなる多層膜2を研磨して除去し、ウェハーの全周に
わたって、下地のシリコン基板1が露出するようにし
た。(第1図(b))なお、回転砥石を使ってウェハー
端部を研削する方法および装置は、特開昭62−154614号
公報に開示されている。研削量は、元のウェハーの周縁
の端から、0.5〜20mmの範囲で変化させた。研削の際、
ウェハー端部に膜が異常成長した突起部が残らないよう
にし、その端面の形状は、通常の半導体基板の面取り加
工に準じて、端面がラウンド面で鏡面状になるようにし
た。ウェハー端面を鏡面状とするためには、回転砥石を
使った研磨のあと弗酸・硝酸系のエッチング液でエッチ
ングすることが効果的であった。なお、研削工程におけ
る保護層として用いたフォトレジストは、この弗酸・硝
酸系のエッチング液に対しても耐性があるためエッチン
グのマスクとしても機能するので、このエッチングの工
程で、端面に露出している部分以外のPSG膜やシリコン
基板が腐食することはない。研磨のあと、基板ウェハー
に付着した研磨材や削り落とされたウェハーの粉末等
を、脱イオン水で十分洗浄して除去したのち、公知の酸
素プラズマによるアッシング処理を施して、不要となっ
たフォトレジスト層を灰化して除去した。

なお、この工程では、いわゆるレジスト剥離液を用いて
ウェット処理して、不要となったフォトレジスト層を除
去することもできる。

このあと、再び通常のMOSFETの製造工程に準じて、ま
ず、層間絶縁膜としてのPSG膜の表面にあらためてフォ
トレジスト層を塗布し、フォトリソグラフィとエッチン
グの手法によって、ソースおよびドレイン領域に達する
電極接続用のコンタクト窓を形成した。この上に、電極
および配線となるべきアルミニウム合金(Al−Si;2%S
i)をスパッタ法によって被着形成し、これをパターニ
ングして配線層を形成した。そして最後に、パッシベー
ションのためにPSGと窒化シリコンからなる積層膜を形
成して、ウェハー処理を終了した。(第1図(c)) 以上の方法によってウェハー処理したウェハーの表面
上の、その大きさが0.2μm以上の欠陥をパーティクル
カウンターを用いて計数した。

第3図は、ウェハー端の研削量とウェハーの中心部で
の上記の欠陥の密度との関係を示す図である。欠陥密度
は、ウェハー端部を全く研削しない(即ち従来法に相
当)場合は、ウェハーの中心部で約2x10-2/mm2であった
が、ウェハー端部をウェハー処理プロセスの途中で、端
からわずか0.5mm程度研削しただけで、ウェハーの中心
部での欠陥密度は従来法のそれの約1/2にまで減少し、
端から10mm研削すると、欠陥密度は研削なしの従来法の
ときの約1/4の〜5x10-3/mm2に減少した。なお、研削量
を15mm、及び20mmと増やしても、ウェハー中心部での欠
陥密度に顕著な変化はみられなかった。

第4図は、研削量が5mmのウェハーにおける欠陥のウ
ェハーの直径方向の分布を、従来の研削なしのウェハー
のそれと比較して示した図である。図から明らかなごと
く、本発明の方法によるウェハーでは、ウェハー端部の
研削の工程でその直径が10mm小さくなったにもかかわら
ず、ウェハー内の欠陥の少ない領域の面積は減少するこ
となく、しかも、全体としての欠陥密度が小さくなって
いる。研削工程の有無のほかは、治具や薬品も全く同じ
ものを用いているので、本発明の方法が従来法に比べて
欠陥密度が少なくなったのは、やはり、プロセス中のウ
ェハー自身からの発塵が抑制されたことに起因するもの
と考えられる。

第5図は、他のプロセス条件は先の実施例と全く同じ
にして、ウェハー端部を研削する工程の位置を、初期工
程から最終工程の間でかえて、製造工程における研削工
程の位置の最終工程終了後のウェハーの欠陥密度との関
係を調べた結果を示す図である。前記の配線形成工程の
前の研削は、図の第60工程のデータ点に相当する。

図から明らかなごとく、90工程からなるウェハー処理
の全工程において、ウェハー端の研削工程を、その初期
工程から1/3から5/6までの範囲で1回行うと、欠陥密度
を従来の方法のそれの約1/2以下にすることができる。

かかる、ウェハー端部の研削工程を、ウェハー処理の
全工程のどこで行うかは、ウェハー処理プロセス全体の
流れからみた作業効率とその効果の程度を勘案して適宜
設定することができる。少量多品種生産が必要とされる
半導体装置の製造においては、通常、配線構造を形成す
る前の段階までウェハー処理したものをストックしてお
き、配線のパターンを変えることによって多種の異なっ
た機能をもつ半導体装置を形成する方法が採られるの
で、本発明の特徴であるウェハー端部の研削工程は、こ
の配線形成工程に先立って行うことがもっとも好まし
い。また、第3図に示したごとく、研削量を多くするこ
とは、ウェハーからの発塵防止の観点からは何等の不都
合もないので、例えば、直径6インチの半導体基板を用
いて配線を施すべき半導体素子等を形成しておき、この
ウェハーを上述の研削の段階で、ちょうど直径が5イン
チもしくは4インチとなるように研削すれば、その後の
配線形成工程を既存の5インチもしくは4インチウェハ
ーの製造ラインを用いて行うことができる。こうする
と、あえて大面積ウェハーの製造ラインを用いる必要の
ないような少量多品種の半導体装置の製造を効率良く行
うことができる。また、配線を施す前までの処理は、共
通の大きさの半導体基板を用いて大量生産することがで
き、生産効率の向上と生産の自由度がそれだけ大きくな
るという利点もある。

大量生産品種の製造においては、初期工程から最終工程
まで同一の製造ラインを用いれば良いことは、もとより
言うまでもない。

以上の実施例では、ウェハー処理の過程で1回だけウ
ェハー端部の研削を行った例を示したが、この研削工程
を必要に応じて複数回行ってもよいことは、自明であ
る。特に、発塵防止の観点だけから見れば、各種の膜の
成膜工程ごとに、かかる処理をすることが効果的である
ことも、また、言うまでもない。

また、本実施例では、ウェハー端の全周にわたって研
削を行ったが、治具がなどと直接接触する機会の少ない
部分は研削しないようにすることもできる。こうする
と、研削の工程が簡略化でき、生産効率が向上するとい
う利点がある。

第2図は、本発明の他の実施例の工程の要部を模式的
に示した図で、第1図と共通する部材には同一の番号を
附してある。

この実施例が、先に述べた実施例とことなるところ
は、ウェハー端部に付着した多層膜2を除去するのに、
回転砥石による研削のかわりに、エッチングするように
したことである。先の実施例と全く同一の手順で、シリ
コン基板1に、素子分離領域、ゲート電極構造、ソース
およびドレイン領域、層間絶縁膜としてのPSG膜を順次
形成する。(第2図(a))この段階で、ウェハー端部
にはやはり二酸化シリコン、ポリシリコン、PSGなどか
ら成る多層膜2が形成される。ついで、先の実施例と同
様にフォトレジストからなる保護層(図示せず)を被着
形成した後、弗酸系エッチング液や弗酸・硝酸系エッチ
ング液等を用いて各々の膜を順次エッチングして下地の
シリコン基板1が露出するまでにエッチングする。(第
2図(b)) この際、半導体装置を形成する面だけに前記の保護層を
被着形成しておくと気相成長などでウェハーの裏面に付
着した不要の膜も同時に除去することができる。このあ
とは、先の実施例と同様に保護層を除去したあと配線構
造を形成して、半導体装置を完成する。(第2図
(c)) ウェハー端部から約5mmの領域をウェハーの全周にわた
ってエッチングしてみたところ、先に述べた研削で端か
ら5mm除去したのと同等の発塵防止の効果があることが
確認された。

エッチングに、選択性のあるエッチング液を用いる
と、元の基板の面でエッチングを止めることができ、研
削する場合のようにウェハーの直径がその都度小さくな
ることがないので、特に、最初から最後まで同一の製造
ラインを使って製造するような半導体装置の製造では好
都合である。

また、エッチングでは、研磨材などそれ自身が塵の原因
のなるものを使用しないので、ウェハー処理をすべてク
リーン度の高い状態で行うことができるので、工程管理
が容易になるという利点もある。なお、エッチング液を
用いるとウェットエッチングのかわりにドライエッチン
グを用いてもよいことは言うまでもない。

また、以上の実施例では、MOS集積回路の製造につい
てだけ記載したが、本発明の原理から、その応用はMOS
集積回路の製造にとどまらず、ひろく半導体装置の製造
工程に応用することがきる。

〔発明の効果〕

本発明によれば、半導体装置の製造工程において、プ
ロセス中のウェハー端部に形成され、ウェハーを取り扱
う過程で治具的に接触した際それが剥落して半導体装置
の製造歩留りの低下をひきおこす塵を発生させる源であ
る積層膜構造の付着物を、その剥落に先立って、研削も
しくはエッチングして除去するようにしているので、こ
の研削あるいはエッチングの工程の後は、ウェハー端部
が治具などと接触しても発塵が抑制される。

その結果、特に高密度化・高集積化したICなどの半導
体装置の製造歩留りが向上し、ひいては半導体装置のよ
り一層の高密度化・高集積化がはかられるという効果が
ある。

【図面の簡単な説明】

第1図は本発明の一実施例の工程の要部模式図、第2図
は本発明の他の実施例の工程の要部模式図、第3図はウ
ェハー端研削量と欠陥密度の関係を示す図、第4は本発
明の一実施例のウェハーにおける欠陥のウェハー面内分
布を示す図、第5図はウェハー端研削工程のウェハー処
理工程における位置と欠陥密度の関係を示す図、第6は
従来の方法のウェハーにおける欠陥のウェハー面内分布
を示す図、第7図はウェハー端での発塵の機構を示す図
である。 図において、 1,10はシリコン基板、 2,20は多層膜、 4は膜、 40は剥落部分、 50は塵、 60は付着物 を、それぞれ示している。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−3633(JP,A) 特開 昭59−107520(JP,A) 特開 平1−220832(JP,A)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】半導体基板1に、半導体装置の構成部材と
    なるべき層2を少なくとも一層以上被着形成する工程
    と、 次いで、該層2表面を覆うように、保護膜を形成する工
    程と、 該保護膜が形成されたままで、前記の層を被着形成した
    基板の周縁部を、その端面に下地の半導体基板1が露出
    して該端面に被膜が残らないように、かつ前記層2の側
    面と該基板の側面とが各々滑らかになるように、0.5乃
    至20mm研削もしくはエッチングする工程と、 次いで、該保護膜を除去した後、該保護膜を除去した表
    面に半導体装置の配線を形成する工程と を含むことを特徴とする半導体装置の製造方法。
  2. 【請求項2】半導体基板1に、半導体装置の構成部材と
    なるべき層2を少なくとも一層以上被着する工程と、 次いで、該層2表面を覆うように、保護膜を形成する工
    程と、 次いで、該保護膜が形成されたままで、前記の層を被着
    形成した基板の周縁部を、その端面に下地の半導体基板
    1が露出して該端面に被膜が残らないように、かつ前記
    層2の側面と該基板の側面とが各々滑らかになるように
    回転砥石で研磨した後、酸性エッチング液にてウエット
    エッチングする工程と、 次いで、該保護膜を除去した後、該保護膜を除去した表
    面に半導体装置の配線を形成する工程と を含むことを特徴とする半導体装置の製造方法。
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