JP2001345294A - 半導体装置の製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】エッチング工程において、被処理基板に発生し
た突起を除去する。 【解決手段】ウェハ１１のエッジ部１１ａ及びベベル部
１１ｂに対して化学的機械研磨を行って、ウェハ１１の
エッジ部１１ａ及びベベル部１１ｂの剣山状の突起を取
り除く。
た突起を除去する。 【解決手段】ウェハ１１のエッジ部１１ａ及びベベル部
１１ｂに対して化学的機械研磨を行って、ウェハ１１の
エッジ部１１ａ及びベベル部１１ｂの剣山状の突起を取
り除く。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板を含む
被処理基板の端部を研磨して、パーティクルの発生並び
に半導体基板或いはプロセス装置の汚染を抑制する半導
体装置の製造方法に関する。
被処理基板の端部を研磨して、パーティクルの発生並び
に半導体基板或いはプロセス装置の汚染を抑制する半導
体装置の製造方法に関する。
【０００２】
【従来の技術】半導体基板に半導体素子を形成する形成
過程においては、半導体基板のエッジ部とベベル部で
は、以下に示すような問題点が発生していた。先ず、ト
レンチキャパシタの製造工程を用いて、エッチング工程
において半導体基板のエッジ部とベベル部で発生する問
題点を説明する。
過程においては、半導体基板のエッジ部とベベル部で
は、以下に示すような問題点が発生していた。先ず、ト
レンチキャパシタの製造工程を用いて、エッチング工程
において半導体基板のエッジ部とベベル部で発生する問
題点を説明する。
【０００３】先ず、トレンチキャパシタ形成工程におい
ては、図５（ａ）に示すように、シリコンウェハ１１の
表面に、ホットウオール型のＣＶＤ装置等でシリコン窒
化膜１２及びシリコン酸化膜１３を順次形成する。次い
で、図５（ｂ）に示すように、シリコン酸化膜１３上に
レジストパターン１４を形成する。しかし、レジストパ
ターン形成後に、本来レジストパターンが形成されるべ
きでない領域に、レジストパターン１５がウェハ１１の
エッジ部１１ａやベベル部１１ｂに残ることがある。
ては、図５（ａ）に示すように、シリコンウェハ１１の
表面に、ホットウオール型のＣＶＤ装置等でシリコン窒
化膜１２及びシリコン酸化膜１３を順次形成する。次い
で、図５（ｂ）に示すように、シリコン酸化膜１３上に
レジストパターン１４を形成する。しかし、レジストパ
ターン形成後に、本来レジストパターンが形成されるべ
きでない領域に、レジストパターン１５がウェハ１１の
エッジ部１１ａやベベル部１１ｂに残ることがある。
【０００４】次いで、図５（ｃ）に示すように、レジス
トパターン１４、１５をマスクとして、シリコン酸化膜
１３，シリコン窒化膜１２，及びシリコンウェハ１１を
順次エッチングして、キャパシターとなるトレンチ１６
を形成する。このとき、ウェハ１１のエッジ部１１ａや
ベベル部１１ｂに残ったレジストパターン１５がマスク
となって、ウェハ１１のエッジ部やベベル部に剣山状の
突起１７が発生する。そして、図５（ｄ）に示すよう
に、レジストパターン１４を剥離する。
トパターン１４、１５をマスクとして、シリコン酸化膜
１３，シリコン窒化膜１２，及びシリコンウェハ１１を
順次エッチングして、キャパシターとなるトレンチ１６
を形成する。このとき、ウェハ１１のエッジ部１１ａや
ベベル部１１ｂに残ったレジストパターン１５がマスク
となって、ウェハ１１のエッジ部やベベル部に剣山状の
突起１７が発生する。そして、図５（ｄ）に示すよう
に、レジストパターン１４を剥離する。
【０００５】このような剣山状の突起１７は、ウェハの
エッジ部ではプラズマが十分到達せずにシリコン酸化膜
１３，シリコン窒化膜１２のＲＩＥエッチングが不十分
となり、残ったシリコン酸化膜１３，シリコン窒化膜１
２がマスクとなったりした場合にも発生する。
エッジ部ではプラズマが十分到達せずにシリコン酸化膜
１３，シリコン窒化膜１２のＲＩＥエッチングが不十分
となり、残ったシリコン酸化膜１３，シリコン窒化膜１
２がマスクとなったりした場合にも発生する。
【０００６】このような突起１７は、ウェハキャリアー
からのウェハの出し入れ時に、たやすく折れてパーティ
クルの発生原因となるため、放置しておくことはできな
い。
からのウェハの出し入れ時に、たやすく折れてパーティ
クルの発生原因となるため、放置しておくことはできな
い。
【０００７】そこで、次に示す工程によりウェハのエッ
ジ部やベベル部に形成された突起を除去する。先ず、図
６（ｅ）に示すように、ウェハ１１のエッジ部１１ａ及
びベベル部１１ｂ以外にレジストパターン６１を形成し
て素子形成部を保護した後、図６（ｆ）に示すように、
シリコン酸化膜，シリコン窒化膜，及びシリコンウェハ
のエッチング選択比が１：１：１の条件で、ＲＩＥエッ
チングする。
ジ部やベベル部に形成された突起を除去する。先ず、図
６（ｅ）に示すように、ウェハ１１のエッジ部１１ａ及
びベベル部１１ｂ以外にレジストパターン６１を形成し
て素子形成部を保護した後、図６（ｆ）に示すように、
シリコン酸化膜，シリコン窒化膜，及びシリコンウェハ
のエッチング選択比が１：１：１の条件で、ＲＩＥエッ
チングする。
【０００８】次いで、シリコンウェハをＷｅｔエッチン
グして、ウェハのエッジ部及びベベル部の表面を滑らか
にした後、図７（ｇ）に示すように、レジストを剥離し
て、剣山状の突起の除去工程が終了する。
グして、ウェハのエッジ部及びベベル部の表面を滑らか
にした後、図７（ｇ）に示すように、レジストを剥離し
て、剣山状の突起の除去工程が終了する。
【０００９】通常これに続く工程は、トレンチ内壁への
不純物導入、キャパシターの誘電体膜であるシリコンオ
キシナイトライド膜の形成を経て、図７（ｈ）に示すよ
うに電極となるポリシリコン膜６２を形成する。そし
て、図７（ｉ）に示すように、ポリシリコン膜６２のＣ
ＭＰ工程が行われる。
不純物導入、キャパシターの誘電体膜であるシリコンオ
キシナイトライド膜の形成を経て、図７（ｈ）に示すよ
うに電極となるポリシリコン膜６２を形成する。そし
て、図７（ｉ）に示すように、ポリシリコン膜６２のＣ
ＭＰ工程が行われる。
【００１０】上述した剣山状の突起の除去工程は、レジ
ストパターン形成→ＲＩＥエッチング→Ｗｅｔエッチン
グ→レジスト剥離など、少なくとも４工程を要する。こ
の突起除去工程が、スループットの悪化をまねいたり、
コストを高くしたりする原因となり問題であった。以上
説明したように、エッチング工程では、剣山状の突起が
発生し、この突起を除去するために、スループットの増
加及びコストの増加を招くという問題があった。
ストパターン形成→ＲＩＥエッチング→Ｗｅｔエッチン
グ→レジスト剥離など、少なくとも４工程を要する。こ
の突起除去工程が、スループットの悪化をまねいたり、
コストを高くしたりする原因となり問題であった。以上
説明したように、エッチング工程では、剣山状の突起が
発生し、この突起を除去するために、スループットの増
加及びコストの増加を招くという問題があった。
【００１１】次に、従来のＣｕ配線形成工程を用いて、
配線形成工程において、半導体基板のエッジ部とベベル
部で発生する問題点を説明する。図８，９は、従来のＣ
ｕ形成工程における問題点を説明する図である。先ず、
図８（ａ）に示すように、シリコンウェハ１１にシリコ
ン酸化膜３２を形成した後、図８（ｂ）Ｂに示すように
酸化膜を加工するためのレジストパターン３３を形成す
る。その後、図８（ｃ）に示すように、酸化膜３２をＲ
ＩＥエッチング加工した後、レジストパターン３３を剥
離して、配線溝３４を完成させる。その後、図９（ｄ）
に示すように、バリアメタルとしてＴａＮとＣｕをスパ
ッタ成膜した後、メッキでＣｕ膜３５を成膜する。スパ
ッタ成膜においては、ウェハのエッジ部１１ａやベベル
部１１ｂにもＣｕ膜３５が形成される。本図ではＴａＮ
膜及びＣｕ膜を１層の金属膜として図示している。
配線形成工程において、半導体基板のエッジ部とベベル
部で発生する問題点を説明する。図８，９は、従来のＣ
ｕ形成工程における問題点を説明する図である。先ず、
図８（ａ）に示すように、シリコンウェハ１１にシリコ
ン酸化膜３２を形成した後、図８（ｂ）Ｂに示すように
酸化膜を加工するためのレジストパターン３３を形成す
る。その後、図８（ｃ）に示すように、酸化膜３２をＲ
ＩＥエッチング加工した後、レジストパターン３３を剥
離して、配線溝３４を完成させる。その後、図９（ｄ）
に示すように、バリアメタルとしてＴａＮとＣｕをスパ
ッタ成膜した後、メッキでＣｕ膜３５を成膜する。スパ
ッタ成膜においては、ウェハのエッジ部１１ａやベベル
部１１ｂにもＣｕ膜３５が形成される。本図ではＴａＮ
膜及びＣｕ膜を１層の金属膜として図示している。
【００１２】この後、図９（ｅ）に示すように、Ｃｕ膜
及びＴａＮ膜３５に対してＣＭＰを行ってシリコン酸化
膜３２上余分なＣｕ膜及びＴａＮ膜３５を除去して、Ｃ
ｕ配線を径制する。
及びＴａＮ膜３５に対してＣＭＰを行ってシリコン酸化
膜３２上余分なＣｕ膜及びＴａＮ膜３５を除去して、Ｃ
ｕ配線を径制する。
【００１３】そして、図９（ｆ）に示すように、上層の
配線層の形成のためにシリコン窒化膜とシリコン酸化膜
を形成する。
配線層の形成のためにシリコン窒化膜とシリコン酸化膜
を形成する。
【００１４】ところが、通常これらのシリコン窒化膜や
シリコン酸化膜はプラズマＣＶＤ法で成膜するため、ウ
ェハ１１のエッジ部全面をカバーすることはできず、Ｃ
ｕがウェハエッジ部に露出したままになってしまう。
シリコン酸化膜はプラズマＣＶＤ法で成膜するため、ウ
ェハ１１のエッジ部全面をカバーすることはできず、Ｃ
ｕがウェハエッジ部に露出したままになってしまう。
【００１５】この場合、つぎの工程としてリソグラフィ
を行うためレジスト塗布装置や露光装置にこのウェハを
導入するとウェハエッジ部のＣｕが装置の搬送系を汚染
する。
を行うためレジスト塗布装置や露光装置にこのウェハを
導入するとウェハエッジ部のＣｕが装置の搬送系を汚染
する。
【００１６】また、次工程でのＲＩＥによる酸化膜のエ
ッチング時には、ウェハエッジ部のＣｕがプラズマにさ
らされ、ＲＩＥエッチングチャンバーを汚染すると同時
に、ウェハ自体もＣｕで汚染される。また、さらなる次
の工程では、アッシャーによりレジストの剥離が行われ
るが、アッシャーでは酸素プラズマを使用するため、ウ
ェハエッジ部のＣｕが酸化され、チャンバーおよびウェ
ハをＣｕで汚染するとともに、ウェハエッジ部の酸化さ
れたＣｕがぼろぼろになり、パーティクルの発生源にも
なる。
ッチング時には、ウェハエッジ部のＣｕがプラズマにさ
らされ、ＲＩＥエッチングチャンバーを汚染すると同時
に、ウェハ自体もＣｕで汚染される。また、さらなる次
の工程では、アッシャーによりレジストの剥離が行われ
るが、アッシャーでは酸素プラズマを使用するため、ウ
ェハエッジ部のＣｕが酸化され、チャンバーおよびウェ
ハをＣｕで汚染するとともに、ウェハエッジ部の酸化さ
れたＣｕがぼろぼろになり、パーティクルの発生源にも
なる。
【００１７】したがって、このような、ウェハエッジ
（ベベル）部のＣｕ残りは、プロセス装置やウェハを汚
染するという、深刻な問題があった。
（ベベル）部のＣｕ残りは、プロセス装置やウェハを汚
染するという、深刻な問題があった。
【００１８】また、このような、汚染起因の工程は、Ｃ
ｕのみならず、ＦＲＡＭにおけるＰＺＴ（Ｐｂ（Ｚｒ，
Ｔｉ）Ｏ3 ）誘電膜やＲｕ電極など数限りなくある。
ｕのみならず、ＦＲＡＭにおけるＰＺＴ（Ｐｂ（Ｚｒ，
Ｔｉ）Ｏ3 ）誘電膜やＲｕ電極など数限りなくある。
【００１９】
【発明が解決しようとする課題】上述したように、ウェ
ハのエッジ部やベベル部に発生した剣山状の突起を除去
するためには、少なくとも４工程かかり、工期を長くし
たり、製造コストを高くしたりする原因となるという問
題があった。
ハのエッジ部やベベル部に発生した剣山状の突起を除去
するためには、少なくとも４工程かかり、工期を長くし
たり、製造コストを高くしたりする原因となるという問
題があった。
【００２０】また、配線の形成時に、Ｃｕがウェハエッ
ジ部に露出したままになってしまい、つぎの工程として
リソグラフィを行うためレジスト塗布装置や露光装置に
このウェハを導入するとウェハエッジ部のＣｕが装置の
搬送系を汚染する。レジスト膜の除去時にＣｕが参加さ
れて、チャンバー及びウェハをＣｕで汚染すると共に、
酸化されたＣｕがパーティクルの原因となるという問題
があった。
ジ部に露出したままになってしまい、つぎの工程として
リソグラフィを行うためレジスト塗布装置や露光装置に
このウェハを導入するとウェハエッジ部のＣｕが装置の
搬送系を汚染する。レジスト膜の除去時にＣｕが参加さ
れて、チャンバー及びウェハをＣｕで汚染すると共に、
酸化されたＣｕがパーティクルの原因となるという問題
があった。
【００２１】本発明の目的は、半導体基板を含む被処理
基板の端部に発生した剣山状の突起の除去を迅速な工程
で行うことができ、工期の短縮化並びに製造コストの低
減を図り得る半導体装置の製造方法を提供することにあ
る。
基板の端部に発生した剣山状の突起の除去を迅速な工程
で行うことができ、工期の短縮化並びに製造コストの低
減を図り得る半導体装置の製造方法を提供することにあ
る。
【００２２】また、本発明の別の目的は、半導体基板を
含む被処理基板の端部に金属膜が露出することを抑制
し、プロセス装置及び被処理基板の汚染、並びにパーテ
ィクルの発生を抑制し得る半導体装置の製造方法を提供
することにある。
含む被処理基板の端部に金属膜が露出することを抑制
し、プロセス装置及び被処理基板の汚染、並びにパーテ
ィクルの発生を抑制し得る半導体装置の製造方法を提供
することにある。
【００２３】
【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。本
発明は、半導体基板に、半導体素子を形成する半導体装
置の製造方法において、前記半導体基板を含む被処理基
板の端部を選択的に研磨する工程を含むことを特徴とす
る。
目的を達成するために以下のように構成されている。本
発明は、半導体基板に、半導体素子を形成する半導体装
置の製造方法において、前記半導体基板を含む被処理基
板の端部を選択的に研磨する工程を含むことを特徴とす
る。
【００２４】本発明の好ましい実施態様を以下に記す。
前記被処理基板の端部の研磨は、該被処理基板に凹凸が
形成される工程の後に行われること。前記被処理基板に
凹凸が発生する工程が、ドライエッチング工程であるこ
と。前記被処理基板の端部の研磨は、前記半導体基板、
或いは該被処理基板に対して所定の処理を行うプロセス
装置の汚染となる材料の成膜工程の後に行われること。
前記被処理基板の端部の研磨は、該被処理基板に凹凸が
形成される工程の後に行われること。前記被処理基板に
凹凸が発生する工程が、ドライエッチング工程であるこ
と。前記被処理基板の端部の研磨は、前記半導体基板、
或いは該被処理基板に対して所定の処理を行うプロセス
装置の汚染となる材料の成膜工程の後に行われること。
【００２５】［作用］本発明は、上記構成によって以下
の作用・効果を有する。
の作用・効果を有する。
【００２６】半導体基板を含む被処理基板の端部をエッ
チングすることにより、被処理基板の端部に発生した剣
山状の突起の除去を迅速な工程で行うことができ、工期
の短縮化並びに製造コストの低減を図り得る。
チングすることにより、被処理基板の端部に発生した剣
山状の突起の除去を迅速な工程で行うことができ、工期
の短縮化並びに製造コストの低減を図り得る。
【００２７】また、半導体基板を含む被処理基板の端部
をエッチングすることにより、基板端部に金属膜が露出
することを抑制し、プロセス装置及び被処理基板の汚
染、並びにパーティクルの発生を抑制することができ
る。
をエッチングすることにより、基板端部に金属膜が露出
することを抑制し、プロセス装置及び被処理基板の汚
染、並びにパーティクルの発生を抑制することができ
る。
【００２８】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
を参照して説明する。
【００２９】［第１の実施形態］本実施形態では、トレ
ンチキャパシタの形成工程を例にして本発明の実施の形
態について説明する。
ンチキャパシタの形成工程を例にして本発明の実施の形
態について説明する。
【００３０】図１，２は、本発明の第１の実施形態に係
わるトレンチキャパシタの形成工程の一部を示す工程断
面図である。
わるトレンチキャパシタの形成工程の一部を示す工程断
面図である。
【００３１】先ず、図１（ａ）に示すように、シリコン
ウェハ１１の表面に、ホットウオール型のＣＶＤ装置等
でシリコン窒化膜１２及びシリコン酸化膜１３を順次形
成する。
ウェハ１１の表面に、ホットウオール型のＣＶＤ装置等
でシリコン窒化膜１２及びシリコン酸化膜１３を順次形
成する。
【００３２】次いで、図１（ｂ）に示すように、シリコ
ン酸化膜１３上にレジスト膜の塗布、露光、現像を行っ
て、レジストパターン１４を形成する。しかし、レジス
ト膜の現像後に、本来レジストパターンが形成されるべ
きでない領域に、レジストパターン１５がシリコンウェ
ハ１１のエッジ部１１ａやベベル部１１ｂに残ることが
ある。
ン酸化膜１３上にレジスト膜の塗布、露光、現像を行っ
て、レジストパターン１４を形成する。しかし、レジス
ト膜の現像後に、本来レジストパターンが形成されるべ
きでない領域に、レジストパターン１５がシリコンウェ
ハ１１のエッジ部１１ａやベベル部１１ｂに残ることが
ある。
【００３３】次いで、図１（ｃ）に示すように、レジス
トパターン１４をマスクとしてシリコン酸化膜１３、シ
リコン窒化膜１２、シリコンウェハ１１と順次エッチン
グして、キャパシターとなるトレンチ１６を形成する。
このとき、ウェハ１１のエッジ部やベベル部に残ったレ
ジストパターン１５がマスクとなって、図に示すような
剣山状の突起がウェハのエッジ部１１ａやベベル部１１
ｂに発生する。
トパターン１４をマスクとしてシリコン酸化膜１３、シ
リコン窒化膜１２、シリコンウェハ１１と順次エッチン
グして、キャパシターとなるトレンチ１６を形成する。
このとき、ウェハ１１のエッジ部やベベル部に残ったレ
ジストパターン１５がマスクとなって、図に示すような
剣山状の突起がウェハのエッジ部１１ａやベベル部１１
ｂに発生する。
【００３４】このような剣山状の突起１７は、ウェハの
エッジ部ではプラズマが十分到達せずにシリコン酸化膜
１３，シリコン窒化膜１２のＲＩＥエッチングが不十分
となり、残ったシリコン酸化膜１３，シリコン窒化膜１
２がマスクとなったりした場合にも発生する。
エッジ部ではプラズマが十分到達せずにシリコン酸化膜
１３，シリコン窒化膜１２のＲＩＥエッチングが不十分
となり、残ったシリコン酸化膜１３，シリコン窒化膜１
２がマスクとなったりした場合にも発生する。
【００３５】次いで、図１（ｄ）に示すように、レジス
トパターン１４，１５を除去した後、図２（ｅ）に示す
ように、トレンチ１６内壁への不純物導入、キャパシタ
ーの誘電体膜であるシリコンオキシナイトライド膜（不
図示）の形成を経て、ポリシリコン膜１８を形成する。
トパターン１４，１５を除去した後、図２（ｅ）に示す
ように、トレンチ１６内壁への不純物導入、キャパシタ
ーの誘電体膜であるシリコンオキシナイトライド膜（不
図示）の形成を経て、ポリシリコン膜１８を形成する。
【００３６】次いで、図２（ｆ）に示すように、ウェハ
１１のエッジ部１１ａ及びベベル部１１ｂに対して研磨
を行って、ウェハ１１のエッジ部１１ａ及びベベル部１
１ｂの剣山状の突起１７を取り除く。このとき、ポリシ
リコン膜１８がマスクとなって、トレンチ１６内にスラ
リーが入り込むことが無いので、研磨後の洗浄が容易に
なる。
１１のエッジ部１１ａ及びベベル部１１ｂに対して研磨
を行って、ウェハ１１のエッジ部１１ａ及びベベル部１
１ｂの剣山状の突起１７を取り除く。このとき、ポリシ
リコン膜１８がマスクとなって、トレンチ１６内にスラ
リーが入り込むことが無いので、研磨後の洗浄が容易に
なる。
【００３７】この後、図２（ｇ）に示すように、通常ど
おり、ポリシリコン膜１８のＣＭＰを行うと、トレンチ
キャパシタの上部電極が形成できる。
おり、ポリシリコン膜１８のＣＭＰを行うと、トレンチ
キャパシタの上部電極が形成できる。
【００３８】上述した製造工程において、ウェハエッジ
部やベベル部に剣山状の突起を取り除くのに要した工程
は、ウェハ１１のエッジ部１１ａ及びベベル部１１ｂに
対するＣＭＰを行うわずか１工程である。従来のよう
に、レジストパターン形成，ＲＩＥエッチング，Ｗｅｔ
エッチング，レジスト剥離の４工程と比べると大幅な工
程短縮が達成される。
部やベベル部に剣山状の突起を取り除くのに要した工程
は、ウェハ１１のエッジ部１１ａ及びベベル部１１ｂに
対するＣＭＰを行うわずか１工程である。従来のよう
に、レジストパターン形成，ＲＩＥエッチング，Ｗｅｔ
エッチング，レジスト剥離の４工程と比べると大幅な工
程短縮が達成される。
【００３９】なお、図１（ｄ）に示すように、ウェハ１
１のエッジ部１１ａやベベル部１１ｂに剣山状の突起１
７が発生した後、トレンチ１６内壁への不純物導入、キ
ャパシターの誘電体膜であるシリコンオキシナイトライ
ド膜の形成などで、剣山状の突起が折れ、パーティクル
の発生が懸念される場合は、レジストパターン形成→ウ
ェハ１１のエッジ部１１ａ研磨，ベベル部１１ｂ研磨→
レジストパターン剥離と行っても良い。この場合、工程
は３工程で、従来の４工程と比べると、工程の短縮は１
工程に過ぎないが、従来のレジストパターン形成→ＲＩ
Ｅエッチング→Ｗｅｔエッチング→レジスト剥離の工程
では、剣山状の突起の除去工程後もうねりのような小さ
な凹凸が残る。それに対し、レジスト塗布→ウェハのエ
ッジ部１１ａ研磨及びベベル部１１ｂ研磨→レジスト剥
離の工程では、研磨により剣山状の突起が平坦化され、
より平滑なウェハエッジ部やベベル部が得られるという
効果がある。
１のエッジ部１１ａやベベル部１１ｂに剣山状の突起１
７が発生した後、トレンチ１６内壁への不純物導入、キ
ャパシターの誘電体膜であるシリコンオキシナイトライ
ド膜の形成などで、剣山状の突起が折れ、パーティクル
の発生が懸念される場合は、レジストパターン形成→ウ
ェハ１１のエッジ部１１ａ研磨，ベベル部１１ｂ研磨→
レジストパターン剥離と行っても良い。この場合、工程
は３工程で、従来の４工程と比べると、工程の短縮は１
工程に過ぎないが、従来のレジストパターン形成→ＲＩ
Ｅエッチング→Ｗｅｔエッチング→レジスト剥離の工程
では、剣山状の突起の除去工程後もうねりのような小さ
な凹凸が残る。それに対し、レジスト塗布→ウェハのエ
ッジ部１１ａ研磨及びベベル部１１ｂ研磨→レジスト剥
離の工程では、研磨により剣山状の突起が平坦化され、
より平滑なウェハエッジ部やベベル部が得られるという
効果がある。
【００４０】この効果を示すため、図６（ｄ）に示す剣
山状の突起を有するウェハ、図７（ｉ）に示す従来技術
のレジスト塗布→ＲＩＥエッチング→Ｗｅｔエッチング
→レジスト剥離の４工程で剣山状の突起を除去した後に
ポリシリコン膜のＣＭＰを行ったウェハと、図２（ｇ）
に示す本発明のウェハのエッジ部及びベベル部研磨を行
ったウェハを、それぞれ２５枚ずつ準備した。準備した
ウェハをカセットにいれ、スロット１（一番下）のウェ
ハを別のカセットのスロット２５（一番上）、スロット
２のウェハを別のカセットのスロット２４にという方法
で、すべてのウェハを別のカセットに入れ替えるという
作業を、搬送ロボットで１０回行った後、ウェハ上の
０．２μｍ以上のパーティクルの増加を調べてみた。
山状の突起を有するウェハ、図７（ｉ）に示す従来技術
のレジスト塗布→ＲＩＥエッチング→Ｗｅｔエッチング
→レジスト剥離の４工程で剣山状の突起を除去した後に
ポリシリコン膜のＣＭＰを行ったウェハと、図２（ｇ）
に示す本発明のウェハのエッジ部及びベベル部研磨を行
ったウェハを、それぞれ２５枚ずつ準備した。準備した
ウェハをカセットにいれ、スロット１（一番下）のウェ
ハを別のカセットのスロット２５（一番上）、スロット
２のウェハを別のカセットのスロット２４にという方法
で、すべてのウェハを別のカセットに入れ替えるという
作業を、搬送ロボットで１０回行った後、ウェハ上の
０．２μｍ以上のパーティクルの増加を調べてみた。
【００４１】その結果、図６（ｄ）に示す剣山状の突起
を有するウェハでは、パーティクルが平均３２６個の増
加していた。図７（ｉ）に示す従来技術により剣山状の
突起を除去しポリシリコンのＣＭＰまで行ったウェハで
は、パーティクルが平均２２個の増加していた。図２
（ｇ）に示す本発明のウェハエッジ（ベベル）研磨を行
ったウェハでは、平均３個の増加という結果が得られ
た。
を有するウェハでは、パーティクルが平均３２６個の増
加していた。図７（ｉ）に示す従来技術により剣山状の
突起を除去しポリシリコンのＣＭＰまで行ったウェハで
は、パーティクルが平均２２個の増加していた。図２
（ｇ）に示す本発明のウェハエッジ（ベベル）研磨を行
ったウェハでは、平均３個の増加という結果が得られ
た。
【００４２】従って、剣山状の突起を有するウェハでは
パーティクルの増加が著しいこと、また剣山状の突起を
取り除いても、うねりのような小さな凹凸を有するウェ
ハではパーティクルの増加があるのに対し、研磨を行い
平滑なウェハエッジ部及びベベル部を持つウェハでは、
パーティクルの増加がほとんどないことが示された。
パーティクルの増加が著しいこと、また剣山状の突起を
取り除いても、うねりのような小さな凹凸を有するウェ
ハではパーティクルの増加があるのに対し、研磨を行い
平滑なウェハエッジ部及びベベル部を持つウェハでは、
パーティクルの増加がほとんどないことが示された。
【００４３】すなわち、剣山状の突起を有しなくても、
ウェハエッジ部やベベル部のうねりのような小さな凹凸
でもパーティクルの発生原因になるため、半導体装置製
造の工程の中で、ウェハエッジ部やベベル部のうねりの
ような小さな凹凸が発生するような場合、ウェハエッジ
（ベベル）研磨を行い、平滑なウェハエッジ（ベベル）
部にすることが、パーティクル発生を抑えることが有効
であることがわかった。
ウェハエッジ部やベベル部のうねりのような小さな凹凸
でもパーティクルの発生原因になるため、半導体装置製
造の工程の中で、ウェハエッジ部やベベル部のうねりの
ような小さな凹凸が発生するような場合、ウェハエッジ
（ベベル）研磨を行い、平滑なウェハエッジ（ベベル）
部にすることが、パーティクル発生を抑えることが有効
であることがわかった。
【００４４】さらに、３工程で研磨を行った場合は、従
来の４工程の中で使用されるＲＩＥエッチング→Ｗｅｔ
エッチングに要するコストよりも安価であるため、コス
ト削減にもつながる。
来の４工程の中で使用されるＲＩＥエッチング→Ｗｅｔ
エッチングに要するコストよりも安価であるため、コス
ト削減にもつながる。
【００４５】［第２の実施形態］図３，４は、本発明の
第２の実施形態に係わる半導体装置の製造工程を示す工
程断面図である。なお、製造工程は、Ｃｕ配線の形成工
程である。先ず、図３（ａ）に示すように、シリコンウ
ェハ１１上にシリコン酸化膜３２形成する。次いで、図
３（ｂ）に示すように、酸化膜を加工するためのレジス
トパターン３３を形成する。
第２の実施形態に係わる半導体装置の製造工程を示す工
程断面図である。なお、製造工程は、Ｃｕ配線の形成工
程である。先ず、図３（ａ）に示すように、シリコンウ
ェハ１１上にシリコン酸化膜３２形成する。次いで、図
３（ｂ）に示すように、酸化膜を加工するためのレジス
トパターン３３を形成する。
【００４６】次いで、図３（ｃ）に示すように、シリコ
ン酸化膜３２をＲＩＥによりエッチング加工した後、レ
ジストを剥離して、配線溝３４を形成する。
ン酸化膜３２をＲＩＥによりエッチング加工した後、レ
ジストを剥離して、配線溝３４を形成する。
【００４７】次いで、図４（ｄ）に示すように、スパッ
タ法によりＴａＮ及びＣｕを順次成膜した後、メッキで
Ｃｕ膜３５を成膜する。なお、図では、ＴａＮ膜及びＣ
ｕ膜３５を１層の金属膜として図示している。ＴａＮ膜
及びＣｕ膜の成膜時に、ウェハ１１のエッジ部１１ａや
ベベル部１１ｂにもＴａＮ膜及びＣｕ膜３５が形成され
る。
タ法によりＴａＮ及びＣｕを順次成膜した後、メッキで
Ｃｕ膜３５を成膜する。なお、図では、ＴａＮ膜及びＣ
ｕ膜３５を１層の金属膜として図示している。ＴａＮ膜
及びＣｕ膜の成膜時に、ウェハ１１のエッジ部１１ａや
ベベル部１１ｂにもＴａＮ膜及びＣｕ膜３５が形成され
る。
【００４８】次いで、図４（ｅ）に示すように、ウェハ
１１のエッジ部１１ａ及びベベル部１１ｂに対して研磨
を行い、ウェハ１１のエッジ部１１ａ及びベベル部１１
ｂのＴａＮ膜及びＣｕ膜３５を取り除く。次いで、図４
（ｆ）に示すように、Ｃｕ膜及びＴａＮ膜３５に対して
ＣＭＰを行って平坦化すると共に、シリコン酸化膜３２
上の余分なＣｕ膜及びＴａＮ膜３５を除去する。
１１のエッジ部１１ａ及びベベル部１１ｂに対して研磨
を行い、ウェハ１１のエッジ部１１ａ及びベベル部１１
ｂのＴａＮ膜及びＣｕ膜３５を取り除く。次いで、図４
（ｆ）に示すように、Ｃｕ膜及びＴａＮ膜３５に対して
ＣＭＰを行って平坦化すると共に、シリコン酸化膜３２
上の余分なＣｕ膜及びＴａＮ膜３５を除去する。
【００４９】次いで、図４（ｇ）に示すように、上層の
配線層の形成のためにシリコン窒化膜及びシリコン酸化
膜３６をプラズマＣＶＤ法で形成する。なお、図４
（ｇ）では、シリコン窒化膜及びシリコン酸化膜を同一
の絶縁層として図示している。以上の工程で、ウェハ表
面・裏面・エッジ（ベベル）部全てにおいて、Ｃｕが露
出していないのが確認できた。
配線層の形成のためにシリコン窒化膜及びシリコン酸化
膜３６をプラズマＣＶＤ法で形成する。なお、図４
（ｇ）では、シリコン窒化膜及びシリコン酸化膜を同一
の絶縁層として図示している。以上の工程で、ウェハ表
面・裏面・エッジ（ベベル）部全てにおいて、Ｃｕが露
出していないのが確認できた。
【００５０】これにより、つぎの工程としてリソグラフ
ィを行うためレジスト塗布装置や露光装置の汚染、さら
に次の工程である、酸化膜のＲＩＥエッチングでのＲＩ
Ｅエッチングチャンバーやウェハ自体のＣｕによる汚
染、また、さらに次の工程での、レジスト剥離でのプロ
セスチャンバーおよびウェハの汚染や酸化されたＣｕに
よるパーティクルの発生もなくなった。
ィを行うためレジスト塗布装置や露光装置の汚染、さら
に次の工程である、酸化膜のＲＩＥエッチングでのＲＩ
Ｅエッチングチャンバーやウェハ自体のＣｕによる汚
染、また、さらに次の工程での、レジスト剥離でのプロ
セスチャンバーおよびウェハの汚染や酸化されたＣｕに
よるパーティクルの発生もなくなった。
【００５１】また、実施例ではＣｕを例に示したが、汚
染が問題となる工程は、ＦＲＡＭにおけるＰＺＴ誘電膜
やＲｕ電極の成膜など数限りなくあり、これらも、エッ
ジ（ベベル）部研磨により汚染の問題は解決できる。
染が問題となる工程は、ＦＲＡＭにおけるＰＺＴ誘電膜
やＲｕ電極の成膜など数限りなくあり、これらも、エッ
ジ（ベベル）部研磨により汚染の問題は解決できる。
【００５２】なお、本発明は、上記実施形態に限定され
るものではなく、その要旨を逸脱しない範囲で、種々変
形して実施することが可能である。
るものではなく、その要旨を逸脱しない範囲で、種々変
形して実施することが可能である。
【００５３】
【発明の効果】以上説明したように本発明によれば、半
導体基板を含む被処理基板の端部をエッチングすること
により、ウェハの端部に発生した剣山状の突起の除去を
迅速な工程で行うことができ、工期の短縮化並びに製造
コストの低減を図り得る。
導体基板を含む被処理基板の端部をエッチングすること
により、ウェハの端部に発生した剣山状の突起の除去を
迅速な工程で行うことができ、工期の短縮化並びに製造
コストの低減を図り得る。
【００５４】また、半導体基板を含む被処理基板の端部
をエッチングすることにより、基板端部に金属膜が露出
することを抑制し、プロセス装置及びウェハの汚染、並
びにパーティクルの発生を抑制することができる。
をエッチングすることにより、基板端部に金属膜が露出
することを抑制し、プロセス装置及びウェハの汚染、並
びにパーティクルの発生を抑制することができる。
【図１】第１の実施形態に係わる半導体装置の製造工程
を示す工程断面図。
を示す工程断面図。
【図２】第１の実施形態に係わる半導体装置の製造工程
を示す工程断面図。
を示す工程断面図。
【図３】第２の実施形態に係わる半導体装置の製造工程
を示す工程断面図。
を示す工程断面図。
【図４】第２の実施形態に係わる半導体装置の製造工程
を示す工程断面図。
を示す工程断面図。
【図５】従来の半導体装置の製造工程を示す工程断面
図。
図。
【図６】従来の半導体装置の製造工程を示す工程断面
図。
図。
【図７】従来の半導体装置の製造工程を示す工程断面
図。
図。
【図８】従来の半導体装置の製造工程を示す工程断面
図。
図。
【図９】従来の半導体装置の製造工程を示す工程断面
図。
図。
１１…シリコン基板 １１ａ…エッジ部 １１ｂ…ベベル部 １２…シリコン窒化膜 １３…シリコン酸化膜 １４…レジストパターン １５…レジストパターン １６…トレンチ １７…突起 １８…ポリシリコン膜 ３２…シリコン酸化膜 ３３…レジストパターン ３４…配線溝 ３５…Ｃｕ膜及びＴａＮ膜 ３６…シリコン窒化膜及びシリコン酸化膜
Claims (4)
- 【請求項１】半導体基板に、半導体素子を形成する半導
体装置の製造方法において、 前記半導体基板を含む被処理基板の端部を選択的に研磨
する工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】前記被処理基板の端部の研磨は、 該被処理基板に凹凸が形成される工程の後に行われるこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項３】前記被処理基板に凹凸が発生する工程が、
ドライエッチング工程であることを特徴とする請求項２
に記載の半導体装置の製造方法。 - 【請求項４】前記被処理基板の端部の研磨は、 前記半導体基板、或いは該被処理基板に対して所定の処
理を行うプロセス装置の汚染となる材料の成膜工程の後
に行われることを特徴とする請求項１に記載の半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000163045A JP2001345294A (ja) | 2000-05-31 | 2000-05-31 | 半導体装置の製造方法 |
| US09/870,085 US6924236B2 (en) | 2000-05-31 | 2001-05-30 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000163045A JP2001345294A (ja) | 2000-05-31 | 2000-05-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001345294A true JP2001345294A (ja) | 2001-12-14 |
| JP2001345294A5 JP2001345294A5 (ja) | 2005-06-16 |
Family
ID=18666862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000163045A Pending JP2001345294A (ja) | 2000-05-31 | 2000-05-31 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6924236B2 (ja) |
| JP (1) | JP2001345294A (ja) |
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