KR20030044205A - 반도체 제조 장치 및 방법 - Google Patents

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KR20030044205A
KR20030044205A KR1020010074875A KR20010074875A KR20030044205A KR 20030044205 A KR20030044205 A KR 20030044205A KR 1020010074875 A KR1020010074875 A KR 1020010074875A KR 20010074875 A KR20010074875 A KR 20010074875A KR 20030044205 A KR20030044205 A KR 20030044205A
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Abstract

본 발명은 반도체 제조 장치 및 방법에 관한 것으로, 특히 상부에 소정의 박막이 증착된 반도체 웨이퍼를 고정시키는 웨이퍼 척과, 반도체 웨이퍼에 식각 가스를 주입하여 소정의 패턴을 형성하는 공정 챔버에 있어서, 웨이퍼 척 상에 고정되는 반도체 웨이퍼의 에지 부위에 장착되며, 에지 부위의 식각을 방지하는 클램프 및 쉐도우 링을 이용하여 반도체 웨이퍼의 에지 부위에 가이드링을 형성함으로써, 이후 진행되는 씨엠피 공정 시에 패턴의 에지 부분이 오버 폴리싱되는 현상을 막을 수 있을 뿐만 아니라, 반도체 소자의 신뢰성 생산성을 향상시킬 수 있는 효과가 있다.

Description

반도체 제조 장치 및 방법{METHOD AND APPARATUS FOR FABRICATING SEMICONDUCTOR}
본 발명은 반도체 제조 장치 및 방법에 관한 것으로서, 특히 씨엠피 공정 시에 반도체 웨이퍼 에지 부위의 오버 폴리싱을 방지할 수 있는 가드링을 형성하는 반도체 제조 장치 및 방법에 관한 것이다.
일반적으로, 씨엠피(CMP : Chemical Mechanical Polishing) 공정은 절연 막의 평탄화 공정 및 금속 막의 다마신(Damascene) 공정을 위한 수단으로 이용되고 있다.
씨엠피 공정은 슬러리와 패드(Pad)의 마찰력을 이용하여 반도체 웨이퍼인 웨이퍼 표면을 가공하는 것으로 슬러리, 패드, 백킹 필름(Backng Film), 다이아몬드 컨디셔너(Diamond Conditioner) 등의 다양한 소모품이 이용되고, 가공하고자 하는 반도체 웨이퍼 표면을 패드 상에 밀착시켜 가공하는 것으로 패드와 웨이퍼간의 압력 분포에 따라 폴리싱(Polishing) 특성이 달라진다.
블랭킷(blanket) 웨이퍼 내에서 폴리싱 양을 균일하게 유지하는 수단으로 웨이퍼 뒷 부분의 압력을 조절하거나, 웨이퍼 에지(Edge) 부분의 폴리싱 양을 제어하는 수단으로 씨엠피 장비의 외주에 있는 리테이너 링(Retainer Ring)의 압력을 조절할 수 있다. 그러나, 칩 레이아웃(Chip Layout), 패턴의 밀도(density) 및 패턴의 높이(height) 등에 의해서 유발되는 폴리싱 특성은 조절하기 어려운 문제점이 있다.
씨엠피 공정 이전에 반도체 소자 형성 방법으로 반도체 웨이퍼의 상부에 소정의 박막을 증착하고, 사진 및 식각 공정을 통해 소정의 패턴을 형성한다.
이때 식각 공정 진행 전에 사진 공정에서 반도체 웨이퍼에 도포된 포토 레지스터 중에서 반도체 웨이퍼의 에지 부위에 도포된 포토 레지스터는 포토 레지스터의 오염 및 파티클 생성 억제를 위해서 린스 되어진다.
식각 공정 및 사진 공정에 대한 설명은 이하에서 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 1b는 종래 기술에 따른 반도체 소자의 형성 과정을 나타내는 단면도이다.
도 1a를 참조하면, 씨엠피 공정 이전에 진행되는 패턴 형성을 위하여 반도체 웨이퍼(10) 상부에 소정의 절연 막을 증착하고, 사진 및 식각 공정을 이용하여 소정의 패턴을 형성한다.
이때, 사진(photo) 공정은 반도체 웨이퍼(10)의 상부에 소정의 절연 막을 증착하고, 절연 막의 상부에 반사 방지층 및 포토 레지스터를 순차적으로 코팅한 후, 반도체 웨이퍼의 에지 부위(12)에 대해서 세정 공정을 진행하여 에지 부위(12)에 잔존하는 포토 레지스트를 제거하고, 마스크를 이용하여 포토 레지스터 리소그래피를 형성한 후에 반응 이온 식각(RIE : Reactive Ion Etching) 공정을 진행하여 소정의 패턴(11)을 형성한다.
일반적으로 이온 식각 공정은 웨이퍼가 전면적으로 노출되기 때문에 포토 레지스트가 없는 패턴 영역이나 포토 레지스트가 세정(Rinse)된 반도체 웨이퍼의 에지 부위(12)가 식각되기 때문에 식각 양에 상응되는 단차가 형성된다.
이온 식각 공정에서 생성된 패턴(11) 상에 소정 막을 증착한 후 씨엠피 공정을 진행하면 포토 레지스트가 세정된 에지 부위(12)의 단차 부위에서 과도한 폴리싱이 진행되어, 도 1b에 도시된 바와 같이, 반도체 웨이퍼(10)이 손상되는 문제점이 있다.
이를 막기 위해서 덤미 칩(Dummy Chip)이 이용되고 있으나 이는 반도체 소자의 수율 감소의 요인이 되고, 포토 레지스트 세정을 하지 않으면 반도체 웨이퍼의 에지 부위 손상을 막을 수는 있지만 반도체 웨이퍼 이송 중에 포토 레지스트에 의한 오염을 야기시킬 수 있을 뿐만 아니라 반도체 웨이퍼의 에지 부위에 파티클을 형성시킬 수 있는 문제점이 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 식각 공정 시에 클램프를 이용하여 반도체 웨이퍼의 에지 부위가 식각되는 것을 억제하는 반도체 제조 장치를 제공하고자 한다.
본 발명의 다른 목적은 식각 공정 시에 쉐도우 링을 이용하여 반도체 웨이퍼의 에지 부위가 식각되는 것을 억제하는 반도제조 장치를 제공하고자 한다.
본 발명의 또 다른 목적은, 반도체 웨이퍼의 에지 부위에 가드 링을 형성하여 이후 진행되는 씨엠피 공정에서 에지 부위와 패턴 사이의 단차에 의한 오버 폴리싱을 방지하는 반도체 제조 방법을 제공하고자 한다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 상부에 소정의 박막이 증착된 반도체 웨이퍼를 고정시키는 웨이퍼 척과, 상기 반도체 웨이퍼에 식각 가스를 주입하여 소정의 패턴을 형성하는 공정 챔버에 있어서, 상기 웨이퍼 척 상에 고정되는 반도체 웨이퍼의 에지 부위에 장착되며, 상기 에지 부위의 식각을 방지하는 클램프를 포함한다.
본 발명의 다른 목적을 달성하기 위하여 본 발명은, 상부에 소정의 박막이 증착된 반도체 웨이퍼를 고정시키는 웨이퍼 척과, 상기 반도체 웨이퍼에 식각 가스를 주입하여 소정의 패턴을 형성하는 공정 챔버에 있어서, 상기 웨이퍼 척 상에 고정되는 반도체 웨이퍼의 상측 일정 거리에 장착되어 상기 반도체 웨이퍼의 에지 부위의 식각을 방지하는 쉐도우 링을 포함한다.
본 발명의 또 다른 목적을 달성하기 위하여 본 발명은, 상부에 소정의 박막이 형성된 반도체 웨이퍼를 이용한 반도체 제조 방법에 있어서, 상기 박막의 상부에 포토 레지스터를 도포한 후, 상기 반도체 웨이퍼의 에지 부위에 도포된 상기 포토 레지스터를 제거하는 제 1 공정과, 상기 포토 레지스터가 제거된 반도체 웨이퍼의 에지 부위를 제외한 반도체 웨이퍼를 소정의 식각 가스로 식각하여 소정의 패턴을 형성하는 제 2 공정과, 상기 패턴 형성과 함께 상기 반도체 웨이퍼의 에지 부위에 가드링을 형성하는 제 3 공정과, 상기 소정의 패턴과 가드링이 형성된 반도체 웨이퍼를 평탄화시켜 반도체 소자를 형성하는 제 4 공정을 포함한다.
도 1a 내지 1b는 종래 기술에 따른 반도체 소자의 형성 과정을 나타내는 단면도이고,
도 2는 본 발명의 바람직한 일 실시 예에 따른 반도체 제조 장치에서 이온 식각 장치의 공정 챔버를 나타내는 단면도이고,
도 3은 본 발명의 바람직한 다른 실시 예에 따른 반도체 제조 장치에서 이온 식각 장치의 공정 챔버를 나타내는 단면도이고,
도 4a 내지 도 4b는 본 발명에 따른 반도체 소자의 형성 과정을 나타내는 공정 도이다.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 공정 챔버 101 : 웨이퍼 척
102, 200 : 반도체 웨이퍼 103 : 가스 분사 헤드
104 : 클램프 105 : 쉐도우 링
210 : 패턴 220 : 가이드링
본 발명의 실시 예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해할 수 있을 것이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 제조 장치에서 공정 챔버의 내부를 나타내는 단면도이고, 도 3은 본 발명의 다른 실시 예에 따른 반도체 제조 장치에서 공정 챔버의 내부를 나타내는 단면도이다.
도 2를 참조하면, 반도체 제조 장치 중에서 이온 식각 공정에 사용되는 공정 챔버(100)의 내부는 반도체 웨이퍼를 고정시키는 웨이퍼 척(101), 웨이퍼 척(101)에 의해서 고정되는 반도체 웨이퍼(102), 식각 공정을 위해서 공정 챔버(100) 내부에 가스를 분사시키는 가스 분사 헤드(103) 및 이온 식각 공정 시에 반도체 웨이퍼(102)의 에지 부위 식각을 방지해주는 클램프(104)로 구성된다.
반도체 웨이퍼(102)을 이용하여 반도체 소자 형성 시에 반도체 웨이퍼(102) 상부에 소정의 박막을 증착한 후에 사진 및 식각 공정을 이용하여 소정의 패턴을 형성한다.
반도체 소자 형성 공정의 포토 공정에 있어서 포토 레지스터의 오염 및 파티클 생성을 억제하기 위한 수단으로 반도체 웨이퍼(102)의 에지 부위를 에지 린스를 함으로써, 반도체 웨이퍼(102)의 에지 부위에 잔존하는 포토레지스터를 제거한다.
클램프(104)는 식각 공정 시에 웨이퍼 척(101)에 의해서 고정된 반도체 웨이퍼(102)의 에지 부위를 고정시키고, 식각 공정 진행 시에 클램프(104)에 의해서 고정된 에지 부위에는 식각이 되지 않으므로 반도체 웨이퍼(102)의 에지 부위에는 가드 링이 형성된다.
식각 공정 이후에 반도체 소자를 형성하기 위해 진행되는 씨엠피(CMP : Chemical Mechanical Polishing) 공정은 외부에서 공급되는 슬러리와 패드의 마찰력을 이용하여 반도체 웨이퍼(102) 표면을 가공하기 때문에 반도체 웨이퍼(102)에 형성되는 소자 레이아웃, 소자 형성을 위한 패턴의 밀도 및 패턴의 두께 등에 의해 폴리싱 특성이 달라진다.
이러한 CMP 공정은 식각 공정에 의해서 형성된 패턴을 형성한 후에 절연막을 증착하고 진행됨에 있어서 반도체 웨이퍼(102)의 에지 부위에는 단차가 발생되는데, 이러한 단차는 반도체 웨이퍼(102)의 에지 부위에 형성된 가드링에 의해서 방지될 수 있다.
그러므로, 에지 부위에 형성된 가드링은 반도체 웨이퍼(102)의 상부에 형성된 패턴 상부에 씨엠피 공정을 위해서 증착된 절연막의 평탄화를 이룰 수 있고, 단차에 의한 에지 부위의 반도체 소자 오버 폴리싱을 막을 수 있으며 이에 따라 반도체 소자의 신뢰성 및 생산성을 향상시킬 수 있다.
본 발명의 다른 실시 예에 따른 공정 챔버(100)는, 도 3을 참조하면, 반도체 웨이퍼를 고정시키는 웨이퍼 척(101), 웨이퍼 척(101)에 의해서 고정되는 반도체 웨이퍼(102), 식각 공정을 위해서 공정 챔버(100) 내부에 가스를 분사시키는 가스 분사 헤드(103) 및 이온 식각 공정 시에 반도체 웨이퍼(102)의 에지 부위 식각을 방지해주는 세도우 링(105)으로 구성된다.
반도체 웨이퍼(102)을 이용하여 반도체 소자 형성 시에 반도체 웨이퍼(102) 상부에 소정의 박막을 증착한 후에 사진 및 식각 공정을 이용하여 소정의 패턴을 형성한다.
반도체 소자 형성 공정의 사진 공정에 있어서 포토 레지스터의 오염 및 파티클 생성을 억제하기 위한 수단으로 반도체 웨이퍼(102)의 에지 부위를 에지 린스를 함으로써, 반도체 웨이퍼(102)의 에지 부위에 잔존하는 포토레지스터를 제거한다.
쉐도우링(105)은 식각 공정 시에 에지 부위의 식각을 방지하여 반도체 웨이퍼(102)의 에지 부위에 가드링을 형성한다.
식각 공정 이후에 반도체 소자를 형성하기 위해 진행되는 씨엠피 공정은 외부에서 공급되는 슬러리와 패드의 마찰력을 이용하여 반도체 웨이퍼(102) 표면을 가공하기 때문에 반도체 웨이퍼(102)에 형성되는 소자 레이아웃, 소자 형성을 위한 패턴의 밀도 및 패턴의 두께 등에 의해 폴리싱 특성이 달라진다.
이러한 CMP 공정은 식각 공정에 의해서 형성된 패턴을 형성한 후에 절연막을 증착하고 진행됨에 있어서 반도체 웨이퍼(102)의 에지 부위에는 단차가 발생되는데, 이러한 단차는 반도체 웨이퍼(102)의 에지 부위에 형성된 가드링에 의해서 방지될 수 있다.
그러므로, 에지 부위에 형성된 가드링은 씨엠피 공정을 위해서 패턴 상부에 증착된 절연막의 평탄화를 이룰 수 있고, 단차에 의한 에지 부위의 반도체 소자 오버 폴리싱을 막을 수 있으며 이에 따라 반도체 소자의 신뢰성 및 생산성을 향상시킬 수 있다.
상기와 같은 구성을 갖는 공정 챔버를 이용한 반도체 소자 형성 과정은 도 4a 내지 4b를 참조하여 설명하기로 한다.
도 4a 내지 4b는 본 발명의 공정 챔버를 이용한 반도체 소자 형성 과정을 나타내는 공정도이다.
도 4a를 참조하면, 반도체 웨이퍼(200)의 상부에 소정의 박막을 증착하고, 사진 및 식각 공정을 이용하여 소정의 패턴(210)을 형성한다. 이때 반도체 웨이퍼(200)의 상부에 증착되는 소정의 박막은 산화막(Oxide) 또는 SiN(실리콘 질화막)과 같은 절연막이나 TI(티타늄), TiN(티타늄 질화막), W(텅스텐), Al(알루미늄) 또는 Cu(구리)와 같은 도전막이다.
여기서, 패턴 형성을 위한 사진 공정에 있어서 반도체 웨이퍼(200) 상부에는 패턴(210) 형성을 위해 박막 상부에 포토 레지스터가 도포되는데, 이렇게 반도체 웨이퍼(200) 상부에 도포된 포토 레지스터 중에서 반도체 웨이퍼(102)의 에지 부위에 도포된 포토 레지스터는 포토 레지스터의 오염 및 파티클 생성을 억제하기 위해서 에지 린스를 통해 제거된다. 여기서 에지 린스되는 에지 부위는 3mm 이하이다.
이렇게 포토 레지스터가 제거된 에지 부위는 식각 공정을 진행하기 위한 공정 챔버(100)에 설치된 클램프(104)로 인하여 식각 가스에 노출되지 않게 되고, 식각 공정 진행 후에 클램프(104)에 의해서 둘러 쌓인 에지 부위에는 가드링(220)이 형성된다.
이러한 가드링(220)은 식각 공정 후에 진행되는 씨엠피 공정에서 형성되는 패턴(210)과 에지 부위의 단차를 없애줌으로, 에지 부위와 패턴(210)의 오버 폴리싱을 방지할 수 있다.
여기서는 본 발명의 바람직한 실시 예로써 클램프(104)를 이용하여 가드링을 형성하는 것을 예로 들었지만 식각 공정을 진행하는 공정 챔버(100)에 반도체 웨이퍼 척(101)과 소정 거리 이격된 상부에 쉐도우 링(105)을 설치하여 식각 공정 시반도체 웨이퍼(100)의 에지 부위를 식각 조건으로부터 보호하며 에지 부위에 가드링(220)을 형성하는 것도 클램프(104)를 이용하여 가드링(220)을 형성하는 것과 동일한 효과를 얻을 수 있다.
가드링(220)과 패턴(210)이 형성된 반도체 웨이퍼(200)은 씨엠피 공정을 통해, 도 4b에 도시된 바와 같이, 소정의 반도체 소자가 형성된다. 씨엠피 공정 진행 시에 패턴(210)과 에지 부위 단차에 의한 패턴(210) 및 에지 부위 오버 폴리싱은 가드링(220)에 의해서 막을 수 있다.
이상 설명한 바와 같이, 반도체 소자를 제조하기 위한 평탄화 공정 이전에 패턴 형성 공정에 있어서, 반도체 웨이퍼의 에지 부위가 식각되는 것을 억제하기 위해서 식각 공정 시에 클램프 또는 쉐도우 링을 이용하여 반도체 웨이퍼의 에지 부위에 가드링을 형성함으로써, 이후 진행되는 씨엠피 공정 시에 패턴의 에지 부분이 오버 폴리싱되는 현상을 막을 수 있을 뿐만 아니라, 반도체 소자의 신뢰성 생산성을 향상시킬 수 있는 효과가 있다.

Claims (8)

  1. 상부에 소정의 박막이 증착된 반도체 웨이퍼를 고정시키는 웨이퍼 척과, 상기 반도체 웨이퍼에 식각 가스를 주입하여 소정의 패턴을 형성하는 공정 챔버에 있어서,
    상기 웨이퍼 척 상에 고정되는 반도체 웨이퍼의 에지 부위에 장착되며, 상기 에지 부위의 식각을 방지하는 클램프를 포함하는 반도체 제조 장치.
  2. 제 1 항에 있어서,
    상기 클램프는,
    상기 에지 부위의 식각을 억제하여 상기 에지 부위에 가드링을 형성시키는 것을 특징으로 하는 반도체 제조 장치.
  3. 상부에 소정의 박막이 증착된 반도체 웨이퍼를 고정시키는 웨이퍼 척과, 상기 반도체 웨이퍼에 식각 가스를 주입하여 소정의 패턴을 형성하는 공정 챔버에 있어서,
    상기 웨이퍼 척 상에 고정되는 반도체 웨이퍼의 상측 일정 거리에 장착되어 상기 반도체 웨이퍼의 에지 부위의 식각을 방지하는 쉐도우 링을 포함하는 것을 특징으로 하는 반도체 제조 장치.
  4. 제 3 항에 있어서,
    상기 쉐도우 링은,
    상기 반도체 웨이퍼의 에지 부위의 식각을 억제하여 상기 에지 부위에 가드링을 형성시키는 것을 특징으로 하는 반도체 제조 장치.
  5. 상부에 소정의 박막이 형성된 반도체 웨이퍼를 이용한 반도체 제조 방법에 있어서,
    상기 박막의 상부에 포토 레지스터를 도포한 후, 상기 반도체 웨이퍼의 에지 부위에 도포된 상기 포토 레지스터를 제거하는 제 1 공정과,
    상기 포토 레지스터가 제거된 반도체 웨이퍼의 에지 부위를 제외한 반도체 웨이퍼를 소정의 식각 가스로 식각하여 소정의 패턴을 형성하는 제 2 공정과,
    상기 패턴 형성과 함께 상기 반도체 웨이퍼의 에지 부위에 가드링을 형성하는 제 3 공정과,
    상기 소정의 패턴과 가드링이 형성된 반도체 웨이퍼를 평탄화시켜 반도체 소자를 형성하는 제 4 공정을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 3 항에 있어서,
    상기 박막은,
    산화막 또는 SiN과 같은 절연막인 것을 특징으로 하는 반도체 소자 방법.
  7. 제 3 항에 있어서,
    상기 박막은,
    TI, TiN, W, Al 또는 CU와 같은 도전막인 것을 특징으로 하는 반도체 제조 방법.
  8. 제 3 항에 있어서,
    상기 포토 레지스터를 제거하는 반도체 웨이퍼의 에지 부위는, 3mm 이하로 적용하는 것을 특징으로 하는 반도체 제조 방법.
KR1020010074875A 2001-11-29 2001-11-29 반도체 제조 장치 및 방법 KR20030044205A (ko)

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