KR20010003142A - 화학·기계적 평탄화 및 스핀 에치 공정을 이용한 반도체 소자의 상감형 금속배선 형성방법 - Google Patents

Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 금속배선 형성 공정에 관한 것이며, 더 자세히는 상감형(damascene type) 금속배선 형성 공정에 관한 것이다. 본 발명은 베리어 금속/배선 금속으로 상감형 금속배선을 형성할 때, 금속 디싱 및 층간절연막 침식을 완화시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다. 본 발명은 상감형 금속배선 형성시 베리어 금속과 배선 금속의 연마 선택비 차에 의해 발생하는 화학·기계적 평탄화(CMP) 공정시의 금속 디싱 및 층간절연막 침식 현상을 완화시키기 위하여, 금속의 평탄화와 베리어 금속의 평탄화에 각각 다른 프로세스 즉, 스핀 에치와 CMP를 적용하는 기술이다.

Description

화학·기계적 평탄화 및 스핀 에치 공정을 이용한 반도체 소자의 상감형 금속배선 형성방법{Method for forming damascene type metal wire in semiconductor device using chemical mechanical planarization and spin etch process}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 금속배선 형성 공정에 관한 것이며, 더 자세히는 상감형(damascene type) 금속배선 형성 공정에 관한 것이다.

반도체 소자의 고집적화에 따라 디자인 룰(design rule)의 축소가 가속되고 있으며, 이에 따라 금속배선의 피치(pitch)가 줄어들고 있어 통상적인 금속배선 공정을 적용할 경우에는 고단차비를 가지는 금속배선의 형성시 금속배선의 CD(critical dimension) 균일도(uniformity), 라인 식각 프로파일(line etch profile) 및 포토레지스트의 식각 선택비 등에서 만족할만한 결과를 얻기 힘들게 되었다. 이를 개선하기 위해서는 하드 마스크(hard mask) 등을 사용하여야 하며, 이에 따른 제조비용의 증가와 소자 개발 일정의 지연이라는 문제점이 도출된다.

한편, 상감형 금속배선 공정은 상기의 문제점을 해결할 수 있는 기술로 차세대 초고집적 소자에 적용이 유망하다.

상감형 금속배선 공정은 통상 층간절연막에 라인용 트렌치 및 콘택홀을 형성하고, 베리어 금속(Ti, TiN, Ta, TaN, WN_x등)과 배선 금속(Al, W, Cu 등)을 증착한 후 화학·기계적 평탄화(chemical mechanical planarization, CMP) 기술을 이용하여 층간절연막 상부에 있는 베리어 금속 및 배선 금속을 제거하는 과정을 거치고 있다.

CMP에 사용되는 슬러리(slurry)는 배선 금속과 베리어 금속에 대한 연마비가 동일한 것이 바람직하다. 그러나, 현 반도체 공정에 사용되는 배선 금속 및 베리어 금속에 같은 연마 특성을 나타내는 슬러리는 거의 없는 실정이다. 상용화된 슬러리의 경우, 베리어 금속에 대한 배선 금속의 연마선택비가 보통 3 이상이며, 연마선택비가 클수록 베리어 금속 연마 과정 중에 배선 금속의 디싱(dishing)과 층간절연막 침식(erosion) 현상이 심화된다. 즉, 금속 CMP 공정시 하부 층간절연막이 연마정지막으로 작용하기 때문에 층간절연막이 노출되는 순간부터 연마 속도는 현저히 떨어지게 된다. 이 과정에서 라인용 트렌치 부분에서는 계속 연마가 진행되어 디싱이 발생하게 되고, 금속배선 패턴이 밀집한 영역에서는 이러한 디싱에 의해 층간절연막의 단위 면적당 연마 압력이 증가하기 때문에 금속배선 패턴이 밀집하지 않은 영역에 비해 층간절연막의 연마가 빠르게 진행되는 층간절연막 침식 현상이 발생하게 된다.

CMP 공정시 이러한 금속 디싱과 층간절연막 침식 현상은 패턴 밀도에 크게 의존하기 때문에 CMP 공정후 웨이퍼 전체의 연마 균일도가 국부적으로 크게 차이나 나게 되어 후속 공정에 영향을 주게 된다.

이와 같은 문제점을 완화시키기 위하여 베리어 금속용 슬러리가 개발 중에 있다. 금속 디싱 및 층간절연막 침식 현상을 완화하기 위한 베리어 금속용 슬러리는 배선 금속에 대한 베리어 금속의 연마선택비가 매우 커야하는데 아직 이와 같은 특성을 지닌 슬러리는 개발되지 않았다.

본 발명은 베리어 금속/배선 금속으로 상감형 금속배선을 형성할 때, 금속 디싱 및 층간절연막 침식을 완화시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 상감형 금속배선 형성 공정도.

도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 상감형 금속배선 형성 공정도.

* 도면의 주요 부분에 대한 부호의 설명

20 : 층간절연막

21 : 베리어 금속

22 : 배선 금속

본 발명은 상감형 금속배선 형성시 베리어 금속과 배선 금속의 연마 선택비 차에 의해 발생하는 CMP 공정시의 금속 디싱 및 층간절연막 침식 현상을 완화시키기 위하여, 금속의 평탄화와 베리어 금속의 평탄화에 각각 다른 프로세스 즉, 스핀 에치와 CMP를 적용하는 기술이다.

상기의 기술적 과제를 해결하기 위한 본 발명은, 반도체 소자의 상감형 금속배선 형성방법에 있어서, 소정의 하부층이 형성된 반도체 기판 상부에 층간절연막을 형성하는 제1 단계; 상기 층간절연막을 선택 식각하여 콘택홀 및 라인용 트렌치를 형성하는 제2 단계; 상기 제2 단계 수행 후, 전체구조 상부에 베리어 금속 및 배선 금속을 형성하여 상기 라인용 트렌치를 매립하는 제3 단계; 상기 베리어 금속이 노출될 정도로 상기 배선 금속을 스핀 에치하는 제4 단계; 및 화학·기계적 평탄화 공정을 실시하여 상기 층간절연막 상의 상기 베리어 금속을 연마하는 제5 단계를 포함하여 이루어진다.

또한, 본 발명은, 반도체 소자의 상감형 금속배선 형성방법에 있어서, 소정의 하부층이 형성된 반도체 기판 상부에 층간절연막을 형성하는 제1 단계; 상기 층간절연막을 선택 식각하여 콘택홀 및 라인용 트렌치를 형성하는 제2 단계; 상기 제2 단계 수행 후, 전체구조 상부에 베리어 금속 및 배선 금속을 형성하여 상기 라인용 트렌치를 매립하는 제3 단계; 상기 배선 금속 상의 상기 라인용 트렌치에 오버랩되는 영역에 식각방지 패턴을 형성하는 제4 단계; 상기 식각방지 패턴을 이용하여 노출된 상기 배선 금속을 스핀 에치하는 제5 단계; 및 화학·기계적 평탄화 공정을 실시하여 상기 식각방지 패턴 및 상기 층간절연막 상의 상기 베리어 금속을 연마하는 제6 단계를 포함하여 이루어진다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

첨부된 도면 도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 상감형 금속배선 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.

본 실시예에 따른 공정은 다음과 같이 진행한다. 우선, 도 1a에 도시된 바와 같이 소정의 하부층 공정을 마치고 평탄화된 층간절연막(20)을 형성한 상태에서 층간절연막(20)을 선택 식각하여 콘택홀(도시되지 않음) 및 라인용 트렌치를 형성하고, 전체구조 상에 베리어 금속(21)과 배선 금속(22)을 차례로 증착한다.

다음으로, 도 1b에 도시된 바와 같이 스핀 에치 방식을 사용하여 배선 금속(22)을 식각한다. 이때, 층간절연막(20) 상의 베리어 금속(21)은 제거되지 않고 남아 있는 상태이다.

계속하여, 도 1c에 도시된 바와 같이 금속 CMP 공정을 실시하여 층간절연막 상의 베리어 금속(21)을 연마해낸다. 이때, 사용되는 슬러리는 가급적 베리어 금속(21)의 연마비가 높고 배선 금속(22)의 연마비는 낮은 것으로 선정한다.

일반적인 상감형 금속배선 형성을 위한 CMP 공정에서 배선 금속의 연마에 필요한 공정시간이 베리어 금속의 연마에 필요한 공정시간보다 훨씬 길기 때문에 배선 금속을 연마하는 공정을 화학적 방법에 의한 제거로 대체하는 경우, 금속 디싱이나 층간절연막 침식이 유발될 수 있는 시간이 크게 줄어들게 되어 결국 금속 디싱이나 층간절연막 침식을 완화시키는 효과를 갖게 된다.

첨부된 도면 도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 상감형 금속배선 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.

본 실시예에 따른 공정은 다음과 같이 진행한다. 우선, 도 2a에 도시된 바와 같이 소정의 하부층 공정을 마치고 평탄화된 층간절연막(30)을 형성한 상태에서 층간절연막(30)을 선택 식각하여 콘택홀(도시되지 않음) 및 라인용 트렌치를 형성하고, 전체구조 상에 베리어 금속(31)과 배선 금속(32)을 차례로 증착한다.

다음으로, 도 2b에 도시된 바와 같이 후속 스핀 에치시 사용되는 용액에 대한 식각방지막(32)을 전체구조 상에 증착한다. 이때, 식각방지막(32)은 베리어 금속(31)과 같은 물질로 형성하는 것이 바람직하다.

계속하여, 도 2c에 도시된 바와 같이 금속 디싱이 발생하는 영역 즉, 라인용 트렌치 영역 상에 포토레지스트 패턴(34)을 형성한다.

이어서, 도 2d에 도시된 바와 같이 포토레지스트 패턴(34)을 식각 마스크로 사용하여 노출된 식각방지막(32)을 선택적으로 식각한 후, 포토레지스트 패턴(34)을 제거한다.

다음으로, 도 2e에 도시된 바와 같이 스핀 에치 방식을 사용하여 층간절연막(30) 상의 배선 금속(32)을 제거하여 트렌치 영역에만 배선 금속(32)이 잔류되도록 한다. 이때, 스핀 에치에 사용되는 화학 용액은 베리어 금속(31)과 식각방지막(33)에 대해 고선택비를 갖는 것을 선정한다.

계속하여, 도 2f에 도시된 바와 같이 금속 CMP 공정을 진행하여 층간절연막(30) 상의 베리어 금속(31)과 잔류하는 식각방지막(33)을 제거한다. 이때, 배선 금속(32)의 스핀 에치 후 트렌치 영역의 배선 금속(32)이 다른 영역에 비해 다소 높은 토폴로지를 나타내지만, CMP 공정에서 패턴이 밀집한 영역의 연마속도가 패턴이 밀하지 않는 영역의 연마속도에 비해 높고 주 연마대상막인 베리어 금속(31)의 두께가 두껍지 않기 때문에 공정변수의 조절을 통해 CMP 후 웨이퍼 전체의 평탄도에는 큰 영향을 미치지 않는다. 이와 같은 공정을 통해 금속 디싱 및 층간절연막 침식을 크게 줄일 수 있다.

이후, 웨이퍼 세척을 실시한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 금속의 평탄화와 베리어 금속의 평탄화에 각각 다른 프로세스 즉, 스핀 에치와 CMP를 적용함으로써 상감형 금속배선 형성시 베리어 금속과 배선 금속의 연마 선택비 차에 의해 발생하는 CMP 공정시의 금속 디싱 및 층간절연막 침식 현상을 완화시키는 효과가 있으며, 이로 인하여 후속 공정에 대한 공정마진의 확보가 용이할 분 아니라 수율의 증가를 기대할 수 있다.

Claims (2)

1. 반도체 소자의 상감형 금속배선 형성방법에 있어서,

   소정의 하부층이 형성된 반도체 기판 상부에 층간절연막을 형성하는 제1 단계;

   상기 층간절연막을 선택 식각하여 콘택홀 및 라인용 트렌치를 형성하는 제2 단계;

   상기 제2 단계 수행 후, 전체구조 상부에 베리어 금속 및 배선 금속을 형성하여 상기 라인용 트렌치를 매립하는 제3 단계;

   상기 베리어 금속이 노출될 정도로 상기 배선 금속을 스핀 에치하는 제4 단계; 및

   화학·기계적 평탄화 공정을 실시하여 상기 층간절연막 상의 상기 베리어 금속을 연마하는 제5 단계

   를 포함하여 이루어진 반도체 소자의 상감형 금속배선 형성방법.
2. 반도체 소자의 상감형 금속배선 형성방법에 있어서,

   소정의 하부층이 형성된 반도체 기판 상부에 층간절연막을 형성하는 제1 단계;

   상기 층간절연막을 선택 식각하여 콘택홀 및 라인용 트렌치를 형성하는 제2 단계;

   상기 제2 단계 수행 후, 전체구조 상부에 베리어 금속 및 배선 금속을 형성하여 상기 라인용 트렌치를 매립하는 제3 단계;

   상기 배선 금속 상의 상기 라인용 트렌치에 오버랩되는 영역에 식각방지 패턴을 형성하는 제4 단계;

   상기 식각방지 패턴을 이용하여 노출된 상기 배선 금속을 스핀 에치하는 제5 단계; 및

   화학·기계적 평탄화 공정을 실시하여 상기 식각방지 패턴 및 상기 층간절연막 상의 상기 베리어 금속을 연마하는 제6 단계

   를 포함하여 이루어진 반도체 소자의 상감형 금속배선 형성방법.