KR100386453B1 - 반도체 장치의 에지 비드 제거 방법 - Google Patents

반도체 장치의 에지 비드 제거 방법 Download PDF

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Abstract

본 발명은 EBR(Edge Bead Removal) 폭의 불안정성에 의한 패터닝 불량을 억제할 수 있도록한 반도체 장치의 에지 비드 제거(EBR) 방법에 관한 것으로, 웨이퍼를 가장자리로부터 안쪽으로 ISO 마스크와 스크레이브 레인의 폭을 같게 하여 식각 공정시에 EBR 지역의 산화막을 제거하는 단계;제 1 폴리 실리콘층(P1)을 형성하고 패터닝하여 제 1 스페이서가 웨이퍼 가장자리에 형성되도록 하고, 상기 제 1 스페이서의 측벽에 제 1 질화막 스페이서를 형성하는 단계;전면에 제 1 BPSG 산화막을 형성하고 측면에 제 2 스페이서(LPC)를 2.1mm로 하여 산화막으로 덮는 단계;전면에 질화막을 형성하고 제 2 폴리 실리콘층을 형성하고 패터닝하여 웨이퍼 에지부에는 제 3 스페이서(P2C)를 LPC보다 0.2mm더 바깥쪽으로 형성하는 단계;전면에 제 2 BPSG 산화막을 형성하고 질화막 형성후에 제 3 폴리 실리콘층(P3)을 형성하고 선택적으로 패터닝하여 에지부의 제 2 BPSG 산화막의 측면에 제 4 스페이서(P3C)를 제 3 스페이서(P2C)보다 0.2mm 차이를 두고 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 장치의 에지 비드 제거 방법{METHOD FOR REMOVING EDGE BEAD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조에 관한 것으로, 특히 EBR(Edge Bead Removal) 폭의 불안정성에 의한 패터닝 불량을 억제할 수 있도록한 반도체 장치의 에지 비드 제거 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 방법은 박막의 증착 및 패터닝, 이온주입 공정, 박막 식각등을 수차례 반복함으로써 형성된다.
이와 같이 박막을 수차례 쌓고 또 패터닝하는 과정에서 웨이퍼의 에지가 두꺼워 지거나 웨이퍼 측벽에 불필요한 막들이 쌓이는 경우 파티클 발생의 오염원이 된다.
특히, 웨이퍼상에 감광막, 비피에스지막(BPSG; boron phospho견 silicate glass), 티이오에스 산화막(TEOS; tetra-ethyl-ortho-silicate), 피에스지와 같이 스핀 코팅법으로 웨이퍼상에 막을 형성하는 경우에 다음과 같은 문제들이 생긴다.
첫째, 스핀 코팅법은 웨이퍼를 매우 빠른 속도로 회전시킨 상태에서 액상 물질을 점적하여 원심력을 이용하여 웨이퍼상에 균일한 평탄성을 갖도록 막을 코팅하는 방법이다.
상기와 같은 스핀 코팅법은 다음과 같은 문제점들을 갖고 있다. 즉, 코팅장치 내에 도입되는 화학물질(chemical)에 섞여 있거나 또는 장치내 작업대에서 발생한 파티클이 웨이퍼의 가장자리에붙어서 웨이퍼 가장자리가 파티클에 오염된다.
웨이퍼 가장자리에 붙은 파티클은 오염되지 않은 웨이퍼 중심부위쪽으로이동하면서 웨이퍼를 전체적으로 오염시키려고 하는 성질이 있다.
또한, 둘째, 웨이퍼 가장자리에 베드(링형상의 장식)를 형성하여 웨이퍼 가장자리가 비정상적으로 두꺼워 지는 문제가 있다. 웨이퍼의 가장자리가 두꺼워 지는 경우 웨이퍼를 이송하기 위한 카세트에 적재할 때 웨이퍼 가장자리가 부서지면서파티클이 발생하여 웨이퍼의 상면을 오염시키는 문제가 있다.
따라서, 그러한 문제를 해결하기 위해 종래에 웨이퍼상에 박막을 형성한 다음에 웨이퍼의 가장자리 부위의 감광막 또는 박막을 식각 제거 함으로써 웨이퍼 가장자리 부분이 두꺼워 지는 것을 방지한다.
또한 웨이퍼 가장자리부분의 오염으로 인해 웨이퍼가 전체적으로 오염되는 것을 방지하는 방법이 있는데 이를 이비알(EBR; edge bead rinsing or edge bead removal)법 즉 에지 베드 제거법이라고 한다.
코팅(Coating) 장비에서 감광제로 도포된 웨이퍼(wafer)를 레이어(layer)마다 일정 폭(width)로 두께(thinner)를 사용하여 에치(edge) 부분을 제거하는데, 256M SD device급 이상에서 식각/막 증착(etch/film deposition)/ CMP 공정을 진행한다.
이와 같은 웨이퍼 에치(wafer edge) 부분의 EBR width 불안정성에 의한 패터닝 불량으로 디펙트 소오스(defect source)로 작용, 수율 저하 및 디바이스 특성 저하의 주요 원인이 된다.
그러나 이와 같은 종래 기술의 EBR 방법에 있어서는 다음과 같은 문제가 있다.
256M SD 디바이스급 이하에서는 CMP(Chemical Mechanical Polishing) 프로세스 적용이 안되어 라인/스페이스 패턴과 콘택홀의 에지 클리어 너비(edge clear width)가 동일하다.
이 프로세스를 256M SDRAM에서 적용시 5번의 CMP 공정을 진행하여 후속되는 라인/스페이스 패턴을 구현하기 위한 CMP 공정시에 라인 패턴(line pattern)이 손상을 입어 쇼트가 발생하여 전기적 특성을 저하시킨다.
이는 각 공정과 매치되지 않아 후속되는 식각 세정 및 산화막 딥 아웃시에 이전 공정으로 형성된 층들이 리프팅되는 문제가 있다.
본 발명은 이와 같은 종래 기술의 에지 비드 제거 방법에 있어서의 문제를 해결하기 위한 것으로, EBR(Edge Bead Removal) 폭의 불안정성에 의한 패터닝 불량을 억제할 수 있도록한 반도체 장치의 에지 비드 제거 방법을 제공하는데 그 목적이 있다.
도 1은 본 발명에 따른 EBR 폭의 셋업을 설명하기 의한 구성도
도 2는 256M SDRAM에 사용되는 전체층의 에지정리(Edge clearance)의 타겟을 분류한 데이터표
도 3은 본 발명에 따른 EBR 폭의 셋업을 나타낸 상세 구성도
-도면의 주요 부분에 대한 부호의 설명-
31. 제 1 폴리 실리콘층 32. 제 1 스페이서
33. 제 1 질화막 34. 제 1 산화막 스페이서
35. 제 1 BPSG 산화막 36. 제 2 스페이서
37. 제 2 폴리 실리콘층 38. 제 3 스페이서
39. 제 2 BPSG 산화막 40. 제 3 폴리 실리콘층
41. 제 4 스페이서
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 에지 비드 제거 방법은 웨이퍼를 가장자리로부터 안쪽으로 ISO 마스크와 스크레이브 레인의 폭을 같게 하여 식각 공정시에 EBR 지역의 산화막을 제거하는 단계;제 1 폴리 실리콘층(P1)을 형성하고 패터닝하여 제 1 스페이서가 웨이퍼 가장자리에 형성되도록 하고, 상기 제 1 스페이서의 측벽에 제 1 질화막 스페이서를 형성하는 단계;전면에 제 1 BPSG 산화막을 형성하고 측면에 제 2 스페이서(LPC)를 2.1mm로 하여 산화막으로 덮는 단계;전면에 질화막을 형성하고 제 2 폴리 실리콘층을 형성하고 패터닝하여 웨이퍼 에지부에는 제 3 스페이서(P2C)를 LPC보다 0.2mm더 바깥쪽으로 형성하는 단계;전면에 제 2 BPSG 산화막을 형성하고 질화막 형성후에 제 3 폴리 실리콘층(P3)을 형성하고 선택적으로 패터닝하여 에지부의 제 2 BPSG 산화막의 측면에 제 4 스페이서(P3C)를 제 3 스페이서(P2C)보다 0.2mm 차이를 두고 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 장치의 에지 비드 제거 방법에 관하여 상세히 설명하면 다음과 같다.
도 1은 본 발명에 따른 EBR 폭의 셋업을 설명하기 의한 구성도이고,도 2는 256M SDRAM에 사용되는 전체층의 에지정리(Edge clearance)의 타겟을 분류한 데이터표이다.
그리고 도 3은 본 발명에 따른 EBR 폭의 셋업을 나타낸 상세 구성도이다.
본 발명은 도 1에서와 같이, 산화막(Oxide)으로 덮히는 라인/스페이스 레이어를 콘택홀보다 안쪽에 위치시켜 CMP시 라인 패턴의 어택을 방지한 것이다.
또한, 콘택홀 레이어의 에치 클리어를 계단식으로 하여 이전 콘택홀 레이어에서 에치후 남은 스페이서 웰 형태의 레지듀(residue)를 후속 콘택홀 패턴 형성시포토레지스트로 덮어 줌으로써 레지듀가 남은 쪽의 후속 필름이 식각되지 않게 하여 리프팅 방지한 것이다.
도 2는 실제 1st 256M SDRAM에 사용되는 전체 층들의 에지 정리(edge clearance)의 타겟을 분류한 데이터이다.
여기서, 숫자R은 에치 클리어 너비고, R은 라운드를 나타낸다. 그리고 FZ3.0 : 웨이퍼 플랫 존만 3mm로 깍아내는 것을 의미한다.
만약, 0.0인 경우는 에치 클리어를 하지 않는 것을 나타낸다.
그리고 M/K시 EBR 스킵은 W 에치백시에 실리콘 기판이 어택을 받아 디펙트의 원인이 되기 때문에 그 부분을 포토레지스트로 덮는 것을 원칙으로 한다.
도 3은 레이어별로 셋업된 EBR 폭을 도 1에 비해 자세히 도시한 것이다.
공정 진행에 관하여 웨이퍼 에지부를 중심으로 설명하면 다음과 같다.
여기서, 산화막으로 덮히는 라인/스페이스 레이어를 콘택홀 보다 안쪽에 위치하는 것을 원칙으로 하고, 콘택홀 레이어는 각각 0.2mm 스텝을 준다.
먼저, 웨이퍼를 가장자리로부터 안쪽으로 ISO 마스크와 스크레이브 레인의 폭을 같게 하여 식각 공정시에 EBR 지역의 산화막을 제거한다.
다음으로 반도체 기판의 상면에 게이트 전극을 형성하기 위한 제1 폴리 실리콘층(31)을 형성하고 패터닝하여 전극 패턴층(31)을 형성한다.
이때, 제 1 스페이서(32)가 웨이퍼 가장자리에 동시에 형성되고 P1은 2.5mm로 하여 STI CMP에 의한 어택을 방지한다.
다음으로 상기 웨이퍼의 상부의 구조 전면에 제 1 질화막(33)을 형성하고,이방성 식각을 하여 게이트 전극의 양측 측벽에 제1 질화막 사이드월 스페이서(미도시)가 형성되고, 상기 웨이퍼 에지부의 상기 제 1 스페이서(32)의 측벽에도 제 1 질화막 스페이서(34)가 형성된다.
다음으로 전면에 두꺼운 제 1 BPSG 산화막(35)을 형성한다. 이는 게이트 전극과 이후에 형성될 전도막 즉 비트라인 또는 커패시터의 노드 전극과 절연하기 위한 층간 절연막이다.
셀 영역에서의 스토리지 노드 콘택등의 공정이 진행된후에 제 1 BPSG 산화막(35) 측면에 제 2 스페이서(36)(LPC)가 형성된다.
여기서, LPC는 2.1mm로 하여 P1 스페이서 2.5mm시에 ISO 측벽에 남게 되는HDP, 나이트라이드의 리프팅을 방지하기 위하여 산화막으로 덮어준다.
전면에 질화막을 형성하고 제 2 폴리 실리콘층(37)을 형성하고 셀 영역에서의 공정 스텝에 따라 패터닝을 한다.
이때, 웨이퍼 에지부에는 제 3 스페이서(38)(P2C)이 형성된다. P2C는 LPP CMP시 남는 폴리를 보호하기 위하여 LPC보다 0.2mm더 바깥쪽으로 뺀다.
그리고 전면에 제 2 BPSG 산화막(39)을 형성하고 질화막 형성후에 제 3 폴리 실리콘층(40)(P3)을 형성하고 선택적으로 패터닝한다.
이때, 에지부의 제 2 BPSG 산화막(39)의 측면에 제 4 스페이서(41)(P3C)이 형성된다. 여기서, P3C는 제 2 폴리 실리코층(P2) 레이어의 에치후 레지듀의 리프팅을 보호하기 위하여 P2C보다 0.2mm 차이를 둔다.
그리고 P3는 P3C보다 바깥쪽으로 위치시켜 딥 아웃시에 폴리 리프팅을 방지한다. 그리고 이후의 공정은 EBR 공정에 영향을 주지 않으므로 생략한다.
이와 같은 본 발명에 따른 반도체 장치의 에지 비드 제거 방법은 산화막(Oxide)으로 덮히는 라인/스페이스 레이어를 콘택홀보다 안쪽에 위치시켜 CMP시 라인 패턴의 어택을 방지하는 효과가 있다.
또한, 콘택홀 레이어의 에치 클리어를 계단식으로 하여 이전 콘택홀 레이어에서 에치후 남은 스페이서 웰 형태의 레지듀(residue)를 후속 콘택홀 패턴 형성시 포토레지스트로 덮어 줌으로써 레지듀가 남은 쪽의 후속 필름이 식각되지 않게 하여 리프팅 방지하여 에지 패턴 능력 향상을 얻을 수 있다.
이는 넷 다이(Net Die) 향상 및 결함 억제를 통하여 전체적으로 디바이스의 특성을 향상시키는 효과가 있다.

Claims (6)

  1. 웨이퍼를 가장자리로부터 안쪽으로 ISO 마스크와 스크레이브 레인의 폭을 같게 하여 식각 공정시에 EBR 지역의 산화막을 제거하는 단계;
    상기 EBR 지역의 산화막을 제거한 반도체 기판 상면에 제1 폴리 실리콘층을 형성하고 패터닝하여 제 1 스페이서가 웨이퍼 가장자리에 형성되도록 하고, 상기 제 1 스페이서의 측벽에 제 1 질화막 스페이서를 형성하는 단계;
    전면에 제 1 BPSG 산화막을 형성하고 측면에 제 2 스페이서(LPC)를 형성한 후 산화막으로 덮는 단계;
    전면에 질화막을 형성하고 제 2 폴리 실리콘층을 형성하고 패터닝하여 웨이퍼 에지부에는 제 3 스페이서(P2C)를 LPC보다 바깥쪽으로 형성하는 단계;
    전면에 제 2 BPSG 산화막을 형성하고 질화막 형성후에 제 3 폴리 실리콘층(P3)을 형성하고 선택적으로 패터닝하여 에지부의 제 2 BPSG 산화막의 측면에 제 4 스페이서(P3C)를 제 3 스페이서(P2C) 일정간겨을 더 두고 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 에지 비드 제거 방법.
  2. 제 1 항에 있어서, 제 3 폴리 실리콘층(P3)은 제 4 스페이서(P3C)보다 바깥쪽으로 위치시켜 딥 아웃시에 폴리 리프팅을 방지하는 것을 특징으로 하는 반도체 장치의 에지 비드 제거 방법.
  3. 제 1 항에 있어서, 산화막으로 덮히는 라인/스페이스 레이어를 콘택홀 보다 안쪽에 위치시키고 콘택홀 레이어는 각각 0.2mm 스텝을 주는 것을 특징으로 하는 반도체 장치의 에지 비드 제거 방법.
  4. 제 1항에 있어서, 상기 제 1 BPSG 산화막을 형성하고 측면에 제 2 스페이서(LPC)를 형성한 후 산화막으로 덮는 단계는 제 2 스페이서를 2.1㎜로 형성하는 것을 특징으로 하는 반도체 장치의 에지 비드 제거 방법.
  5. 제 1항에 있어서, 상기 제 3 스페이서를 형성하는 단계는 LPC보다 0.2mm 더 바깥 쪽으로 형성하는 것을 특징으로 하는 반도체 장치의 에지 비드 제거 방법.
  6. 제 1항에 있어서, 상기 제 4 스페이서(P3C)를 형성하는 단계는 제 3 스페이서(P2C)보다 0.2mm 차이를 두고 형성하는 것을 특징으로 하는 반도체 장치의 에지 비드 제거 방법.
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