JP4337970B2 - フラッシュメモリセルの製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、フラッシュメモリセルの製造方法に関し、特に、コントロールゲートとフローティングゲートを形成するためのエッチング工程時にスタックゲートの側壁にエッチング損傷が発生することを防止するためのフラッシュメモリセルの製造方法に関する。
【0002】
【従来の技術】
一般に、フラッシュメモリセルは、トンネル酸化膜、第1ポリシリコン層からなるフローティングゲート、誘電体膜、第2ポリシリコン層からなるコントロールゲート、及びタングステンシリサイド層が積層された構造を有し、トンネル酸化膜の両側にはソース及びドレインが備えられる。
【0003】
前記構造を有するフラッシュメモリセルは、エッチング工程によってタングステンシリサイド層、第2ポリシリコン層及び誘電体膜をパターニングした後、自己整列エッチング(Self-Aligned Etch;SAE)工程で第1ポリシリコン層及びトンネル酸化膜をパターニングすることにより形成される。
【0004】
この際、自己整列エッチング工程で第1ポリシリコン層及びトンネル酸化膜をパターニングする過程において、上部層の誘電体膜、第2ポリシリコン層及びタングステンシリサイド層のエッチングプロファイル(Profile)とエッチングガスのCl2によってタングステンシリサイド層の側壁にエッチング損傷が発生する。
【0005】
以下、添付図に基づいて従来の技術に係るフラッシュメモリセルの製造方法を説明する。
【0006】
図1はフラッシュメモリセルのレイアウト図である。図2及び図3は図1に示したレイアウトをX−X′方向に切り取った状態で従来の技術に係るフラッシュメモリセルの製造方法を段階別に説明するために示す断面図である。図4〜図6は図1に示したレイアウトをY−Y′方向に切り取った状態で従来の技術に係るフラッシュメモリセルの製造方法を段階別に説明するために示す断面図である。
【0007】
図1、図2(a)及び図4を参照すると、半導体基板11の素子分離領域に素子分離膜12を形成した後、素子分離膜12の形成されていない半導体基板11の表面にトンネル酸化膜13を形成する。その後、全体上部にフローティングゲートを形成するための第1ポリシリコン14を形成する。
【0008】
図1及び図2(b)を参照すると、エッチング工程によって素子分離膜12上の第1ポリシリコン層14を除去して電気的にそれぞれ分離する。
【0009】
図1、図2(c)及び図5(a)を参照すると、全体上部に誘電体膜15、コントロールゲート用第2ポリシリコン層16、タングステンシリサイド層17及び反射防止膜18を順次形成する。タングステンシリサイド層17はコントロールゲートの接続抵抗を減らすために形成され、反射防止膜18は窒化物からなり、後続エッチング工程時にパターニング特性を向上させるために形成される。その後、反射防止膜18上にはフォトレジストまたはハードマスクからなるコントロールゲートマスクパターン19を形成する。
【0010】
図1及び図5(b)を参照すると、コントロールゲートマスクパターン19によって露出された領域の反射防止膜18、タングステンシリサイド層17、第2ポリシリコン層16及び誘電体膜15をエッチング工程で除去する。これにより、第2ポリシリコン層16及びタングステンシリサイド層17からなるコントロールゲートが形成され、エッチング工程の実施された領域には第1ポリシリコン層14が露出される。
【0011】
エッチング工程によってコントロールゲートが形成された後は、コントロールゲートドライエッチング時に発生したポリマーと酸化物(Oxide)系列のパーティクル(particle)を除去するために300:1〜100:1のBOEを用いて洗浄工程を行う。
【0012】
図1、図3及び図6(a)を参照すると、自己整列エッチング工程で第1ポリシリコン層14及びトンネル酸化膜13をパターニングした後、コントロールゲートマスクパターンを除去する。これにより、第1ポリシリコン層14からなるフローティングゲートが形成される。
【0013】
この際、フローティングゲートを形成するための自己整列エッチング工程は、Cl2/O2混合ガスを用いたドライエッチング工程で行われる。Cl2/O2混合ガスを用いる場合、ポリシリコン層とタングステンシリサイド層のエッチング選択比には1.2:1乃至1.5:1になる。従って、ドライエッチング工程は、ポリシリコン層とタングステンシリサイド層のエッチング選択比を十分確保していない状態で実施される。また、ドライエッチング工程は、洗浄工程によってポリマーまたはパーティクルが除去され且つタングステンシリサイド層17の側壁が露出された状態で実施されるので、エッチングチャンバーの雰囲気またはエッチング条件によってタングステンシリサイド層17の側壁にエッチング損傷100が発生する。
【0014】
図1及び図6(b)を参照すると、イオン注入工程で第1ポリシリコン層14の両側にソース20a及びドレイン20bを形成する。ここで、イオン注入工程は窒化膜18をイオン注入マスクとして用いる自己整列イオン注入工程である。
【0015】
この際、ソース20aは所定の領域の素子分離膜12を除去した後、素子分離膜12の除去された領域にも不純物を注入し、コントロールゲートを共有するセルのソースを全て連結させる。これにより、ソース20aは共通ソースラインの形態で形成される。
【0016】
前記工程により、フローティングゲート、コントロールゲート、ソース及びドレインからなるフラッシュメモリセルが製造される。
【0017】
前述したように、フラッシュメモリセルを製造する過程でコントロールゲートとフローティングゲートを形成するためには、2回のドライエッチング工程と洗浄工程を行う。この際、フローティングゲートを形成するために、ドライエッチング工程時に露出されたタングステンシリサイド層の側壁にはエッチング損傷が発生する。これにより、コントロールゲートの面抵抗Rsが増加し、素子の電気的特性が低下する。
【0018】
図7(a)及び図7(b)はタングステンシリサイド層の側壁にエッチング損傷が発生した状態を示す素子の断面SEM(走査型電子顕微鏡)写真であって、図7(a)はコントロールゲートマスクパターンをフォトレジストで形成した場合の断面SEM写真、図7(b)はコントロールゲートマスクパターンをハードマスクで形成した場合の断面SEM写真である。
【0019】
図7(a)及び図7(b)を参照すると、ポリマーまたはパーティクルが除去された後、タングステンシリサイド層の側壁が露出された状態でフローティングゲートを形成するための自己整列エッチング工程が行われるので、コントロールゲートマスクパターンの物質に関係なくタングステンシリサイド層の側壁にエッチング損傷が発生することが分かる。このようなエッチング損傷は常に発生するのではなく、エッチングチャンバの雰囲気またはエッチング条件に応じて発生する。
【0020】
従って、工程の信頼性が低下するうえ、素子の電気的特性が低下するという問題点が発生する。
【0021】
【発明が解決しようとする課題】
本発明は、かかる問題点を解決するためのもので、その目的は、エッチング工程でコントロールゲートを形成した後洗浄工程を行う過程において、タングステンシリサイド層の側壁にポリマーを残留させてタングステンシリサイド層の側壁を保護すると同時に、自己整列エッチング工程時にHBr/O2混合ガスを用いてタングステンシリサイド層とポリシリコン層のエッチング選択比を十分確保することにより、タングステンシリサイド層の側壁にエッチング損傷が発生することを防止し、工程の信頼性及び素子の電気的特性を向上させることが可能なフラッシュメモリセルの製造方法を提供することにある。
【0022】
【課題を解決するための手段】
上記目的を達成するために、本発明の第1実施例に係るフラッシュメモリセルの製造方法は、トンネル酸化膜及び第1ポリシリコン層を所定のパターンで形成し、全体上部に誘電体膜、第2ポリシリコン層、タングステンシリサイド層、反射防止膜を順次形成した後、パターニング工程によってタングステンシリサイド層及び第2ポリシリコン層からなるコントロールゲートを形成し、自己整列エッチング工程によって第1ポリシリコン層からなるフローティングゲートを形成するフラッシュメモリセルの製造方法において、パターニング工程を行った後、洗浄工程によって酸化物系列のパーティクルを除去し、ポリマーを残留させることにより、反射防止膜、タングステンシリサイド層、第2ポリシリコン層及び誘電体膜の側壁にポリマー膜を形成させることにより、自己整列エッチング工程時にタングステンシリサイド層の側壁をエッチング損傷から保護することを特徴とする。
【0023】
【0024】
本発明の第2実施例に係るフラッシュメモリセルの製造方法は、トンネル酸化膜及び第1ポリシリコン層が所定のパターンで形成され、全体上部に誘電体膜、第2ポリシリコン層、タングステンシリサイド層、反射防止膜が順次形成された半導体基板を提供する段階と、パターニング工程で前記反射防止膜、タングステンシリサイド層、第2ポリシリコン層及び誘電体膜をパターニングし、タングステンシリサイド層及び第2ポリシリコン層からなるコントロールゲートを形成する段階と、洗浄工程によって酸化物系列のパーティクルを除去し、ポリマーを残留させることにより、反射防止膜、タングステンシリサイド層、第2ポリシリコン層及び誘電体膜の側壁にポリマー膜を形成させる段階と、自己整列エッチング工程で第1ポリシリコン層及びトンネル酸化膜をエッチングし、第1ポリシリコン層からなるフローティングゲートを形成する段階と、トンネル酸化膜の両側にソース/ドレインを形成する段階とをからなることを特徴とする。
【0025】
【0026】
本発明の第3実施例に係るフラッシュメモリセルの製造方法は、トンネル酸化膜及び第1ポリシリコン層が所定のパターンで形成され、全体上部に誘電体膜、第2ポリシリコン層、タングステンシリサイド層、反射防止膜が順次形成された半導体基板を提供する段階と、反射防止膜、タングステンシリサイド層、第2ポリシリコン層及び誘電体膜をパターニングし、タングステンシリサイド層及び第2ポリシリコン層からなるコントロールゲートを形成する段階と、洗浄工程によって酸化物系列のパーティクルを除去し、ポリマーを残留させることにより、前記反射防止膜、タングステンシリサイド層、第2ポリシリコン層及び誘電体膜の側壁にポリマー膜を形成させる段階と、HBr/O2混合ガスを用いた自己整列エッチング工程で第1ポリシリコン層及びトンネル酸化膜をエッチングし、第1ポリシリコン層からなるフローティングゲートを形成する段階と、トンネル酸化膜の両側にソース/ドレインを形成する段階とからなることを特徴とする。
【0027】
上述したように、本発明は、エッチング工程によってコントロールゲートを形成した後、洗浄工程の工程条件を調節し、或いはフローティングゲートを形成するための自己整列エッチング工程の工程条件を調節し、或いは前記2つの工程条件を同時に調節し、タングステンシリサイド層の側壁にエッチング損傷が発生することを防止することにより、工程の信頼性及びフラッシュメモリセルの電気的特性を向上させることが可能なフラッシュメモリセルの製造方法に関するものである。
【0028】
【発明の実施の形態】
以下、添付図に基づいて本発明に係るフラッシュメモリセルの製造方法をより詳細に説明する。
【0029】
図8は本発明に係るフラッシュメモリセルのレイアウト図である。図9及び図10は図8に示したレイアウトをX−X′方向に切り取った状態で本発明に係るフラッシュメモリセルの製造方法を段階別に説明するために示す断面図である。図11〜図14は図8に示したレイアウトをY−Y′方向に切り取った状態で本発明に係るフラッシュメモリセルの製造方法を段階別に説明するために示す断面図である。
【0030】
図8、図9(a)及び図11を参照すると、半導体基板51の素子分離領域に素子分離膜52を形成した後、素子分離膜52が形成されていない半導体基板51の表面にトンネル酸化膜53を形成する。その後、全体上部にフローティングゲートを形成するための第1ポリシリコン層54を形成する。
【0031】
図8及び図9(b)を参照すると、エッチング工程で素子分離膜52の上部の第1ポリシリコン層54を除去して電気的にそれぞれ分離する。
【0032】
図8、図9(c)及び図12(a)を参照すると、全体上部に誘電体膜55、コントロールゲート用第2ポリシリコン層56、タングステンシリサイド層57及び反射防止膜58を順次形成する。
【0033】
タングステンシリサイド層57はコントロールゲートの接触抵抗を減らすために形成し、反射防止膜58は窒化物からなり、後続のエッチング工程時にパターニング特性を向上させるために形成する。その後、反射防止膜58上にはフォトレジストまたはハードマスクからなるコントロールゲートマスクパターン59を形成する。
【0034】
図8及び図12(b)を参照すると、コントロールゲートマスクパターン59によって露出された領域の反射防止膜58、タングステンシリサイド層57、第2ポリシリコン層56及び誘電体膜55をエッチング工程で除去する。これにより、第2ポリシリコン層56及びタングステンシリサイド層57からなるコントロールゲートが形成され、エッチング工程の行われた領域には第1ポリシリコン層54が露出される。
【0035】
この際、エッチング工程はRIE(reactive ion etching;反応性イオンエッチング)タイプのエッチング装備またはMERIE(magnetically enhanced reactive ion etching)タイプのエッチング装備で行う。
【0036】
図8及び図13(a)を参照すると、エッチング工程によってコントロールゲートが形成された後は、コントロールゲートドライエッチング時に発生した酸化物(Oxide)系列のパーティクルを除去するために洗浄工程を行う。
【0037】
前記洗浄工程は、多槽式(Multi Bath Type)の洗浄装置でB洗浄(CLN B)で実施し、或いはB洗浄及びN洗浄(CLN N)が同時に行われるBN洗浄(CLN BN)で実施する。通常、B洗浄はPiraha洗浄(Piraha Cleaning)、SPMまたはD洗浄(CLN D)とも称し、質量の大きい有機物不純物(Heavy Organic Impurity)を除去するために実施する。B洗浄は100℃以上、且つ130℃以下の温度でH2SO4とH2O2が3:1〜4:1で混合された溶液を用いて実施し、主反応は有機物との脱水素反応及び酸化反応からなる。N洗浄はSC(Standard Cleaning)−1、AMP洗浄とも称し、パーティクルまたは軽い有機物不純物を除去するために実施する。N洗浄はNH4OH、H2O2及びH2Oが1:1:5乃至1:4:20で混合された溶液を用いて実施する。
【0038】
また、前記洗浄工程は、洗浄特性を向上させるために、多槽式の洗浄装置で洗浄溶液入りの洗浄槽に約10MHzの高周波を印加してパーティクルを容易に除去することが可能なメガソニックオン(Mega Sonic On)、または洗浄槽を振ることによりパーティクルを容易に除去することが可能なロッキング(rocking)を適用して実施することができる。
【0039】
ここで、洗浄工程をBN洗浄で実施することにより、パーティクルは除去されるが、反射防止膜58、タングステンシリサイド層57、第2ポリシリコン層56及び誘電体膜55の側壁にはポリマー(膜)200が残留する。これにより、反射防止膜58、タングステンシリサイド層57、第2ポリシリコン層56及び誘電体膜55の側壁はポリマー(膜)200によって露出されない。
【0040】
この際、感光膜DICD(Developed Inspection Critical Dimension)より伝導膜FICD(Final Inspection Critical Dimension)が15%以上、且つ25%以下程度大きくなるゲインプロセス(Gain Process)に前記洗浄工程を適用する場合、洗浄工程によって残留したポリマー(膜)200を用いてタングステンシリサイド層57の側壁を保護する効果はさらに大きくなる。前記DICDは感光膜をパターニングした後測定したCDを示し、FICDはドライエッチング工程と後処理工程を行った後測定したCDを示す。
【0041】
図8、図10及び図13(b)を参照すると、自己整列エッチング工程で第1ポリシリコン層54及びトンネル酸化膜53をパターニングした後、コントロールゲートマスクパターンを除去する。
【0042】
この際、フローティングゲートを形成するための自己整列エッチング工程は、100W以上、且つ5000W以下のバイアスパワー(Bias Power)が印加された状態でHBr/O2が50:1〜100:1の比率で混合されたガスを用いたドライエッチング工程で行われる。この際、プラズマの安定化のために、50sccm以上、且つ200sccm以下のHeガスを添加ガス(Additive Gas)として供給する。これにより、自己整列エッチング工程時にHBr/O2混合ガスを用いる場合、ポリシリコン層とタングステンシリサイド層のエッチング選択比は100:1乃至300:1になる。このように、ポリシリコン層とタングステン層のエッチング選択比を十分確保することにより、自己整列エッチング工程時にタングステンシリサイド層57の側壁がエッチングされることを最大限抑制することができる。
【0043】
また、洗浄工程によってパーティクルが除去され、反射防止膜58、タングステンシリサイド層57、第2ポリシリコン層56及び誘電体膜55の側壁にポリマー(膜)200が残留した状態でドライエッチング工程が行われるので、ポリマー(膜)200によってタングステンシリサイド層57の側壁が保護されてエッチング損傷の発生を防止することができる。
【0044】
第1ポリシリコン層54の自己整列エッチング工程が完了すると、ポリマーを除去する。これにより、第1ポリシリコン層54からなるフローティングゲートが形成される。
【0045】
図12(b)及び図13(b)で説明したエッチング工程及び自己整列エッチング工程は、WAC(Waferless Auto Plasma Cleaning)プロセスを適用したチャンバーで実施する。WACプロセスはドライエッチング装備のチャンバー内部に蒸着されたポリマーをドライエッチング条件で除去してチャンバーのPM(Periodic Maintenance)周期を向上させる。ここで、PMとは、ドライエッチング装備のチャンバー内壁に蒸着されたポリマーを除去するためにウェットエッチングでチャンバー内部を洗浄することをいう。
【0046】
図8及び図14を参照すると、イオン注入工程で第1ポリシリコン層54の両側にソース60a及びドレイン60bを形成する(即ち、トンネル酸化膜53の両側にソース60a及びドレイン60bを形成する)。イオン注入工程は窒化膜58をイオン注入マスクとして用いる自己整列イオン注入工程で実施する。
【0047】
この際、ソース60aは所定の領域の素子分離膜52を除去した後、素子分離膜52の除去された領域にも不純物を注入し、コントロールゲートを共有するセルのソースを全て連結させる。これにより、ソース60aは共通ソースラインの形で形成される。
【0048】
前記工程により、フローティングゲート、コントロールゲート、ソース及びドレインからなるフラッシュメモリセルが製造される。
【0049】
上述したように、本発明はコントロールゲートを形成するためにドライエッチングを行った後、BOE洗浄工程の代りにB洗浄工程またはBN洗浄工程を行ってタングステンシリサイド層の側壁にポリマーを残留させることにより、後続の自己整列エッチング工程時にタングステンシリサイド層をエッチング工程から保護する。BOE洗浄工程の代りにBN洗浄工程を行う場合、HBr/O2混合ガスでないCl2/O2混合ガスで自己整列エッチング工程を行っても、図15(a)に示すように、ポリマーによってタングステンシリサイド層の側壁が保護されるので、洗浄工程の変更のみで自己整列エッチング工程のマージンを十分確保することができる。実際、自己整列エッチング工程を行った後測定した第1ポリシリコン層のエッチング特性は、洗浄工程の種類に関係なく一定の特性値を有する。一方、自己整列エッチング工程を行った後、BOE洗浄工程を行った状態においても測定装備による欠陥測定(Defect Review)結果がほぼ同一である。
【0050】
また、タングステンシリサイド層の側壁にポリマーの有無に関係なく、自己整列エッチング工程時にCl2/O2混合ガスの代りにHBr/O2混合ガスを用いてポリシリコン層とタングステンシリサイド層のエッチング選択比を十分確保することにより、図15(b)に示すように、タングステンシリサイド層にポリマーが形成されなくても、タングステンシリサイド層の側壁がエッチングされることを防止することができる。
【0051】
上述したように、本発明は、洗浄工程の工程条件を調節し、或いは自己整列エッチング工程の工程条件を調節してタングステンシリサイド層のエッチングプロファイル特性を向上させることができ、2つの工程条件を全て調節してタングステンシリサイド層のエッチングプロファイル特性をさらに向上させることができる。
【0052】
【発明の効果】
以上述べたように、本発明は、コントロールゲートのエッチング工程後に実施する洗浄工程の工程条件及び自己整列工程の工程条件を調節し、タングステンシリサイド層の側壁がエッチングされることを防止し、エッチングプロファイル特性を向上させることにより、コントロールゲートの面抵抗が増加することを防止することができる。
【0053】
また、タングステンシリサイド層のエッチングプロファイル特性を向上させることにより、下部の第2ポリシリコン層及び誘電体膜に損傷が発生することを根本的に遮断して誘電体膜の漏洩特性などの電気的特性を向上させ、収率を増加させて工程の信頼性を向上させることができる。
【図面の簡単な説明】
【図1】 フラッシュメモリセルのレイアウト図である。
【図2】 図1に示したレイアウトをX−X′方向に切り取った状態で従来の技術に係るフラッシュメモリセルの製造方法を段階的に説明するために示す断面図である。
【図3】 図1に示したレイアウトをX−X′方向に切り取った状態で従来の技術に係るフラッシュメモリセルの製造方法を段階的に説明するために示す断面図である。
【図4】 図1に示したレイアウトをY−Y′方向に切り取った状態で従来の技術に係るフラッシュメモリセルの製造方法を段階的に説明するために示す断面図である。
【図5】 図1に示したレイアウトをY−Y′方向に切り取った状態で従来の技術に係るフラッシュメモリセルの製造方法を段階的に説明するために示す断面図である。
【図6】 図1に示したレイアウトをY−Y′方向に切り取った状態で従来の技術に係るフラッシュメモリセルの製造方法を段階的に説明するために示す断面図である。
【図7】 タングステンシリサイド層の側壁にエッチング損傷が発生した状態を示す素子の断面SEM写真である。
【図8】 本発明に係るフラッシュメモリセルのレイアウト図である。
【図9】 図8に示したレイアウト図をX−X′方向に切り取った状態で本発明に係るフラッシュメモリセルの製造方法を段階別に説明するために示す断面図である。
【図10】 図8に示したレイアウト図をX−X′方向に切り取った状態で本発明に係るフラッシュメモリセルの製造方法を段階別に説明するために示す断面図である。
【図11】 図8に示したレイアウト図をY−Y′方向に切り取った状態で本発明に係るフラッシュメモリセルの製造方法を段階別に説明するために示す断面図である。
【図12】 図8に示したレイアウト図をY−Y′方向に切り取った状態で本発明に係るフラッシュメモリセルの製造方法を段階別に説明するために示す断面図である。
【図13】 図8に示したレイアウト図をY−Y′方向に切り取った状態で本発明に係るフラッシュメモリセルの製造方法を段階別に説明するために示す断面図である。
【図14】 図8に示したレイアウト図をY−Y′方向に切り取った状態で本発明に係るフラッシュメモリセルの製造方法を段階別に説明するために示す断面図である。
【図15】 タングステンシリサイド層の側壁にエッチング損傷が発生していない状態を示す素子の断面SEM写真である。
【符号の説明】
11、51 半導体基板
12、52 素子分離膜
13、53 トンネル酸化膜
14、54 第1ポリシリコン層
15、55 誘電体膜
16、56 第2ポリシリコン層
17,57 タングステンシリサイド層
18、58 反射防止膜
19、59 コントロールゲートマスクパターン
20a、60a ソース
20b、60b ドレイン
100 エッチング損傷領域
200 ポリマー
Claims (9)
- トンネル酸化膜及び第1ポリシリコン層を所定のパターンで形成し、全体上部に誘電体膜、第2ポリシリコン層、タングステンシリサイド層、反射防止膜を順次形成した後、パターニング工程によって前記タングステンシリサイド層及び前記第2ポリシリコン層からなるコントロールゲートを形成し、自己整列エッチング工程によって前記第1ポリシリコン層からなるフローティングゲートを形成するフラッシュメモリセルの製造方法において、
前記パターニング工程を行った後、洗浄工程によって酸化物系列のパーティクルを除去し、ポリマーを残留させることにより、前記反射防止膜、前記タングステンシリサイド層、前記第2ポリシリコン層及び前記誘電体膜の側壁にポリマー膜を形成させることにより、自己整列エッチング工程時に前記タングステンシリサイド層の側壁をエッチング損傷から保護することを特徴とするフラッシュメモリセルの製造方法。 - トンネル酸化膜及び第1ポリシリコン層が所定のパターンで形成され、全体上部に誘電体膜、第2ポリシリコン層、タングステンシリサイド層、反射防止膜が順次形成された半導体基板を提供する段階と、
パターニング工程で前記反射防止膜、前記タングステンシリサイド層、前記第2ポリシリコン層及び前記誘電体膜をパターニングし、前記タングステンシリサイド層及び第2ポリシリコン層からなるコントロールゲートを形成する段階と、
洗浄工程によって酸化物系列のパーティクルを除去し、ポリマーを残留させることにより、前記反射防止膜、前記タングステンシリサイド層、前記第2ポリシリコン層及び前記誘電体膜の側壁にポリマー膜を形成させる段階と、
自己整列エッチング工程で前記第1ポリシリコン層及び前記トンネル酸化膜をエッチングし、前記第1ポリシリコン層からなるフローティングゲートを形成する段階と、
前記トンネル酸化膜の両側にソース/ドレインを形成する段階とをからなることを特徴とするフラッシュメモリセルの製造方法。 - トンネル酸化膜及び第1ポリシリコン層が所定のパターンで形成され、全体上部に誘電体膜、第2ポリシリコン層、タングステンシリサイド層、反射防止膜が順次形成された半導体基板を提供する段階と、
パターニング工程で前記反射防止膜、前記タングステンシリサイド層、前記第2ポリシリコン層及び前記誘電体膜をパターニングし、前記タングステンシリサイド層及び前記第2ポリシリコン層からなるコントロールゲートを形成する段階と、
洗浄工程によって酸化物系列のパーティクルを除去し、ポリマーを残留させることにより、前記反射防止膜、前記タングステンシリサイド層、前記第2ポリシリコン層及び前記誘電体膜の側壁にポリマー膜を形成させる段階と、
HBr/O2混合ガスを用いた自己整列エッチング工程で前記第1ポリシリコン層及び前記トンネル酸化膜をエッチングし、前記第1ポリシリコン層からなるフローティングゲートを形成する段階と、
前記トンネル酸化膜の両側にソース/ドレインを形成する段階とからなることを特徴とするフラッシュメモリセルの製造方法。 - 前記パターニング工程は、RIEタイプのエッチング装備またはMERIEタイプのエッチング装備で実施されることを特徴とする請求項1乃至3のいずれか1項に記載のフラッシュメモリセルの製造方法。
- 前記洗浄工程は、多槽式の洗浄装置でB洗浄または前記B洗浄とN洗浄が同時になされるBN洗浄で実施されることを特徴とする請求項1乃至3いずれか1項に記載のフラッシュメモリセルの製造方法。
- 前記B洗浄は、100℃以上、且つ130℃以下の温度でH2SO4とH2O2が3:1乃至4:1で混合された溶液を用いて実施されることを特徴とする請求項5記載のフラッシュメモリセルの製造方法。
- 前記N洗浄は、NH4OH、H2O2及びH2Oが1:1:5乃至1:4:20で混合された溶液を用いて実施されることを特徴とする請求項5記載のフラッシュメモリセルの製造方法。
- 前記洗浄工程は、前記多槽式の洗浄装置で洗浄溶液入りの洗浄槽に10MHzの高周波を印加するメガソニックオン、または洗浄槽を揺り動かすロッキングを適用して洗浄特性を向上させることを特徴とする請求項5記載のフラッシュメモリセルの製造方法。
- 前記洗浄工程は、感光膜DICDより伝導膜FICDが15%以上、且つ25%以下に大きくなるゲインプロセスに適用してポリマーの残留特性を向上させることを特徴とする請求項5記載のフラッシュメモリセルの製造方法。
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