JPH02100319A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造工程において、ウェハー処理のプロセ
スの過程で基板に付着する微細な塵などを低減化して、
半導体集積回路（ＩＣ）などの半導体装置の製造歩留り
を向上させるのに好適な半導体装置の製造方法に関し、 プロセス中の半導体基板それ自身からの発塵を抑制する
ことを目的とし、 半導体基板に、半導体装置の構成部材となるべき層を少
なくとも一層以上被着形成する工程と、しかる後、前記
の層を被着形成した基板の周縁部を、その端面に下地の
半導体基板が露出調、るように研削もしくはエツチング
する工程とを含み構成する。
スの過程で基板に付着する微細な塵などを低減化して、
半導体集積回路（ＩＣ）などの半導体装置の製造歩留り
を向上させるのに好適な半導体装置の製造方法に関し、 プロセス中の半導体基板それ自身からの発塵を抑制する
ことを目的とし、 半導体基板に、半導体装置の構成部材となるべき層を少
なくとも一層以上被着形成する工程と、しかる後、前記
の層を被着形成した基板の周縁部を、その端面に下地の
半導体基板が露出調、るように研削もしくはエツチング
する工程とを含み構成する。
本発明は、半導体装置の製造方法に係り、特にその製造
工程のウェハー処理プロセスにおいて、プロセス中の半
導体基板それ自身からの発塵を低減化する方法に関する
。 近年、半導体集積回路（ＩＣ）の高密度化・高集積
化が進められた結果、その最小部分の寸法が１μｍ以下
の半導体素子や配線構造を有するものが実用化されるに
至ってε）る、 また、ＩＣの高集積化に伴って、１チ
ツプあたり１００万個以上の半導体素子を有するものも
実用化され、チップ面積が７０ｍｍ”を超えるものも数
多く現れている。 このような、ＩＣの構成要素たる素
子の微細化とｆｃのチップ面積の大面積化に伴い、製造
工程における０、１μｍオーダーの微細なゴミなどの付
着物等に起因する欠陥の多少が、ｔＣの製造歩留りを大
きく左右するようになってきた。
工程のウェハー処理プロセスにおいて、プロセス中の半
導体基板それ自身からの発塵を低減化する方法に関する
。 近年、半導体集積回路（ＩＣ）の高密度化・高集積
化が進められた結果、その最小部分の寸法が１μｍ以下
の半導体素子や配線構造を有するものが実用化されるに
至ってε）る、 また、ＩＣの高集積化に伴って、１チ
ツプあたり１００万個以上の半導体素子を有するものも
実用化され、チップ面積が７０ｍｍ”を超えるものも数
多く現れている。 このような、ＩＣの構成要素たる素
子の微細化とｆｃのチップ面積の大面積化に伴い、製造
工程における０、１μｍオーダーの微細なゴミなどの付
着物等に起因する欠陥の多少が、ｔＣの製造歩留りを大
きく左右するようになってきた。
半導体装置の製造歩留りに関係する欠陥の大きさは、半
導体装置の最少線中の５分の１から１０分の１程度であ
ることが知られており、例えば、１μｍの線巾を設計の
基本とするＩＣでは、その大きさが゛０．１〜０．２μ
ｍ程度の微細なゴミ等に起因する欠陥を制御しなくては
ならない。
導体装置の最少線中の５分の１から１０分の１程度であ
ることが知られており、例えば、１μｍの線巾を設計の
基本とするＩＣでは、その大きさが゛０．１〜０．２μ
ｍ程度の微細なゴミ等に起因する欠陥を制御しなくては
ならない。
チップ面積が２０鶴２程度のＩＣの場合、それなりの歩
留りを得るには、上にのべた欠陥の密度を０．０２個／
鶴２以下にする必要があり、また、チップ面積が７０鶴
λ程度になると、同じ歩留りを得るためには、欠陥密度
を０．００４０４ｍｍ７−以下にしなくてはならないと
見込まれている。
留りを得るには、上にのべた欠陥の密度を０．０２個／
鶴２以下にする必要があり、また、チップ面積が７０鶴
λ程度になると、同じ歩留りを得るためには、欠陥密度
を０．００４０４ｍｍ７−以下にしなくてはならないと
見込まれている。
そこで、ＩＣ等の半導体装置の製造工程の各工程におい
て、ゴミ等の付着物に起因する欠陥を、極力少なくする
技術が待望されている。
て、ゴミ等の付着物に起因する欠陥を、極力少なくする
技術が待望されている。
半導体装置の製造工程のウェハー処理プロセスにおいて
、プロセス中の半導体基板への塵などの付着物を少なく
する為の従来の方法は、大きく２つに大別される。
、プロセス中の半導体基板への塵などの付着物を少なく
する為の従来の方法は、大きく２つに大別される。
その一つは、半導体基板に直接接触する可能性のある水
や空気や薬品などに含まれる微細な塵を少なくする方法
で、いわゆるクリーン度を向上させる方法である。
や空気や薬品などに含まれる微細な塵を少なくする方法
で、いわゆるクリーン度を向上させる方法である。
もう一つは、半導体装置の製造工程において、プロセス
中の半導体基板とこれを保持するために用いられるウェ
ハーホルダーやビンセットなどの治具との接触によって
発生する塵を少なくする方法である。 このために、従
来は、主として各種治具の直接半導体基板に触れる部分
の形状やその材質を最適化して、取り扱う半導体基板に
かかる単位面積あたりの力を少な（することが行われて
きた。
中の半導体基板とこれを保持するために用いられるウェ
ハーホルダーやビンセットなどの治具との接触によって
発生する塵を少なくする方法である。 このために、従
来は、主として各種治具の直接半導体基板に触れる部分
の形状やその材質を最適化して、取り扱う半導体基板に
かかる単位面積あたりの力を少な（することが行われて
きた。
一方、プロセスの対象となる半導体基板の方は、半導体
装置形成のプロセスに先立って、あらかじめ、治具など
と接触する頻度の大きい周縁部を面取り加工することが
行われている。 しかし、今までは、いったん半導体装
置形成のウェハー処理プロセスにおかれた半導体基板に
ついては、その初期工程から最終工程に至るまでの間に
、プロセス中の基板からの発塵を防止するために、特に
付加工程が施されることはなかった。
装置形成のプロセスに先立って、あらかじめ、治具など
と接触する頻度の大きい周縁部を面取り加工することが
行われている。 しかし、今までは、いったん半導体装
置形成のウェハー処理プロセスにおかれた半導体基板に
ついては、その初期工程から最終工程に至るまでの間に
、プロセス中の基板からの発塵を防止するために、特に
付加工程が施されることはなかった。
第６図は、かかる従来の方法によってＭＯ３集積回路を
製造したときのウェハー処理の最終工程終了後のウェハ
ー表面上に観察された欠陥のウェハー面内分布を示す図
で、直径６インチのシリコン（Ｓｉ）単結晶基板に設計
ルール２μｍのＭＯ８集積回路を形成したとき、ウェハ
ー表面上に観察されたその大きさが０．２μｍ以上の欠
陥の、ウェハーの直径方向の分布を示したものである。
製造したときのウェハー処理の最終工程終了後のウェハ
ー表面上に観察された欠陥のウェハー面内分布を示す図
で、直径６インチのシリコン（Ｓｉ）単結晶基板に設計
ルール２μｍのＭＯ８集積回路を形成したとき、ウェハ
ー表面上に観察されたその大きさが０．２μｍ以上の欠
陥の、ウェハーの直径方向の分布を示したものである。
図から明らかなごとく、ウェハーの端から約１５鶴程度
以上内側の領域では、欠陥密度は〜２ｘ１０／鶴２でほ
ぼ一定であるが、ウェハーの端部へ行くほど、欠陥密度
が大きくなっている。 このようしにウェハーの端部で
欠陥密度が大きい理由は、ウェハ一端部がプロセス中に
ウェハーの保持のための治具に接触した際、第６図に示
したごと（、プロセス中にウェハ一端部に付着した各種
の膜２０がはがれ落ちたり、あるいは、半導体基板１０
自身が傷つけられたりして、塵が発生し、これが飛散し
てプロセス中のウェハーに付着するためであると考えら
れている。
以上内側の領域では、欠陥密度は〜２ｘ１０／鶴２でほ
ぼ一定であるが、ウェハーの端部へ行くほど、欠陥密度
が大きくなっている。 このようしにウェハーの端部で
欠陥密度が大きい理由は、ウェハ一端部がプロセス中に
ウェハーの保持のための治具に接触した際、第６図に示
したごと（、プロセス中にウェハ一端部に付着した各種
の膜２０がはがれ落ちたり、あるいは、半導体基板１０
自身が傷つけられたりして、塵が発生し、これが飛散し
てプロセス中のウェハーに付着するためであると考えら
れている。
先に述べたように、半導体装置の製造歩留りを左右する
欠陥の大きさは、その半導体装置の最小線中の１１５〜
１／１０程度以上のものである。
欠陥の大きさは、その半導体装置の最小線中の１１５〜
１／１０程度以上のものである。
従って、製造すべき半導体装置の最小部分の寸法が数μ
ｍオーダーの場合は、その製造歩留りに影響する塵の大
きさも例えば０．５μｍ程度以上と比較的大きいので、
第７図のごとく、たとえウェハ一端で塵が発生しても、
製造歩留りを左右するような比較的大きな塵の絶対量も
それ程多くなく、また、かかる大きな塵はその発生源近
くのウェハ一端部に沈着するので、その影響がウェハー
の内部にまで及ぶことは少なかった。
ｍオーダーの場合は、その製造歩留りに影響する塵の大
きさも例えば０．５μｍ程度以上と比較的大きいので、
第７図のごとく、たとえウェハ一端で塵が発生しても、
製造歩留りを左右するような比較的大きな塵の絶対量も
それ程多くなく、また、かかる大きな塵はその発生源近
くのウェハ一端部に沈着するので、その影響がウェハー
の内部にまで及ぶことは少なかった。
しかしながら、その最小線巾が１μｍ以下の微細な素子
を有する半導体装置の場合、０．１μｍオーダーの微細
な塵までもが、その製造歩留りを左右する。 かかる微
細な塵までも数えると、当然のことながら、その絶対量
は多くなる。 更に、０．１μｍオーダーの微細な塵は
、水や溶剤に容易に懸濁し、又、気流中に浮遊するよう
になるので、いったん発生すると、その影響は発生源の
近傍だけにとどまらずウェハーの中心部にまで及ぶよう
になって、ＩＣなどの半導体装置の歩留りをより低下さ
せる。
を有する半導体装置の場合、０．１μｍオーダーの微細
な塵までもが、その製造歩留りを左右する。 かかる微
細な塵までも数えると、当然のことながら、その絶対量
は多くなる。 更に、０．１μｍオーダーの微細な塵は
、水や溶剤に容易に懸濁し、又、気流中に浮遊するよう
になるので、いったん発生すると、その影響は発生源の
近傍だけにとどまらずウェハーの中心部にまで及ぶよう
になって、ＩＣなどの半導体装置の歩留りをより低下さ
せる。
先に述べたＩＣの高密度化・高集積化に伴ってその構造
も複雑となり、多層配線構造を有するようなＩＣの製造
においては、１０層以上の膜を形成する工程が必要にな
ってきている。 このような場合、ウェハーの端部にも
、ウェハー処理のプロセスが進むにつれて、ポリシリコ
ンなどの半導体膜、二酸化シリコンや窒化シリコンなど
の絶縁膜、アルミニウムなどの金属膜が積層して形成さ
れる。
も複雑となり、多層配線構造を有するようなＩＣの製造
においては、１０層以上の膜を形成する工程が必要にな
ってきている。 このような場合、ウェハーの端部にも
、ウェハー処理のプロセスが進むにつれて、ポリシリコ
ンなどの半導体膜、二酸化シリコンや窒化シリコンなど
の絶縁膜、アルミニウムなどの金属膜が積層して形成さ
れる。
ウェハ一端部は、ウェハーの主面とは異なった結晶面が
出ていることもあって、各成膜工程において、平坦な主
面に形成された膜に比しその厚さが厚くなるなど膜の異
常成長がおこりやすい。 積層される膜の数が多くなる
に従い、各層の膜厚異常などが累積されていく結果、下
地の半導体基板とは異なった形状となって、突起部など
を生じるようになる。 かかる突起部は、治具との接触
によってそこに局部的な力がかかるので、剥落しやすく
なっている。 また、各層の材質ごとに互いに熱膨張係
数も異なるため、各熱処理工程において前記の積層膜に
熱応力が繰り返しかかるので、膜が多層になればなるほ
ど、ウェハ一端部では、治具との接触等によって膜がは
がれ易くなる傾向にある。 ＩＣのチップ面積の増
大に伴って、用いる半導体基板ウェハーも、より大面積
化する傾向にある。 これとともに、ウェハー１枚あた
りの重量も増大し、ウェハー取扱時にウェハ一端部にか
かる局部的な力も大きくなってきた。 このためウェハ
一端部における前記の積層膜の剥落等は、より一層おこ
り易くなってきている。
出ていることもあって、各成膜工程において、平坦な主
面に形成された膜に比しその厚さが厚くなるなど膜の異
常成長がおこりやすい。 積層される膜の数が多くなる
に従い、各層の膜厚異常などが累積されていく結果、下
地の半導体基板とは異なった形状となって、突起部など
を生じるようになる。 かかる突起部は、治具との接触
によってそこに局部的な力がかかるので、剥落しやすく
なっている。 また、各層の材質ごとに互いに熱膨張係
数も異なるため、各熱処理工程において前記の積層膜に
熱応力が繰り返しかかるので、膜が多層になればなるほ
ど、ウェハ一端部では、治具との接触等によって膜がは
がれ易くなる傾向にある。 ＩＣのチップ面積の増
大に伴って、用いる半導体基板ウェハーも、より大面積
化する傾向にある。 これとともに、ウェハー１枚あた
りの重量も増大し、ウェハー取扱時にウェハ一端部にか
かる局部的な力も大きくなってきた。 このためウェハ
一端部における前記の積層膜の剥落等は、より一層おこ
り易くなってきている。
こうした事柄があいまって、従来の方法では、ＩＣなど
の製造工程において、プロセス中のウェハー自身からの
塵の発生を抑制するのには、おのずと限度があり、これ
力筒Ｃの製造歩留りの低下をまねき、ＩＣのより一層の
高密度化・高集積化をはばむ大きな要因の一つとなって
きた。
の製造工程において、プロセス中のウェハー自身からの
塵の発生を抑制するのには、おのずと限度があり、これ
力筒Ｃの製造歩留りの低下をまねき、ＩＣのより一層の
高密度化・高集積化をはばむ大きな要因の一つとなって
きた。
本発明は、かかる従来の方法の欠点を解消すべく創作さ
れたもので、ＩＣなどの半導体装置の製造工程において
、プロセス中のウェハーからの発塵を低減化させ、半導
体装置の製造歩留りを向上させ、ひいては、ＩＣのより
一層の高密度化・高集積化を可能にする技術を提供する
ことを、その目的とするものである。
れたもので、ＩＣなどの半導体装置の製造工程において
、プロセス中のウェハーからの発塵を低減化させ、半導
体装置の製造歩留りを向上させ、ひいては、ＩＣのより
一層の高密度化・高集積化を可能にする技術を提供する
ことを、その目的とするものである。
この目的は、半導体装置の製造工程において、そのウェ
ハー処理の過程で、半導体基板に半導体装置の構成部材
となるべき層を少なくとも一層以上被着形成した後、前
記の層が形成された基板の周縁部を、その端面に下地の
半導体基板が露出するように研削もしくはエツチングす
ることによって達成される。
ハー処理の過程で、半導体基板に半導体装置の構成部材
となるべき層を少なくとも一層以上被着形成した後、前
記の層が形成された基板の周縁部を、その端面に下地の
半導体基板が露出するように研削もしくはエツチングす
ることによって達成される。
半導体装置の製造工程のウェハー処理プロセスにおいて
、ウェハ一端部に形成された積層膜が、各種治具などと
の接触によって剥落する量は、前に述べたごとく積層し
た膜の数が大きくなるに従って増大する。
、ウェハ一端部に形成された積層膜が、各種治具などと
の接触によって剥落する量は、前に述べたごとく積層し
た膜の数が大きくなるに従って増大する。
本発明では、前記の手段を採ることにより、その製造工
程のウェハー処理プロセスの過程でウェハ一端部に形成
され、そのまま継続してプロセスを進めると剥落して塵
を発生する可能性のある積層膜構造を、その剥落に先立
って研削もしくはエッチソゲして除去するようにしてい
るので、この除去工程の後は、ウェハ一端部が治具など
と接触しても、かかる積層膜の剥落に起因する発塵が低
減化される。
程のウェハー処理プロセスの過程でウェハ一端部に形成
され、そのまま継続してプロセスを進めると剥落して塵
を発生する可能性のある積層膜構造を、その剥落に先立
って研削もしくはエッチソゲして除去するようにしてい
るので、この除去工程の後は、ウェハ一端部が治具など
と接触しても、かかる積層膜の剥落に起因する発塵が低
減化される。
また、この研削もしくはエツチングにあたってウェハ一
端面に突起物を残さないように、更に、ウェハ一端面が
曲面を呈し、かつ、その面が鏡面状になるようにしてい
るので、その後の製造工程において、ウェハーにその取
扱中に局部的な力がかかることがなく、発塵がより一層
低減化される〔実施例〕 本発明を、ゲート長が２μｍのシリコンＭＯ３型電界効
果トランジスタ（ＭＯＳ Ｆ ＥＴ）とアルミニウム配
線を有するＩＣの製造に応用した場合について、本発明
を以下に詳しく説明する。
端面に突起物を残さないように、更に、ウェハ一端面が
曲面を呈し、かつ、その面が鏡面状になるようにしてい
るので、その後の製造工程において、ウェハーにその取
扱中に局部的な力がかかることがなく、発塵がより一層
低減化される〔実施例〕 本発明を、ゲート長が２μｍのシリコンＭＯ３型電界効
果トランジスタ（ＭＯＳ Ｆ ＥＴ）とアルミニウム配
線を有するＩＣの製造に応用した場合について、本発明
を以下に詳しく説明する。
第１図は、本発明の一実施例の工程の要部を模式的に示
した図で、図において、ｌはシリコン基板、２はウェハ
一端面の研削に先立って形成された多層膜、３は研削工
程の後で形成された膜をそれぞれ示している。
した図で、図において、ｌはシリコン基板、２はウェハ
一端面の研削に先立って形成された多層膜、３は研削工
程の後で形成された膜をそれぞれ示している。
半導体基板１としては、直径が６インチの面方位（１０
０）のｐ型Ｓｔ単結晶基板を用いた。
０）のｐ型Ｓｔ単結晶基板を用いた。
この基板ｌに、まず、公知の選択酸化法（ＬＯＣＯ８法
）によって素子分離領域となる酸化膜を形成したのち、
素子を形成すべき領域に、ゲート酸化膜となるべき二酸
化シリコン膜とゲート電極となるポリシリコン膜を公知
の手法によって順次積層形成した。 ついで、この二酸
化シリコン膜とポリシリコン膜の積層膜をフォトリソグ
ラフィとエツチングの手法によってバターニングして、
その巾が２μｍのゲート電極構造を形成した。 このゲ
ート電極構造をマスクとして、基板にｎ型不純物である
砒素（Ａｓ）をイオン注入し、しかる後、アニールして
不純物を活性化させ、ＭＯＳＦＥＴのソースおよびドレ
イン領域を形成した。ついで、眉間絶縁膜となるべき燐
珪酸ガラス（ＰＳＧ）膜を全面に被着形成した。（第１
図（ａ）） ここまでの過程で、ウェハ一端部にも二
酸化シリコン、ポリシリコン、ＰＳＧなどからなる多層
膜２が形成される。 なお、ここまでは、通宝のＭＯＳ
ＦＥＴの製造工程と、基本的には特に変わるところはな
い。
）によって素子分離領域となる酸化膜を形成したのち、
素子を形成すべき領域に、ゲート酸化膜となるべき二酸
化シリコン膜とゲート電極となるポリシリコン膜を公知
の手法によって順次積層形成した。 ついで、この二酸
化シリコン膜とポリシリコン膜の積層膜をフォトリソグ
ラフィとエツチングの手法によってバターニングして、
その巾が２μｍのゲート電極構造を形成した。 このゲ
ート電極構造をマスクとして、基板にｎ型不純物である
砒素（Ａｓ）をイオン注入し、しかる後、アニールして
不純物を活性化させ、ＭＯＳＦＥＴのソースおよびドレ
イン領域を形成した。ついで、眉間絶縁膜となるべき燐
珪酸ガラス（ＰＳＧ）膜を全面に被着形成した。（第１
図（ａ）） ここまでの過程で、ウェハ一端部にも二
酸化シリコン、ポリシリコン、ＰＳＧなどからなる多層
膜２が形成される。 なお、ここまでは、通宝のＭＯＳ
ＦＥＴの製造工程と、基本的には特に変わるところはな
い。
このあと、素子を形成すべき面のＰＳＧ膜の表面に、保
護層（図示せず）として厚さ２μｍのポジ型フォトレジ
スト層を公知のスピンコード法で塗布して形成した。
この保護層は、以下のウェハーの周縁部の研削やエツチ
ングの工程において、プロセス中の基板の表面に傷がつ
いたり腐食されたり付着物がついたりするのを防止する
為のものである。 この保護層としては、研削もしくは
エツチング工程終了後、選択的に除去できるものである
ことが望ましい、 ポジ型フォトレジスト層のかわりに
、他の樹脂膜や金属膜や絶縁膜なども用いることができ
る。 この保護層を被着形成した後、回転砥石を用いて
ウェハ一端面に付着した、熱酸化膜、ポリシリコン膜、
ＰＳＧ膜などからなる多層膜２を研磨して除去し、ウェ
ハーの全周にわたって、下地のシリコン基板ｌが露出す
るようにした。（第１図（ｂ）） なお、回転砥石を
使ってウェハ一端部を研削する方法および装置は、特開
昭６２−１５４６１４号公報に開示されている。 研削
量は、元のウェハーの周縁の端から、０．５〜２００の
範囲で変化させた。 研削の際、ウェハ一端部に膜が異
常成長した突起部が残らないようにし、その端面の形状
は、通常の半導体基板の面取り加工に準じて、端面がラ
ウンド面で鏡面状になるようにした。 ウェハ一端面を
鏡面状とするためには、回転砥石を使った研磨のあと弗
酸・硝酸系のエツチング液でエツチングすることが効果
的であった。 なお、研削工程における保護層として用
いたフォトレジストは、この弗酸・硝酸系のエツチング
液に対しても耐性があるためエツチングのマスクとして
も機能するので、このエツチングの工程で、端面に露出
している部分以外のＰＳＧ膜やシリコン基板が腐食する
ことはない。 研磨のあと、基板ウェハーに付着した研
磨材や削り落とされたウェハーの粉末等を、説イオン水
で十分洗浄して除去したのち、公知の酸素プラズマによ
るアッシング処理を施して、不要となったフォトレジス
ト層を灰化して除去した。
護層（図示せず）として厚さ２μｍのポジ型フォトレジ
スト層を公知のスピンコード法で塗布して形成した。
この保護層は、以下のウェハーの周縁部の研削やエツチ
ングの工程において、プロセス中の基板の表面に傷がつ
いたり腐食されたり付着物がついたりするのを防止する
為のものである。 この保護層としては、研削もしくは
エツチング工程終了後、選択的に除去できるものである
ことが望ましい、 ポジ型フォトレジスト層のかわりに
、他の樹脂膜や金属膜や絶縁膜なども用いることができ
る。 この保護層を被着形成した後、回転砥石を用いて
ウェハ一端面に付着した、熱酸化膜、ポリシリコン膜、
ＰＳＧ膜などからなる多層膜２を研磨して除去し、ウェ
ハーの全周にわたって、下地のシリコン基板ｌが露出す
るようにした。（第１図（ｂ）） なお、回転砥石を
使ってウェハ一端部を研削する方法および装置は、特開
昭６２−１５４６１４号公報に開示されている。 研削
量は、元のウェハーの周縁の端から、０．５〜２００の
範囲で変化させた。 研削の際、ウェハ一端部に膜が異
常成長した突起部が残らないようにし、その端面の形状
は、通常の半導体基板の面取り加工に準じて、端面がラ
ウンド面で鏡面状になるようにした。 ウェハ一端面を
鏡面状とするためには、回転砥石を使った研磨のあと弗
酸・硝酸系のエツチング液でエツチングすることが効果
的であった。 なお、研削工程における保護層として用
いたフォトレジストは、この弗酸・硝酸系のエツチング
液に対しても耐性があるためエツチングのマスクとして
も機能するので、このエツチングの工程で、端面に露出
している部分以外のＰＳＧ膜やシリコン基板が腐食する
ことはない。 研磨のあと、基板ウェハーに付着した研
磨材や削り落とされたウェハーの粉末等を、説イオン水
で十分洗浄して除去したのち、公知の酸素プラズマによ
るアッシング処理を施して、不要となったフォトレジス
ト層を灰化して除去した。
なお、この工程では、いわゆるレジスト剥離液を用いて
ウェット処理して、不要となったフォトレジスト層を除
去することもできる。
ウェット処理して、不要となったフォトレジスト層を除
去することもできる。
このあと、再び通常のＭＯＳ Ｆ ＥＴの製造工程に準
じて、まず、眉間絶縁膜としてのＰＳＧ膜の表面にあら
ためてフォトレジスト層を塗布し、フォトリソグラフィ
とエツチングの手法によって、ソースおよびドレイン領
域に達する電極接続用のコンタクト窓を形成した。 こ
の上に、電極および配線となるべきアルミニウム合金（
ＡＩ−３ｔ；２％ＳＬ）をスパッタ法によって被着形成
し、これをパターニングして配線層を形成した。 そし
て最後に、パッシベーションのためにＰＳＧと窒化シリ
コンからなる積層膜を形成して、ウェハー処理を終了し
た。（第１図（Ｃ）） 以上の方法によってウェハー処理したウェハーの表面上
の、その大きさが０．２μｍ以上の欠陥をパーティクル
カウンターを用いて計数した。
じて、まず、眉間絶縁膜としてのＰＳＧ膜の表面にあら
ためてフォトレジスト層を塗布し、フォトリソグラフィ
とエツチングの手法によって、ソースおよびドレイン領
域に達する電極接続用のコンタクト窓を形成した。 こ
の上に、電極および配線となるべきアルミニウム合金（
ＡＩ−３ｔ；２％ＳＬ）をスパッタ法によって被着形成
し、これをパターニングして配線層を形成した。 そし
て最後に、パッシベーションのためにＰＳＧと窒化シリ
コンからなる積層膜を形成して、ウェハー処理を終了し
た。（第１図（Ｃ）） 以上の方法によってウェハー処理したウェハーの表面上
の、その大きさが０．２μｍ以上の欠陥をパーティクル
カウンターを用いて計数した。
第３図は、ウェハ一端の研削量とウェハーの中心部での
上記の欠陥の密度との関係を示す図である。 欠陥密度
は、ウェハ一端部を全く研削しない（即ち従来法に相当
）場合は、ウェハーの中心部で約２ｘｌＯ″″２／鶴２
であったが、ウェハ一端部をウェハー処理プロセスの途
中で、端かられずか０．５１程度研削しただけで、ウェ
ハーの中心部での欠陥密度は従来法のそれの約１／２に
まで減少し、端から１０１１研削すると、欠陥密度は研
削なしの従来法のときの約１／４の〜５ Ｘ １０−３
／龍２に減少した。 なお、研削量を１５ｕｉ、及び２
０鶴と増やしても、ウェハー中心部での欠陥密度に顕著
な変化はみられなかった。
上記の欠陥の密度との関係を示す図である。 欠陥密度
は、ウェハ一端部を全く研削しない（即ち従来法に相当
）場合は、ウェハーの中心部で約２ｘｌＯ″″２／鶴２
であったが、ウェハ一端部をウェハー処理プロセスの途
中で、端かられずか０．５１程度研削しただけで、ウェ
ハーの中心部での欠陥密度は従来法のそれの約１／２に
まで減少し、端から１０１１研削すると、欠陥密度は研
削なしの従来法のときの約１／４の〜５ Ｘ １０−３
／龍２に減少した。 なお、研削量を１５ｕｉ、及び２
０鶴と増やしても、ウェハー中心部での欠陥密度に顕著
な変化はみられなかった。
第４図は、研削量が５鶴のウェハーにおける欠陥のウェ
ハーの直径方向の分布を、従来の研削なしのウェハーの
それと比較して示した図である。
ハーの直径方向の分布を、従来の研削なしのウェハーの
それと比較して示した図である。
図から明らかなどと（、本発明の方法によるウェハーで
は、ウェハ一端部の研削の工程でその直径がｌｏｍ小さ
くなったにもかかわらず、ウェハー内の欠陥の少ない領
域の面積は減少することなく、しかも、全体としての欠
陥密度が小さくなっている。 研削工程の有無のほかは
、治具や薬品も全く同じものを用いているので、本発明
の方法が従来法に比べて欠陥密度が少なくなったのは、
やはり、プロセス中のウェハー自身からの発塵が抑制さ
れたことに起因するものと考えられる。
は、ウェハ一端部の研削の工程でその直径がｌｏｍ小さ
くなったにもかかわらず、ウェハー内の欠陥の少ない領
域の面積は減少することなく、しかも、全体としての欠
陥密度が小さくなっている。 研削工程の有無のほかは
、治具や薬品も全く同じものを用いているので、本発明
の方法が従来法に比べて欠陥密度が少なくなったのは、
やはり、プロセス中のウェハー自身からの発塵が抑制さ
れたことに起因するものと考えられる。
、第５図は、他のプロセス条件は先の実施例と全く同じ
にして、ウェハ一端部を研削する工程の位置を、初期工
程から最終工程の間でかえて、製造工程における研削工
程の位置と最終工程終了後のウェハーの欠陥密度との関
係を調べた結果を示す図である。 前記の配線形成工程
の前の研削は、図の第６０工程のデータ点に相当する。
にして、ウェハ一端部を研削する工程の位置を、初期工
程から最終工程の間でかえて、製造工程における研削工
程の位置と最終工程終了後のウェハーの欠陥密度との関
係を調べた結果を示す図である。 前記の配線形成工程
の前の研削は、図の第６０工程のデータ点に相当する。
図から明らかなごとく、９０工程からなるウェハー処理
の全工程において、ウェハ一端の研削工程を、その初期
工程から１／３から５／６までの範囲で１回行うと、欠
陥密度を従来の方法のそれの約１／２以下にすることが
できる。
の全工程において、ウェハ一端の研削工程を、その初期
工程から１／３から５／６までの範囲で１回行うと、欠
陥密度を従来の方法のそれの約１／２以下にすることが
できる。
かかる、ウェハ一端部の研削工程を、ウニハル処理の全
工程のどこで行うかは、ウェハー処理プロセス全体の流
れからみた作業効率とその効果の程度を勘案して適宜設
定することができる。 少量多品種生産が必要とされる
半導体装置の製造においては、通常、配線構造を形成す
る前の段階までウェハー処理したものをストックしてお
き、配線のパターンを変えることによって多種の異なっ
た機能をもつ半導体装置を形成する方法が採られるので
、本発明の特徴であるウェハ一端部の研削工程は、この
配線形成工程に先立って行うことがもっとも好ましい、
また、第３図に示したごとく、研削量を多くすること
は、ウェハーからの発展防止の観点からは何等の不都合
もないので、例えば、直径６インチの半導体基板を用い
て配線を施すべき半導体素子等を形成しておき、このウ
ェハーを上述の研削の段階で、ちょうど直径が５インチ
もしくは４インチとなるように研削すれば、その後の配
線形成工程を既存の５インチもしくは４インチウェハー
の製造ラインを用いて行うことができる。 こうすると
、あえて大面積ウェハーの製造ラインを用いる必要のな
いような少量多品種の半導体装置の製造を効率良く行う
ことができる。 また、配線を施す前までの処理は、共
通の大きさの半導体基板を用いて大量生産することがで
き、生産効率の向上と生産の自由度がそれだけ大きくな
るという利点もある。
工程のどこで行うかは、ウェハー処理プロセス全体の流
れからみた作業効率とその効果の程度を勘案して適宜設
定することができる。 少量多品種生産が必要とされる
半導体装置の製造においては、通常、配線構造を形成す
る前の段階までウェハー処理したものをストックしてお
き、配線のパターンを変えることによって多種の異なっ
た機能をもつ半導体装置を形成する方法が採られるので
、本発明の特徴であるウェハ一端部の研削工程は、この
配線形成工程に先立って行うことがもっとも好ましい、
また、第３図に示したごとく、研削量を多くすること
は、ウェハーからの発展防止の観点からは何等の不都合
もないので、例えば、直径６インチの半導体基板を用い
て配線を施すべき半導体素子等を形成しておき、このウ
ェハーを上述の研削の段階で、ちょうど直径が５インチ
もしくは４インチとなるように研削すれば、その後の配
線形成工程を既存の５インチもしくは４インチウェハー
の製造ラインを用いて行うことができる。 こうすると
、あえて大面積ウェハーの製造ラインを用いる必要のな
いような少量多品種の半導体装置の製造を効率良く行う
ことができる。 また、配線を施す前までの処理は、共
通の大きさの半導体基板を用いて大量生産することがで
き、生産効率の向上と生産の自由度がそれだけ大きくな
るという利点もある。
大量生産品種の製造においては、初期工程から最終工程
まで同一の製造ラインを用いれば良いことは、もとより
言うまでもない。
まで同一の製造ラインを用いれば良いことは、もとより
言うまでもない。
以上の実施例では、ウェハー処理の過程で１回だけウェ
ハ一端部の研削を行った例を示したが、この研削工程を
必要に応じて複数回行ってもよいことは、自明である。
ハ一端部の研削を行った例を示したが、この研削工程を
必要に応じて複数回行ってもよいことは、自明である。
特に、発塵防止の観点だけから見れば、各種の膜の成
膜工程ごとに、かかる処理をすることが効果的であるこ
とも、また、言うまでもない。
膜工程ごとに、かかる処理をすることが効果的であるこ
とも、また、言うまでもない。
また、本実施例では、ウェハ一端の全周にわたって研削
を行ったが、治具などと直接接触する機会の少ない部分
は研削しないようにすることもできる。 こうすると、
研削の工程が簡略化でき、生産効率が向上するという利
点がある。
を行ったが、治具などと直接接触する機会の少ない部分
は研削しないようにすることもできる。 こうすると、
研削の工程が簡略化でき、生産効率が向上するという利
点がある。
第２図は、本発明の他の実施例の工程の要部を模式的に
示した図で、第１図と共通する部材には同一の番号を附
しである。
示した図で、第１図と共通する部材には同一の番号を附
しである。
この実施例が、先に述べた実施例とことなるところは、
ウェハ一端部に付着した多層膜２を除去するのに、回転
砥石による研削のかわりに、エツチングするようにした
ことである。 先の実施例と全く同一の手順で、シリコ
ン基板ｌに、素子分離領域、ゲート電極構造、ソースお
よびドレイン領域、眉間絶縁膜としてのＰＳＧＩｉ！を
順次形成する。（第２図（ａ））この段階で、ウェハ一
端部にはやはり二酸化シリコン、ポリシリコン、ＰＳＧ
などから成る多層膜２が形成される。 ついで、先の実
施例と同様にフォトレジストからなる保護層（図示せず
）を被着形成した後、弗酸系エツチング液や弗酸・硝酸
系エツチング液等を用いて各々の膜を順次エツチングし
て下地のシリコン基板１が露出するまでエツチングする
。（第２図（ｂ））この際、半導体装置を形成する面だ
けに前記の保護層を被着形成しておくと気相成長などで
ウェハーの裏面に付着した不要の膜も同時に除去するこ
とができる。 このあとは、先の実施例と同様に保護層
を除去したあと配線構造を形成して、半導体装置を完成
する。（第２図（Ｃ）） ウェハ一端部から約５龍の領域をウェハーの全周にわた
ってエツチングしてみたところ、先に述べた研削で端か
ら５酎除去したのと同等の発塵防止の効果があることが
確認された。
ウェハ一端部に付着した多層膜２を除去するのに、回転
砥石による研削のかわりに、エツチングするようにした
ことである。 先の実施例と全く同一の手順で、シリコ
ン基板ｌに、素子分離領域、ゲート電極構造、ソースお
よびドレイン領域、眉間絶縁膜としてのＰＳＧＩｉ！を
順次形成する。（第２図（ａ））この段階で、ウェハ一
端部にはやはり二酸化シリコン、ポリシリコン、ＰＳＧ
などから成る多層膜２が形成される。 ついで、先の実
施例と同様にフォトレジストからなる保護層（図示せず
）を被着形成した後、弗酸系エツチング液や弗酸・硝酸
系エツチング液等を用いて各々の膜を順次エツチングし
て下地のシリコン基板１が露出するまでエツチングする
。（第２図（ｂ））この際、半導体装置を形成する面だ
けに前記の保護層を被着形成しておくと気相成長などで
ウェハーの裏面に付着した不要の膜も同時に除去するこ
とができる。 このあとは、先の実施例と同様に保護層
を除去したあと配線構造を形成して、半導体装置を完成
する。（第２図（Ｃ）） ウェハ一端部から約５龍の領域をウェハーの全周にわた
ってエツチングしてみたところ、先に述べた研削で端か
ら５酎除去したのと同等の発塵防止の効果があることが
確認された。
エツチングに、選択性のあるエツチング液を用いると、
元の基板の面でエツチングを止めることができ、研削す
る場合のようにウェハーの直径がその都度小さくなるこ
とがないので、特に、最初から最後まで同一の製造ライ
ンを使って製造するような半導体装置の製造では好都合
である。
元の基板の面でエツチングを止めることができ、研削す
る場合のようにウェハーの直径がその都度小さくなるこ
とがないので、特に、最初から最後まで同一の製造ライ
ンを使って製造するような半導体装置の製造では好都合
である。
また、エツチングでは、研磨材などそれ自身が塵の原因
となるものを使用しないので、ウェハー処理をすべてク
リーン度の高い状態で行うことができるので、工程管理
が容易になるという利点もある。 なお、エツチング液
を用いるウェットエツチングのかわりにドライエツチン
グを用いてもよいことは言うまでもない。
となるものを使用しないので、ウェハー処理をすべてク
リーン度の高い状態で行うことができるので、工程管理
が容易になるという利点もある。 なお、エツチング液
を用いるウェットエツチングのかわりにドライエツチン
グを用いてもよいことは言うまでもない。
また、以上の実施例では、ＭＯ３集積回路の製造につい
てだけ記載したが、本発明の原理から、その応用はＭＯ
８％積回路の製造にとどまらず、ひろく半導体装置の製
造工程に応用することができる。
てだけ記載したが、本発明の原理から、その応用はＭＯ
８％積回路の製造にとどまらず、ひろく半導体装置の製
造工程に応用することができる。
本発明によれば、半導体装置の製造工程において、プロ
セス中のウェハ一端部に形成され、ウェハーを取り扱う
過程で治具等に接触した際それが剥落して半導体装置の
製造歩留りの低下をひきおこす塵を発生させる源である
積層膜構造の付着物を、その剥落に先立って、研削もし
くはエツチングして除去するようにしているので、この
研削あるいはエツチングの工程の後は、ウェハ一端部が
治具などと接触しても発塵が抑制される。
セス中のウェハ一端部に形成され、ウェハーを取り扱う
過程で治具等に接触した際それが剥落して半導体装置の
製造歩留りの低下をひきおこす塵を発生させる源である
積層膜構造の付着物を、その剥落に先立って、研削もし
くはエツチングして除去するようにしているので、この
研削あるいはエツチングの工程の後は、ウェハ一端部が
治具などと接触しても発塵が抑制される。
その結果、特に高密度化・高集積化したＩＣなどの半導
体装置の製造歩留りが向上し、ひいては半導体装置のよ
り一層の高密度化・高集積化がはかれるという効果があ
る。
体装置の製造歩留りが向上し、ひいては半導体装置のよ
り一層の高密度化・高集積化がはかれるという効果があ
る。
第１図は本発明の一実施例の工程の要部模式図、第２図
は本発明の他の実施例の工程の要部模式図、第３図はウ
ェハ一端研削量と欠陥密度の関係を示す図、第４図は本
発明の一実施例のウェハーにおける欠陥のウェハー面内
分布を示す図、第５図はウェハ一端研削工程のウェハー
処理工程における位置と欠陥密度の関係を示す図、第６
図は従来の方法のウェハーにおける欠陥のウェハー面内
分布を示す図、第７図はウェハ一端での発塵の機構を示
す図である。 図において、 １、ｌＯは シリコン基板、 ２．２０ は 多層膜、 ４ は膜、 ４０ は 剥落部分、 ５０ は塵、 ６０ は 付着物 を、それぞれ示している。 Ｓ ｔｏ １５ ２０ でス。ノ＼−４λ力↑削ピ瞳ｊ（′ｙＦｔγｔ）ウニへ
−斬削ｉ乙欠養−切Ｌ℃の皮屑系と示４図＃叫つ一史犯
例Ｑ！九へ−（〇柵（）５欠Ｐ伍９つｄ＼−面内奇蜂鎮
４図 帖＼１−削菌つつｄ（−処理流ｔ−Ｊ・（ｂ４ＬＩＬＬ
欠搾窟度９町系を示す邑 第５図 冬ＯＬの７５５友のウニへ−Ｌ：↓Ｓ（ｂ史千６つｉλ
ハこ面内舛第Ｇ巴
は本発明の他の実施例の工程の要部模式図、第３図はウ
ェハ一端研削量と欠陥密度の関係を示す図、第４図は本
発明の一実施例のウェハーにおける欠陥のウェハー面内
分布を示す図、第５図はウェハ一端研削工程のウェハー
処理工程における位置と欠陥密度の関係を示す図、第６
図は従来の方法のウェハーにおける欠陥のウェハー面内
分布を示す図、第７図はウェハ一端での発塵の機構を示
す図である。 図において、 １、ｌＯは シリコン基板、 ２．２０ は 多層膜、 ４ は膜、 ４０ は 剥落部分、 ５０ は塵、 ６０ は 付着物 を、それぞれ示している。 Ｓ ｔｏ １５ ２０ でス。ノ＼−４λ力↑削ピ瞳ｊ（′ｙＦｔγｔ）ウニへ
−斬削ｉ乙欠養−切Ｌ℃の皮屑系と示４図＃叫つ一史犯
例Ｑ！九へ−（〇柵（）５欠Ｐ伍９つｄ＼−面内奇蜂鎮
４図 帖＼１−削菌つつｄ（−処理流ｔ−Ｊ・（ｂ４ＬＩＬＬ
欠搾窟度９町系を示す邑 第５図 冬ＯＬの７５５友のウニへ−Ｌ：↓Ｓ（ｂ史千６つｉλ
ハこ面内舛第Ｇ巴
Claims (7)
- （１）半導体基板１に、半導体装置の構成部材となるべ
き層２を少なくとも一層以上被着形成する工程と、前記
の層を被着形成した基板の周縁部を、その端面に下地の
半導体基板１が露出するように研削もしくはエッチング
する工程とを含むことを特徴とする半導体装置の製造方
法。 - （２）前記の研削もしくはエッチングする工程において
、基板の周縁部に突起部を残さないように研削もしくは
エッチングすることを特徴とする請求項１記載の半導体
装置の製造方法。 - （３）前記の研削もしくはエッチングする工程において
、基板の周縁部の端面が曲面を呈し、かつ、その面が鏡
面状になるように研削もしくはエッチングすることを特
徴とする請求項１記載の半導体装置の製造方法。 - （４）前記の研削もしくはエッチングする工程において
、研削もしくはエッチングに先立って、基板の少なくと
もそこに半導体装置を形成すべき面を覆う保護膜を被着
形成することを特徴とする請求項１記載の半導体装置の
製造方法。 - （５）前記の研削もしくはエッチングする工程を、半導
体装置の配線の製造工程に先立って行うことを特徴とす
る請求項１ないし４記載の半導体装置の製造方法。 - （６）前記の研削もしくはエッチングする工程を、半導
体装置製造のための半導体基板処理工程において、その
初期工程から最終工程までの間の３分の１ないし６分の
５の範囲で、少なくとも１回行うことを特徴とする請求
項１ないし４記載の半導体装置の製造方法。 - （７）前記の研削もしくはエッチングする工程を、半導
体基板１に、半導体装置の構成部材となるべき層２を被
着形成する毎に行うことを特徴とする請求項１ないし４
記載の半導体装置の製造方法。
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| EP89118462A EP0362838A3 (en) | 1988-10-07 | 1989-10-05 | A method of fabricating semiconductor devices |
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| US08/135,577 US5426073A (en) | 1988-10-07 | 1993-10-13 | Method of fabricating semiconductor devices using an intermediate grinding step |
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| JP2645478B2 JP2645478B2 (ja) | 1997-08-25 |
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- 1993-10-13 US US08/135,577 patent/US5426073A/en not_active Expired - Fee Related
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