KR100296205B1 - 회로패턴이형성된웨이퍼및그제조방법 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

웨이퍼에 형성되는 디바이스의 평탄성이 확보되며 이물질 발생의 감소가 도모되는 회로패턴이 형성된 웨이퍼와 그의 제조방법을 제공한다.
게이트 전극(4M), 데이터선(6M), 스토레이지 노드(8M), 셀 플레이트(10M), 제 1∼제 3배선층(12M, 14M, 16M), 패시베이션막(17M)을 각각 형성하기 위한 도우프된 폴리실리콘막(4P, 6P, 8P, 10P), 알루미늄 동막(12P, 14P, 16P), 실리콘 질화막(17P)가 디바이스 비형성부(P)에서는 각각 패터닝이 실시되지 않고 디바이스 비 형성부(P)를 덮는 막으로서 형성되어 있다.

Description

회로패턴이 형성된 웨이퍼 및 그 제조방법
본 발명은 회로패턴이 형성된 웨이퍼 및 그의 제조방법에 관한 것이며, 특히, 웨이퍼 주변으로부터의 이물질의 감소와 웨이퍼 전면에 걸쳐서 평탄성의 향상이 도모되는 회로패턴이 형성된 웨이퍼 및 그의 제조방법에 관한 것이다.
우선 제 1의 종래 기술에 관해서 설명한다.
종래, 반도체 장치는 도 28에 표시하는 바와 같이, 데이터 축적장치(201)(이하 ,「메모리 디바이스」라 기술한다)과 데이터 처리장치(202)(이하, 「데이터처리 디바이스」라 기술한다)로 대별된다. 그의 메모리 디바이스와 데이터 처리 디바이스를, 예를 들면 보드 상에 세팅하고, 양자의 결선을 행하여, 필요기능을 실현하고 있었다.
그러나, 근래의 대용량 데이터의 고속처리의 요구에 대해서, 데이터 처리 디바이스부와 메모리 디바이스부 간의 데이터 전송의 속도에 문제가 발생하고 있었다. 이의 해결책으로서, 데이터 처리 디바이스와 메모리 디바이스를 하나의 반도체 장치로서 구성한, 혼재(混載)반도체 장치(이하,「혼재 디바이스」라 기술한다)가 필요하게 되었다.
혼재 디바이스에 대해서 도면을 이용하여 설명한다. 도 29를 참조하여 혼재 디바이스(203)은 경계부(206)을 끼고, 메모리 디바이스(204)와 데이터처리 디바이스(205)가 형성되어 있다. 이 혼재 디바이스(203)에 의해 데이터의 전송속도의 고속화와 데이터 버스 폭의 확장이 도모된다.
여기서, 메모리 디바이스의 일 예로서, 다아나믹·랜덤·액세스·메모리(이하,「DRAM」라고 기술함)에 대해서 도면을 이용하여 설명한다.
도 30을 참조하여, DRAM의 메모리셀은 한 조의 MOSFET(101)과 커패시터소자(102)로 이루어진다. MOSFET(101)의 게이트 전극(101a)는 워드선(103)에 접속된다. 커패시터 소자(102)는 그의 스토레이지 노드(102a)가 MOSFET(101)의 소스/드레인(101c)에 접속되어 있다. 데이터선(104)는 MOSFET(101)의 소스/드레인(101b)에 접속되어 있다.
데이터 기록 시에는 워드선(103)에 소정의 전위가 인가된다. 이로 인해, MOSFET(101)이 도통하고 데이터선(104)에 인가된 전하가 커패시터 소자(102)에 축적된다. 한편, 데이터 판독 시에는 워드선(103)에 소정의 전위가 인가된다. 이로 인해 MOSFET(101)이 도통하여 커패시터 소자(102)에 축적되어 있던 전화가, 데이터선(104)를 통해서 추출된다.
일반적으로, 반도체 장치는 실리콘 기판(웨이퍼)에 형성된다. 즉, 도 31을 참조하여, 실리콘 웨이퍼(301)상에 복수의 혼재 디바이스(302)가 형성되어 있다. 각 혼재 디바이스(302)사이에는 다이싱 라인(dicing line)(303)이 설치되어 있다. 실리콘 기판(301)의 주변부에 형성되는 혼재 디바이스는 예를 들면 혼재 디바이스(305)와 같이 점유 면적상에 부분적으로 밖에는 형성되어 있지 않았다.
최종적으로, 혼재 디바이스(302)로서는 다이싱 라인(303)에 의해 분할된 것이 제품으로서 사용된다. 그러나, 근래, 어셈블리공정 등의 코스트의 삭감을 도모하기 위해서 메이커에서 혼재 디바이스가 형성된 웨이퍼 그 자체를 구입하여, 어셈블리 공정을 다른 메이커에 의뢰하는 형태가 출현하고 있다. 즉 다이싱되기 전의 혼재 디바이스가 형성된 웨이퍼를 완성품으로서 고객에게 판매한다는 형태가 출현하고 있다.
다음에, 메모리 디바이스로서, 전술한 DRAM을 포함하는 혼재 디바이스가 형성된 실리콘 웨이퍼의 구조에 대해서 도면을 이용하여 설명한다. 도 32는 도 31에 표시하는 A-A에서의 단면(斷面)을 표시하고 있다. 도 32를 참조하면, 메모리 디바이스(M)은 도 31에 표시하는 A1에 표시하는 위치에 대응한다. 데이터 처리 디바이스부(L)은 동도 A2에 표시하는 위치에 대응하고 있다. 메모리 디바이스부(MP)는 동도 A3에 표시하는 위치에 대응한다. 메모리 디바이스부(M)과 데이터처리 디바이스부(L)와의 사이에는 경계부(206)이 위치하고 있다. 또, 데이터 처리 디바이스부(L)과 메모리 디바이스부(MP)와의 사이에는 다이싱라인(303)이 위치하고 있다.
실리콘 웨이퍼의 표면에, 분리산화막(2M, 2L, 92M)이 형성되어 있다. 이것에 의해 메모리 디바이스부(M)과 데이터처리 디바이스부(L)이 전기적으로 절연되어 있다. 기판(1)상에 게이트 산화막(3M, 3L, 93M)을 개재시켜서 게이트 전극(4M, 4L, 94M)이 형성되어 있다. 게이트 산화막(3M), 게이트 전극(4M)을 포함하여 MOSFET(101)이 구성된다.
그의 게이트 전극(4M, 4L, 94M)을 덮도록 층간절연막(5M, 5L, 95M)이 형성되어 있다. 메모리 디바이스부(M, MP)에서는 그의 층간절연막(5M, 95M)상에 데이터선(6M, 96M)이 각각 형성되어 있다. 그의 데이터선(6M, 96M)을 덮도록 층간절연막(5M, 5L, 95M)상에 층간절연막(7M, 7L, 97M)이 형성되어 있다.
메모리 디바이스부(M, MP)에서는 그의 층간절연막(77M, 97M)상에 스토레이지 노드(8M, 98)이 각각 형성되어 있다. 스토레이지 노드(8M, 98M)상에 커패시터 절연막(9M, 99M)을 개재시켜서 셀 플레이트(10M, 910M)이 각각 형성되어 있다. 스토레이지 노드(8M), 커패시터 절연막(9M) 및 셀 플레이트(10M)에 의해, 커패시터(102)가 형성된다.
그의 셀 플레이트(10M, 910M)을 덮도록 층간 절연막(7M, 7L, 97M)상에 층간 절연막(11M, 911L, 911M)이 형성되어 있다. 그의 층간절연막(11M, 911L, 911M)상에 제 1배선층(12M, 912L, 912M)이 각각 형성되어 있다.
제 1배선층(12M, 912L, 912M)을 덮도록 층간 절연막(13M, 913L, 913M)이 형성되어 있다. 그의 층간절연막(13M. 913L, 913M)상에 제 2배선층(14M, 914L, 914M)이 각각 형성되어 있다. 그의 제 2배선층(14M, 914L, 914M)을 덮도록 층간 절연막(15M, 915L, 915M)이 형성되어 있다. 그의 층간 절연막(15M, 915L, 915M)이 형성되어 있다. 그의 층간 절연막(15M, 915L, 915M)상에 제 3배선층(16M, 916L, 916M)이 각각 형성되어 있다. 제 3배선층(16M, 916L, 916M)상에는 패시베이션막(passivation film)(17M, 917L, 917M)이 각각 형성되어 있다.
또, 데이터선(6M)과 스토레이지 노드(8M)은 게이트 산화막(3M), 게이트 전극(4M)으로 구성되는 MOSFET(101)의 한 쌍의 소스/드레인 영역(도시하지 않음)에 각각 접속되어 있다. 또, 스토레이지 노드(8M, 98M), 커패시터 절연막(9M, 99M) 및 셀 플레이트(10M, 910M)은 메모리 디바이스부(M, MP)에게만 형성되어 데이터 처리 디바이스부(L)에는 형성되지 않는다.
그런데, 커패시터(102)의 용량의 확보를 위해서, 스토레이지 노드(8M)의 막 두께는 비교적 두껍게 형성된다. 이 때문에 셀 플레이트(10M)을 덮는 층간 절연막(11M)의 표면의 위치가 데이터 처리 디바이스부(L)에서 층간 절연막(11M)의 표면위치가 데이터처리 디바이스부(L)에서는 층간 절연막(911L)의 표면의 위치까지 커패시터(102)의 높이에 상당하는 두께만큼 낮게 된다.
다음에, 제조방법에 대해서 도면을 이용하여 설명한다.
우선, 도 33을 참조하면, 실리콘 웨이퍼의 기판(1)의 표면에, 메모리 디바이스부(M, MP), 데이터처리 디바이스부(L)을 각각 분리하기 위한 분리 산화막(2M, 2L, 92M)을 형성한다. 다음에 기판(1)상에 게이트 산화막(3M, 3L, 93M)을 형성한다. 다음에 기판(1)상에 게이트 산화막(3M, 3L, 93M)을 개재시켜서 게이트 전극(4M, 4L, 94M)을 형성한다.
다음에, 도 34를 참조하면, 게이트 전극(4M, 4L, 94M)을 덮도록 기판(1)상에 CVD법에 의해 층간절연막(5M, 5L, 95M, DM)을 형성한다. 메모리 디바이스부(M, MP)에서, 층간 절연막(5M, 95M)상에 데이터선(6M, 96M)을 형성한다. 또, 데이터선(6M)은 게이트 산화막(3M), 게이트(4M)으로 구성되는 MOSFET의 소스·드레인 영역(도시하지 않음)의 한편에 접속된다.
다음에, 도 35를 참조하면, 층간절연막(5M, 95M)상에 데이터(6M, 96M)을 덮도록 층간 절연막(7M, 7L, 97M)을 형성한다. 그의 층간절연막(7M, 7L, 97M)상에 스토레이지 노드(8M, 98M)을 형성한다. 이 때, 스토레이지 노드(8M)은 상술한 MOSFET의 소스·드레인 영역(도시하지 않음)의 다른 측에 접속된다.
다음에 도 36을 참조하면, 스토레이지 노드(8M, 98M)상에 커패시터 절연막(9M, 99M)을 개재시켜서 셀 플레이트(10M, 910M)을 형성한다.
다음에, 도 37을 참조하면, 셀 플레이트(10M, 910M)를 덮도록 층간 절연막(7M, 7L, 97M)상에 층간 절연막(611M, 6911L, 6911M)을 형성한다.
다음에, 도 38을 참조하면, 도 37에 표시하는 공정에서 형성된 층간 절연막(611M, 6911L, 6911M)에 전면 에치백을 실시하여, 층간 절연막(11M, 911L, 911M)을 형성한다.
다음에, 도 39를 참조하면, 층간 절연막(11M, 911L, 911M)상에 제 1배선층(12M, 912L, 912M)을 형성한다.
다음에, 도 40을 참조하면, 제 1배선층(12M, 912L, 912M)을 덮도록 층간 절연막(11M, 911L, 911M)상에 층간절연막(613M, 6913L, 6913M)을 형성한다.
다음에, 도 41을 참조하면, 도 40에 표시하는 공정에서 형성된 층간절연막(613M, 6913L, 6913M)에 전면 에치백을 실시하여, 층간 절연막(13M, 913L, 913M)을 형성한다. 다음에, 도 42를 참조하면, 층간 절연막(13M, 913L, 913M)상에 제 2배전층(14M, 914L, 914M)을 형성한다.
다음에, 도 43을 참조하면, 제 2배선층(14M, 914L, 914M)을 덮도록 층간 절연막(13M, 913L, 913M)상에 층간 절연막(615M, 6915L, 6915M)을 형성한다.
다음에, 도 44를 참조하면, 도 43에 표시하는 공정에서 형성된 층간절연막(615M, 6915L, 69154M)에 전면 에치백을 실시하여, 층간 절연막(15M, 915L, 915M)을 형성한다.
다음에, 도 45를 참조하면, 층간 절연막(15M, 915L, 915M)상에 제 3배전층(16M, 916L, 916M)을 형성한다.
다음에, 도 46을 참조하면, 제 3배선층(16M, 916L, 916M)상에 패시베이션막(17M, 917L, 917M)을 형성한다. 이상에 의해 도 32에 표시하는 혼재 디바이스가 형성된 웨이퍼가 완성한다.
다음에, 제 2의 종래 기술로서 일본국 특개평 1-251631호 공보에 개시된 웨이퍼에 대해서 도면을 이용하여 설명한다. 공보는 웨이퍼에서 회로패턴을 형성하는 경우에 회로패턴이 형성되지 않는 영역에 의해 제조 공정상의 변동을 감소할 수 있는 웨이퍼를 제공하는 것을 목적으로 하여 개시된 것이다.
반도체 장치의 제조공정에서는 1 매의 실리콘 웨이퍼에서 다수의 반도체회로의 칩이 형성된다. 이 때문에, 실리콘 웨이퍼에는 복수의 반도체회로의 패턴이 형성된다. 또, 실리콘 웨이퍼 내에 소정의 비율로 테스트 회로패턴을 넣는 것이 일반적이다.
즉, 도 47을 참조하면, 실리콘 웨이퍼(501)에는 복수의 본체 칩회로 패턴(502)이 형성되어 있다. 또, 소정의 비율로 테스트 회로패턴(504)가 형성되어 있다. 그 테스트 회로패턴(504)에는, 본체 칩회로패턴(502)와 같은 사이즈가 되도록 더미(dummy)패턴(505)가 형성되어 있다. 또, 본체 칩회로패턴(502), 테스트 회로패턴(504) 등의 사이에는 스크라이브 레인(scribe lane)(503)이 형성되어 있다.
상술한 구성에 의해, 실리콘 웨이퍼(501)에 패턴이 형성되어 있지 않은 영역이 없어진다. 이것에 의해 반도체 장치의 재조공정으로서 예를 들면 드라이 에칭 공정과 이온주입 공정 등으로 생기는 에칭 레이트의 변동과 불순물의 실리콘 웨이퍼면내의 변동이 감소한다. 그 결과, 반도체 장치의 특성의 균일성이 향상한다.
그러나, 제 1의 종래 기술 및 제 2의 종래 기술에서는 이하에 표시하는 문제가 있었다.
우선, 제 1의 종래기술에서는 도 32에 표시하는 스토레이지 노드(8M, 98M), 커패시터 절연막(9M, 99M), 셀 플레이트(10M, 910M)를 포함하는 커패시터(102)는 메모리 디바이스부(M, MP)에게만 형성되고, 데이터 처리 디바이스부(L)에는 형성되지 않는다. 그런데, 층간 절연막(11M, 911L, 911M)의 표면은 도 37에 표시하는 공정에서 형성되는 층간 절연막(611M, 6911L, 6911M)에 전면 에치백을 실시함으로써, 도 38에 표시하는 바와 같이 보다 평탄성(平坦性)이 확보된다.
그러나, 전술한 바와 같이 스토레이지 노드(8M, 98M)이 비교적 두껍게 형성되기 때문에, 데이터 처리 디바이스부(L)에서의 층간절연막(911L)의 표면의 위치가 메모리 디바이스부(M, MP)에서의 층간 절연막(11M, 911M)의 표면의 위치 보다도 내려가, 평탄성을 확보하는 것이 곤란하다. 이 때문에 데이터처리 디바이스부(L)에서, 층간 절연막(911L)상에 형성되는 제 1배선층(912L)이 도 39에 표시하는 바와 같이, 패턴의 열화를 일으키는 일이 있었다. 또, 같은 이유로 데이터 처리 디바이스부(L)에 형성되는 제 2배선층(914L), 제 3배선층(916L)의 패턴이 열화되는 경우가 있었다.
또, 실리콘 웨이퍼(301)의 주변에서는 사진제판 시의 포커스와 실리콘 웨이퍼(301)을 유지 고정하기 위한 클램프 등의 존재에 의해 불완전한 패턴이 형성된다. 이 때문에 메모리 디바이스부(MP)에 형성되는 패턴이 도 32에 표시되어 있는 바와 같이 메모리 디바이스부(M)에 형성되어 있는 패턴에 비하여 열화 하는 일이 있었다. 이 때문에, 그와 같은 불완전한 패턴이 제조 공정중에 실리콘 웨이퍼(301)에서 박리(剝離)되어, 이물질의 발생원인으로 되는 일이 있었다. 그 결과 실리콘 웨이퍼(301)에 형성되는 혼재 디바이스의 수율이 감소되는 일이 있었다.
제 2의 종래 기술에서는, 칩회로패턴(502)와 테스트 회로패턴(504) 이외의 부분에는 더미패턴(505)이 형성된다. 그리고, 동 문헌에는 웨이퍼 주변부의 회로패턴이 형성되어 있지 않은 부분에 더미패턴(505)를 형성해도 원하는 효과를 얻을 수 있는 것을 개시하고 있다. 그러나 그 더미패턴(505)의 구체적인 구조와 제조방법에 대해서는 아무런 기재도 하지 않았다. 이 때문에 예를 들면 더미패턴(505)으로서, 어떠한 패턴형상을 하고 있는 경우 등은 제 1의 종래의 기술인 경우와 마찬가지로 그 패턴형상이 열화하여 이물질의 발생의 원인이 되는 일이 있다. 또, 예를 들면 더미패턴(505)만을 형성하는 공정이 필요한 경우에는 그 공정분 만큼 공정수가 증가하는 일이 있다. 그 결과 웨이퍼의 수율의 저하와 생산 코스트의 증가를 초래하는 일이 있었다.
본 발명은 상기한 문제를 해결하기 위해서 이루어진 것으로 하나의 목적으로서 웨이퍼의 전면에 걸쳐 평탄성의 향상이 도모되며, 또한 웨이퍼 외주로부터의 이물질의 발생의 저감이 도모되는 회로패턴이 형성된 웨이퍼를 제공하는 것이며 또 다른 목적은 그와 같은 회로패턴이 형성된 웨이퍼의 재조방법을 제공하는 것이다.
본 발명의 일 국면에서의 회로패턴이 형성된 웨이퍼는 소자형성 영역과, 소자비형성 영역과, 제 1영역 및 제 2영역과, 제 1절연막과, 반도체 소자 및 소정의 막과, 제 2절연막과, 배선층 및 도전막을 구비고 있다. 소자 형성영역은 웨이퍼 주표면에 형성되어, 다이싱 라인으로 구획된 복수의 칩 형성영역을 포함하고 있다. 소자비형성 영역은 웨이퍼 주표면에서 칩을 형성하지 않는다. 제 1영역 및 제 2영역은 각 칩 형성영역에 설치되며, 소자분리 영역에 의해 각각 전기적으로 절연되어 있다. 제 1절연막은 소자형성 영역 및 소자비형성 영역을 덮도록 형성되어 있다. 반도체 소자는 제 1영역의 제 1절연막 상에 형성된 소정 기능을 가지고 있다. 소정의 막은 소자 비형성 영역의 제 1절연막 상에 형성되어, 반도체 소자와 같은 층으로 되어 있다. 제 2절연막은 반도체 소자 및 소정의 막을 덮도록 제 1절연막 상에 형성되어 있다. 배선층은 제 1 및 제 2영역의 제 2절연막 상에 형성되어 있다. 도전막는 소자비형성 영역의 상기 제 2절연막 상에 형성되어, 배선층과 같은 층으로 이루어진다.
바람직하게는, 반도체 소자는 스위칭 소자 및 전하 유지소자를 포함하는 복수의 메모리셀과 그 메모리셀을 전기적으로 접속하는 데이터선과를 포함하고 있다.
또, 바람직한 것은 제 1영역에서의 웨이퍼의 주표면에서 제 2절연막의 표면까지의 높이, 제 2영역에서의 웨이퍼 표면으로부터 제 2절연막의 표면까지의 높이 및 소자비형성 영역에서의 웨이퍼의 주표면까지의 높이는 각각 실질적으로 같은 높이 이다.
또, 바람직한 것은 소정의 막은 적층막을 포함하는 동시에 소자비형성 영역의 제 1절연막 상에 남겨진 적층막중, 상층막이 하층막의 단부(端部)측면을 덮도록 형성되어 있다.
본 발명의 다른 국면에서의 회로패턴이 형성된 웨이퍼의 제조방법은 이하의 공정이 구비되어 있다. 웨이퍼 주표면을 복수의 칩 형성영역을 포함하는 소자형성 영역과 칩을 형성하지 않은 소자비형성 영역으로 구획된다. 각 칩 형성영역에 소자분리영역에 의해 각각 전기적으로 절연된 제 1영역과 제 2영역를 형성한다. 웨이퍼의 주표면 상에 제 1절연막을 형성한다. 제 1영역의 제 1절연막 상에 소정의 반도체 소자를 형성하는 동시에 소자비형성 영역의 제 1절연막 상에 반도체 소자를 형성하기 위한 소정의 막을 남겨놓도록 소정의 가공을 실시한다. 반도체 소자 및 소정의 막을 덮도록 제 2절연막을 형성한다. 제 2영역의 제 2절연막 상에만 레지스트 패턴을 형성한다. 레지스트 패턴을 마스크로서 제 2절연막에 에칭을 실시하고, 제 2절연막에 평탄화 한다. 각 칩 형성영역의 제 2절연막상에 배선층을 형성하는 동시에 소자비형성 영역의 제 2절연막상에 배선층을 형성하기 위한 도전막을 남겨놓도록 소정의 가공을 실시한다.
바람직한 것은 레지스트 패턴으로서 네가티브(negative)레지스트 패턴을 사용한다.
도 1은 본 발명의 실시의 형태 1에 관련된 혼재디바이스가 형성된 웨이퍼의 평면도.
도 2는 동실시(同實施)의 형태에서, 도 1에 표시하는 A-A에서의 부분단면도.
도 3은 동실시의 형태에서, 도 2에 표시하는 메모리 디바이스부(M)의 부분단면도.
도 4는 동실시의 형태에서, 도 2에 표시하는 데이터처리 디바이스부(L)의 부분단면도.
도 5는 동실시의 형태에서, 디바이스 비형성부(P)의 부분 단면도.
도 6은 본 발명의 실시의 형태 2에 관련된 혼재디바이스가 형성된 웨이퍼의 제조방법의 1공정을 표시하는 단면도.
도 7은 동실시의 형태에서, 도 6에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 8은 동실시의 형태에서, 도 7에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 9는 동실시의 형태에서, 도 8에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 10은 동실시의 형태에서, 도 9에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 11은 동실시의 형태에서, 도 10에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 12는 동실시의 형태에서, 도 11에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 13은 동실시의 형태에서, 도 12에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 14는 동실시의 형태에서, 도 13에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 15는 동실시의 형태에서, 도 14에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 16은 동실시의 형태에서, 도 15에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 17은 동실시의 형태에서, 도 16에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 18은 동실시의 형태에서, 도 17에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 19는 동실시의 형태에서, 도 18에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 20은 동실시의 형태에서, 도 19에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 21은 동실시의 형태에서, 도 20에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 22는 동실시의 형태에서, 도 21에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 23은 동실시의 형태에서, 도 22에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 24는 동실시의 형태에서, 도 23에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 25는 본 발명의 실시시의 형태 3에 관련된 혼재디바이스를 형성한 웨이퍼의 디바이스 비형성 영역에서의 부분단면도.
도 26은 동실시의 형태에서, 도 25에 표시하는 구조의 우위성을 표시하기 위한 1공정을 표시하는 단면도.
도 27은 동실시의 형태에서, 도 26에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 28은 종래의 디바이스의 구성을 표시하는 도면.
도 29는 혼재디바이스의 구성을 표시하는 도면.
도 30은 DRAM의 메모리셀의 등가회로.
도 31은 종래의 혼재 디바이스가 형성된 웨이퍼의 평면도.
도 32는 도 31에 표시하는 A-A 에 있어서의 부분 단면도.
도 33은 종래의 혼재 디바이스가 형성된 웨이퍼의 제조공정을 표시하는 일 단면도.
도 34는 도 33에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 35는 도 34에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 36은 도 35에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 37은 도 36에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 38은 도 37에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 39는 도 38에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 40은 도 39에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 41은 도 40에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 42는 도 41에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 43은 도 42에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 44는 도 43에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 45는 도 44에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 46은 도 45에 표시하는 공정 후에 행하여지는 공정을 표시하는 단면도.
도 47은 제 2의 종래 기술에서의 회로패턴이 형성된 웨이퍼의 평면도.
<도면의 주요분분에 대한 부호의 설명>
1 : 실리콘 기판 2M,2L : 분리산화막
3M,3L,3P : 게이트 산화막 4M,4L : 게이트 전극
4P : 도우프된 폴리실리콘막 5M,5L,5P: 층간절연막
6M : 데이터선 6P : 도우프된 폴리실리콘막
7M,7L,7P : 층간절연막 8M : 스토레이지 노드
8P : 도우프된 폴리실리콘막 9M : 커패시터 절연막
10M : 셀 플레이트 10P : 도우프된 폴리실리콘막
11M,11L,11P : 층간절연막 12M,12L : 제 1배선층
12P : 알루미늄 동막 13M,13L,13P : 제 2배선층
14P : 알루미늄 동막 15M,15L,15P : 층간절연막
16M,16L : 제 3 배선층 16P : 알루미늄 동막
17M,17L : 패시베이션막 17P : 실리콘 질화막
401 : 실리콘 웨이퍼 402 : 혼재 디바이스
403 : 다이싱 라인 404 : 혼재 디바이스 비형성영역
206 : 경계부 M : 메모리 디바이스부
L : 데이터처리 디바이스부 P : 디바이스 비형성부
<발명의 형태>
실시의 형태 1
본 발명의 실시의 형태 1에 관련된 혼재(混載)디바이스가 형성된 웨이퍼에 관해서 도면을 사용하여 설명한다. 도 1을 참조하여 실리콘 웨이퍼(401)의 표면에는 칩으로서의 혼재 디바이스(402)가 복수 형성되어 있다. 이들의 영역은 소자형성 영역을 이루고 있다. 각 혼재 디바이스(402)는 다이싱 라인(403)에 의해 구획되어 있다. 또, 실리콘 웨이퍼(401)의 외주 근방에는 혼재 디바이스(402)를 형성하고 있지 않은 소자비형성 영역으로서의 혼재 디바이스 비형성 영역(404)가 설치되어 있다.
다음에, 도 1 중의 A-A에서의 단면구조를 도 2에 표시한다. 도 2를 참조하여 제 1영역으로서의 메모리 디바이스부(M)은 도 1에 표시하는 A1에 표시하는 위치에 대응한다. 제 2영역으로서의 데이터 처리 디바이스(L)는 동도 A2에 표시하는 위치에 대응한다. 디바이스 비형성부(P)는 동도 A3에 표시하는 위치에 대응한다. 메모리 디바이스부(M)과 데이터 처리 디바이스부(L)와의 사이에는 경계부(206)가 위치하고 있다. 또, 데이터 처리 디바이스부(L)와 디바이스 비형성부(P)와의 사이에는 다이싱 라인(403)이 위치하고 있다.
실리콘 웨이퍼(401)의 기판(1)의 표면에 분리산화막(2M, 2L)이 형성 되어 있다. 이것에 의해 메모리 디바이스부(M)와 데이터 처리 디바이스부(L)가 전기적으로 절연된다. 기판(1)상의 메모리 디바이스부(M)과 데이터 처리 디바이스부(L)에서 게이트 산화막(3M, 3L)을 개재시켜서 게이트 전극(4M, 4L)이 형성되어 있다. 디바이스 비형성부(P)에서는 게이트 산화막(3P)을 개재시켜서 게이트 전극(4M, 4L)을 형성하기 위한 도우프된 폴리실리콘막(4P)이 형성되어 있다. 게이트 산화막(3M), 게이트 전극(4M)을 포함하여 MOSFET(101)이 구성된다.
그의 게이트 전극(4M, 4L) 및 도우프된 폴리실리콘막(4P)를 덮도록 층간절연막(5M, 5L, 5P)가 형성되어 있다. 메모리 디바이스부(M)에서는 그의 층간절연막(5M)상에 데이터선(6M)이 형성되어 있다. 디바이스 비형성부(P)에서는 그의 층간절연막(5P)상에 데이터선(6M)을 형성하기 위한 도우프트 폴리실시콘막(6P)가 형성되어 있다.
그의 데이터선(6M) 및 도우프된 폴리실리콘막(6P)를 덮도록 층간절연막(5M, 5P)상에 층간절연막(7M,7L,7P)가 형성되어 있다. 메모리 디바이스부(M)에서는 그 층간절연막(7M)상에 스토레이지 노드(8M)이 형성되어 있다. 디바이스 비형성부(P)에서는 그 층간절연막(7P)상에 스토레이지 노드(8M)을 형성하기 위한 도우프된 폴리실리콘막(8P)가 형성되어 있다. 스토레이지 노드(8M)상에 커패시터 절연막(9M)을 개재시켜서 셀 플레이트(10M)이 형성되어 있다. 도우프된 폴리실리콘막(8P)상에 커패시터 절연막(9P)를 개재시켜서 셀 플레이트(10M)을 형성하기 위한 도우프된 폴리실리콘막 (10P)가 형성되어 있다.
스토레이지 노드(8M), 커패시터 절연막(9M) 및 셀 플레이트(10M)에 의해 커패시터(102)가 구성된다.
그의 셀 플레이트(10M), 도우프된 폴리실리콘막(10P)를 덮도록 층간절연막(7M, 7L, 7P)상에 층간절연막(11M, 11L, 11P)가 형성되어 있다. 메모리 디바이스부(M) 및 데이터처리 디바이스부(L)에서 그 층간절연막(11M, 11L)상에 제 1배선층(12M, 12L)이 형성되어 있다. 디바이스 비형성부에서는 그 층간절연막(11P)상에 제 1배선층(12M, 12L)을 형성하기 위한 알루미늄 동막(12P)가 형성되어 있다. 제 1배선층(12M, 12L), 알루미늄동막(12P)를 덮도록 층간절연막(13M, 13L, 13P)가 형성되어 있다.
메모리 디바이스부(M) 및 데이터처리 디바이스부(L)에서 그의 층간절연막(13M, 13L)상에 제 2배선층(14M, 14L)이 형성되어 있다. 디바이스 비형성부(P)에서 그 층간절연막(13P)상에 제 2배선층(14M, 14L)을 형성하기 위한 알루미늄 동막(14P)이 형성되어 있다. 그의 제 2배선층(14M, 14L) 및 알루미늄동막(14P)를 덮도록 층간절연막(15M, 15L, 15P)가 형성되어 있다.
메모리 디바이스부(M) 및 데이터 처리 디바이스부(L)에서 그의 층간절연막(15M, 15L)상에 제 3배선층(16M, 16L)이 형성되어 있다. 디바이스 비형성부(P)에서 그의 층간절연막(15P)상에 제 3배선층(16M, 16L)을 형성하기 위한 알루미늄 동막(16P)이 형성되어 있다. 그의 제 3배선층(16M, 16L) 및 알루미늄동막(16P)상에는 패시베이션막(17M, 17L, 17P)이 형성되어 있다.
특히 본 구조인 경우, 디바이스 비형성부(P)에서 형성되고 있는 게이트 산화막(3P), 게이트 전극(4M, 4L)을 형성하기 위한 도우프된 폴리실리콘막(4P), 데이터선(6M)을 형성하기 위한 도우프된 폴리실리콘막(6P), 스토레이지 노드(8M)을 형성하기 위한 도우프된 폴리실리콘막(8P), 커패시터 절연막(8P), 커패시터 절연막(9P), 셀 플레이트(10M)을 형성하기 위한 도우프된 폴리실리콘막(10P), 제 1배선층(12M, 12L)을 형성하기 위한 알루미늄동막(12P), 2배선층(14M, 14L)을 형성하기 위한 알루미늄 동막(14P), 제 3배선층(16M, 16L)을 형성하기 위한 알루미늄 동막(16P) 및 패시베이션막(17P)는 각각 패터닝이 실시되지 않고, 실리콘 웨이퍼(401)의 혼재 디바이스비 형성영역을 덮는 막으로서 존재하고 있다.
따라서, 종래의 기술에서 설명한 도 32에 표시하는 구조와 같이 실리콘 웨이퍼 주변의 메모리 디바이스부(MP)에 열화한 패터닝이 형성되는 경우와 비교하면, 그와 같은 열화한 패터닝이 실리콘 웨이퍼로부터 박리(剝離)하는 일은 일어나지 않는다.
이것에 의해 실리콘 웨이퍼401의 외주부로부터의 발진(發塵)을 감소할 수 있다. 그 결과 혼재디바이스402의 수율을 향상시킬 수 있다.
또, 본 구조에서는 셀 플레이트(10M)을 덮는 층간절연막(11M, 11L, 11P)가 메모리 디바이스부M으로부터 디바이스비형성부P에 걸쳐서, 그의 표면의 위치가 거의 같은 레벨에 있다. 이것으로 층간절연막(11M,11L, 11P)상에 형성되는 제 1배선층(12M, 12L) 등의 패터닝이 양호하게 행하여진다.
여기서, 평탄성에 대해서 좀더 상세하게 설명한다.
도 2에 표시하는 메모리 디바이스부(M), 데이터 처리 디바이스부(L), 디바이스 비형성부(P)의 각각의 부분 단면도를 도 3∼도 5를 참조하여 실리콘 웨이퍼(401)로부터 층간절연막(11M)의 표면까지의 높이(H12M), 실리콘 웨이퍼(401)로부터 층간절연막(11L)까지의 높이(H12L), 실리콘 웨이퍼(401)로부터 층간 절연막(11P)의 표면까지의 높이(H12P)가 각각 실질적으로 같은 값이다. 이때 높이(H12L)은 메모리 디바이스부(M) 및 디바이스 비형성부(P)에서의 실리콘 웨이퍼(401)의 표면으로부터 셀 플레이트(10M), 셀 플레이트(10M), 셀 플레이트(10M)을 형성하기 위한 도우프트 폴리실리콘막(10P)까지의 높이(H10M, H110P)보다도 큰것이 필요하다.
메모리 디바이스부(M)에서의 실리콘 웨이퍼(401)의 표면으로부터 제 1배선층(12M)까지의 영역에서는 분리산화막(2M), 게이트 전극(4M), 데이터선(6M), 스토레이지 노드(8M), 셀 플레이트(10M)이 형성되어 있다. 또, 디바이스비형성부(P)의 실리콘 웨이퍼(401)의 표면으로부터 제 1배선층을 형성하기 위한 알루미늄동막(12P)까지의 영역에서는, 게이트 전극(4M, 4L)을 형성하기 위한 도우프된 폴리실리콘막(4P), 데이터선(6M)을 형성하기 위한 도우프된 폴리실리콘막(6P), 스토레이지 노드(8M)을 형성하기 위한 도우프된 폴리실리콘막(8P), 셀 플레이트(10M)을 형성하기 위한 도우프된 폴리실리콘막(10P)가 형성되어 있다. 이들에 대해서 데이터처리 디바이스부(L)에서는 분리산화막(2L), 게이트 전극(4L)이 형성되어 데이터선 및 스토레이지 노드 등은 형성되어 있지 않다.
이 때문에 층간절연막(11M, 121L, 11P)의 평탄성을 확보하기 위해서는 데이터 처리 디바이스부(L)에서의 층간절연막(11L)의 표면의 위치가 높이(H10M, H10P) 보다도 높은 것이 필요하게 된다.
또, 종래의 기술에서 설명한 바와 같이 데이터선(6M), 데이터선(6M)을 형성하기 위한 도우프된 폴리실리콘막(6P)의 막 두께에 비하여, 층간절연막(5M,5L,5P,7M,7L,7P)의 막 두께의 편이 두껍다. 이것에 의해 층간절연막(7M,7L,7P)의 각각의 영역에서의 표면의 위치가 거의 같은 위치에 있다. 또, 메모리 디바이스부(L)에 형성되는 디바이스로서, DRAM의 경우에는, 용량확보를 위해서 스토레이지 노드(8M)의 막 두께를 두껍게 할 필요가 있다. 따라서, 그의 스토레이지 노드(8M)의 막두께로 층간절연막(11M, 11L, 11P)의 평탄성이 정격 제어(rate-cntrolling)되어 있다고 말할 수 있다.
상술한 혼재 디바이스(402)가 형성된 실리콘 웨이퍼(401)에서는 층간절연막(11M, 11L, 11P)의 평탄성이 확보되어 있기 때문에 그 위에 형성되는 제 1배선층(12M, 12L) 등의 패터닝이 양호하게 행하여진다. 그 결과, 혼재 디바이스의 수율이 향상한다.
실시의 형태 2
다음에, 실시의 형태 2로서 혼재 디바이스가 형성된 실리콘 웨이퍼의 제조방법에 대해서 도면을 사용하여 설명한다. 우선, 도 6을 참조하여 실리콘 웨이퍼(401)의 표면에 메모리 디바이스부(M), 데이터 처리 디바이스부(L)을 각각 분리하기 위한 분리산화막(2M, 2L)을 형성한다.
다음에, 실리콘 웨이퍼(401)상에 실리콘산화막을 개재시켜서 폴리실리콘막 등의 도전막을 형성한다. 그의 도전막에 소정의 사진제판 및 가공을 실시함으로서 메모리 디바이스부(M)에서 게이트 산화막(3M), 게이트 전극(4M)을 형성한다. 데이터 처리 디바이스부(L)에 있어서, 게이트 산화막(3L),게이트 전극(4L)을 형성한다. 디바이스 비형성부(P)에서는 패터닝을 실시하지 않고 디바이스 비형성부(P)의 전역에 걸쳐서 게이트 산화막(3P)와 두우프트 폴리실리콘막(4P)를 남겨 놓는다.
다음에, 도 7을 참조하면, 게이트 전극(4M, 4L)을 덮도록 실리콘 웨이퍼(401)상에 실리콘산화막 등의 층간절연막(5M, 5L, 5P)를 형성한다. 다음에, 그의 층간절연막(5M, 5L, 5P)상에 소정의 사진제판 및 가공을 실시함으로써, 메모리 디바이스부(M)에서 데이터선(6M)을 형성한다. 디바이스비형성부(P)에서는 패터닝을 실시하지 않고 도우프된 폴리실리콘막(6P)를 남겨 놓는다.
다음에, 도 8을 참조하면, 층간절연막(7M, 7L, 7P)상에 도우프된 폴리실리콘막을 형성하는 동시에 소정의 사진제판 및 가공을 실시함으로써, 메모리 디바이스부(M)에서 스토레이지 노드(8M)을 형성한다. 디바이스 비형성부(P)에서는 패터닝을 실시하지 않고 도우프된 폴리실리콘막(8P)를 남겨 놓는다.
다음에 도 9를 참조하면, 스토레이지 노드(8M), 도우프된 폴리실리콘막(8P)를 덮도록 층간절연막(7M, 7L, 7P)상에 실리콘산화막,실리콘 질화막,실리콘산화막 및 도우프된 폴리실리콘막을 차례로 형성하는 동시에 소정의 사진제판 및 가공을 실시함으로써, 메모리 디바이스부(M)에서 커패시타절연막(9M), 셀 플레이트(10M)을 형성한다. 디바이스 비형성부(P)에서는 패터닝을 실시하지 않고 실리콘산화막, 실리콘 질화막 및 실리콘산화막(9P), 도우프된 폴리실리콘막(10P)를 남겨 놓는다.
다음에 도 10을 참조하면, 셀 플레이트(10M), 도우프트 폴리실리콘막(10P)를 덮도록 층간절연막(7M, 7L, 7P)상에 층간절연막(311M, 311L, 311P)를 형성한다.
다음에 도 11을 참조하면, 데이터 처리 디바이스부(L)을 덮도록 레지스트패턴(411L)을 형성한다. 또, 이 때 사용하는 레지스트는 뒤에 기술하는 바와 같이 네가티브 레지스트가 바람직하다.
다음에 도 12를 참조하면, 도 11에 표시하는 층간절연막(311M, 311L, 311P)에 등방성(等方性)에칭을 실시함으로써, 층간절연막(511M, 511P)를 형성한다.
다음에 도 13을 참조하면, 도 12에 표시하는 레지스트 패턴(411L)을 제거한다. 이것에 의해 층간절연막(51M, 51L, 51P)에는 돌기부(611M, 611P)가 형성된다.
다음에 도 14를 참조하면, 도 13에 표시하는 층간절연막(511M, 311L, 511P), 돌기부(611M, 611P)에 CMP(Chemickal Mechanical Polishing)로 연마를 실시하여, 평탄화된 층간절연막(11M, 11L, 11P)를 형성한다. 그런데, CMP에 의한 연마에서는 폭 0.5μm 이상의 큰 대형상(臺形狀)의 형상을 가지는 표면의 평탄화는 곤란하다. 이 때문에 사전에 도 13에 표시하는 바와 같이 돌기부(611M, 611P)를 형성함으로써 CMP에 의한 연마의 특성을 향상시켰다. 이것에 의해 웨이퍼 전면에 걸쳐서 층간절연막(11M, 11L, 11P)가 평탄화된다.
다음에 도 15를 참조하면, 층간절연막(11M, 11L, 11P)상에 알루미늄 동막을 형성하는 동시에 소정의 사진제판 및 가공을 실시함으로써, 메모리 디바이스부(M)에서 제 1배선층(12M)을 형성한다. 데이터 처리 디바이스부(L)에서, 제 1배선층(12L)을 형성한다. 디바이스 비형성부에서는 패터닝을 실시하지 않고 알루미늄 동막(12P)를 남겨 놓는다.
다음에 도 16을 참조하면, 제 1배선층(12M, 12L), 알루미늄 동막(12P)을 덮도록 층간절연막(11M, 11L, 11P)상에 층간절연막(13M, 13L, 13P)를 형성한다. 그의 층간절연막(13M, 13L, 13P)상에 알루미늄 동막을 형성하는 동시에 소정의 사진제판 및 가공을 실시함으로써, 메모리 디바이스부(M)에서 제 2배선층(14M)을 형성한다. 데이터 처리 디바이스부(L)에서, 제 2배선층(14L)을 형성한다. 디바이스 비형성부(P)에서는, 패터닝을 실시하지 않고 알루미늄 동막(14P)를 남겨 놓는다.
다음에 도 17을 참조하면, 제 2배선층(14M, 14L), 알루미늄 동막(14P)을 덮도록 층간절연막(13M, 13L, 13P)상에 층간절연막(15M, 15L, 15P)를 형성한다. 그 층간절연막(15M, 15L, 15P)상에 알루미늄 동막을 형성하는 동시에 소정의 사진제판 및 가공을 실시함으로써, 메모리 디바이스(M)에서 제 3배선층(16M)을 형성한다. 데이터 처리 디바이스부(L)에서, 제 3배선층(16L)을 형성한다. 디바이스 비형성부(P)에서는 패터닝을 실시하지 않고 알루미늄 동막(16P)를 남겨 놓는다.
다음에, 도 18을 참조하면, 제 3배선층(16M, 16L), 알루미늄 동막(16P)을 덮도록, 층간절연막(15M, 15L, 15P)상에 질화막을 형성하는 동시에 소정의 사진제판 및 가공을 실시함으로써, 메모리 디바이스부(M)에서 패시베이션막(17M)을 형성한다. 데이터 처리 디바이스부(L)에서, 패시베이션막(17M)을 형성한다. 디바이스 비형성부(P)에서는 패터닝을 실시하지 않고 질화막(17P)를 남겨 놓는다.
이상의 공정을 거쳐서 도 2에 표시하는 구조가 완성된다.
상술한 제조방법에 의하면 웨이퍼 전면에 걸쳐서, 층간절연막(11M, 11L, 11P)가 평탄화 된다. 이 때문에 그 위에 형성되는 제 1배선층(12M, 12L) 등의 패터닝이 양호하게 행하여진다. 그 결과, 혼재 디바이스의 수율이 향상한다.
그런데, 도 11에 표시하는 공정에서 레지스트패턴(411L)로서는 네가티브레지스트를 적용하는 것의 우위성을 포지티브(positive)레지스트를 적용했을 경우와 비교해서 설명한다.
우선, 도 19에 표시하는 공정까지는 전술한 도 6∼도 10에 표시하는 공정과 같으므로 자세한 설명은 생략한다. 다음에 도 20을 참조하면, 층간절연막(311M, 311L, 311P)상에 포지티브 레지스트를 형성하는 동시에 소정의 사진재판에 의해 레지스트 패턴을 형성한다. 이 때, 디바이스 비형성부(P)에서는, 통상 노광되지 않으므로 레지스트는 제거되지 않고 남는다. 따라서 데이터처리 디바이스부(L)로부터 디바이스 비형성부(P)에 걸쳐서 포지티브 레지스트 패턴(711L)이 형성된다.
다음에, 도 21을 참조하면, 층간 절연막(311M)에 등방성 에칭을 실시함으로써, 층간절연막(511M)을 형성한다.
다음에 도 22를 참조하여 포지티브 레지스트 패턴(711L)을 제거한다. 이 때, 층간절연막(511M, 311L)에는 돌기부(611M)이 형성된다. 그러나 데이터 처리 디바이스부(L)과 디바이스 비형성부(P)간에는 돌기부는 형성되어 있지 않다.
다음에 도 23을 참조하면, 도 22에 표시하는 층간절연막(511M), 돌기부(611M), 층간절연막(311L, 311P)에 CMP로 연마를 실시하며, 층간절연막(11M, 11L, 411P)을 형성한다. 이 때 도 22에 표시하는 돌기부(611M)은 CMP에 의해 연마되어 평탄화된다. 그러나, 층간절연막(311P)은 대단히 큰 대형형상(臺形形狀)을 가지고 있기 때문에 충분히 연마가 되지 않아, 층간절연막(11M, 11L)의 표면과 같은 레벨의 위치까지 연마할 수 없다.
다음에 도 24를 참조하면, 층간절연막(11M, 11L, 11P)상에 알루미늄 동막을 형성하는 동시에, 소정의 사진제판 및 가공을 실시함으로써, 메모리 디바이스부(M)에서 제 1배선층(12M)을 형성한다. 데이터 처리 디바이스부(L)에서 제 1배선층(412L)을 형성한다. 디바이스 비형성부에서는 패터닝을 실시하지 않고 알루미늄 동막(12P)을 남긴다. 이 때 층간절연막(11L)과 층간절연막(411P)과의 표면의 위치가 다르기 때문에 제 1배선층(412L)의 패터닝일 때에 패턴 이상이 발생한다. 이 때문에 혼재 디바이스의 수율이 저하한다는 문제가 발생한다.
이상 설명한 바와 같이 네가티브 레지스트를 사용함으로써, 제 1배선층(12M,12L)하의 층간절연막(11M,11L,11P)을 메모리 디바이스부(M), 데이터 처리 디바이스부(L),디바이스 비형성부(P)에 걸쳐서 양호하게 평탄화할 수 있다. 이에 따라, 제 1배선층(12M,12L)의 패터닝, 혹은 그 위에 형성되는 제 2배선층(14M,14L) 또는 제 3배선층(16M,16L)의 패터닝을 양호하게 행할 수 있다. 그 결과 혼재 디바이스의 수율이 향상한다.
실시의 형태 3
실시의 형태에 관련된 혼재 디바이스가 형성된 웨이퍼에 대해서 설명한다. 실시의 형태 1에서는 디바이스 비형성부(P)에 남겨진 도우프된 폴리실리콘막과(4P, 6P, 8P, 10P)와 알루미늄 동막(12P, 14P, 16P) 등은 도2에 표시하는 바와 같이 다이싱 라인(403)측의 단면(端面)이 실질적으로 같은 위치에 갖추어져 있다. 이들의 단부의 위치를 특히, 상층막이 하층막의 단부를 덮도록 남겨 놓아도 된다. 즉 도 25를 참조하여 예를 들면, 데이터선이 되는 도우프된 폴리실리콘막(6P)가 게이트 전극이 되는 도우프된 폴리실리콘막(5P)의 단부를 덮도록 남겨져 있다.
셀 플레이트가 되는 도우프된 폴리실리콘막(10P)이 스토레이지 노드가 되는 도우프된 폴리실리콘막(8P)의 단부를 덮도록 남겨져 있다. 제 2배선층이 되는 알루미늄 동막(14P)이 제 1배선층이 되는 알루미늄 동막(12P)의 단부를 덮도록 남겨져 있다. 그리고, 패시베이션막이 되는 실리콘 질화막(17P)가 제 3배선층이 되는 알루미늄 동막(16P)의 단부를 덮도록 남겨져 있다.
다음에, 상술한 구조의 이점에 대해서 도면을 사용하여 설명한다. 도 26은 실시의 형태 2에서 설명한 도 9에 표시하는 공정에서의 디바이스 비형성부(P)의 부분 단면도이다.
도 26을 참조하면, 디바이스 비형성부(P)에서 셀 플레이트를 형성하기 위한 도우프된 폴리실리콘막(10P)을 남기기 위해서, 도우프된 폴리실리콘막상에 레지스트패턴(811P)이 형성된다. 이 때 특히 도우프된 폴리실리콘막(10P)의 다이싱 라인측의 단부(端部)의 위치를, 스토레이지 노드를 형성하기 위한 도우프된 폴리실리콘막(8P)의 단부의 위치와 맞도록 레지스트 패턴(811P)이 형성된 것으로 한다.
다음에, 도 27을 참조하면, 도 26에 표시하는 레지스트 패턴(811P)을 마스크로 하여, 도우프된 폴리실리콘막(10P)에 이방성 에칭이 실시된다. 이 때 레지스트 패턴(811P)하의 도우프된 폴리실리콘막(10P)은 에칭되지 않고 그대로 남지만 동시에 도우프된 폴리실리콘막(8P)의 단부 측면에도 도우프된 폴리실리콘막(810P)가 에칭 잔유물로서 남는다. 이 때문에 이 도우프된 폴리실리콘막(810P)이 용이하게 벗겨져 발진(發塵)의 원인이 되는 일도 있었다.
따라서, 도 25에 표시하는 바와 같이 도우프된 폴리실리콘막(10P)이 도우프된 폴리실리콘막(8P)의 단부를 덮도록 형성하기 위해서는 도 26에 표시하는 공정에서 레지스트 패턴(811P)은 도우프된 폴리실리콘막(8P)의 단부를 덮도록 형성할 필요가 있다. 이 경우에는 도 27에 표시하는 공정에서, 도우프된 폴리실리콘막(8P)의 단부 측면에 도우프된 폴리실리콘막(810P)가 에칭 잔유물로서 남는 일이 없어진다. 그 결과 웨이퍼 주변에서의 발진이 감소된다.
상술한 효과는 이 외에 일루미늄동막(16P)과 실리콘 질화막(17P)에 있어서도 같다.
또, 상술한 실시의 형태에서는 메모리 디바이스부(M)의 커패시터 아래에 대이터선이 위치하는 구조를 표시했지만 커패시터(102)의 위에 데이터선(6M)이 위치하는 구조일지라도 같은 효과를 얻을 수 있다.
또, 게이트 전극(4M, 4L), 데이터선(6M)으로서 도우프된 폴리실리콘막(4P, 6P)을 예로 했지만 이 외에 도우프된 폴리실리콘막과 금속 실리사이드막의 적층막 일지라도 된다.
또, 상술한 실시의 형태에서는 메모리 디바이스부(M)와 데이터 처리 디바이스부(L)를 구비한 혼재 디바이스를 예로 했지만 이에 한정하지 않고 절대 단차가 다른 영역을 가지는 디바이스에 대해서도 적용할 수 있는 것은 물론이다.
또, 금회 개시된 실시의 형태는 모든 점에서 예시이며 제한적인 것은 아니라고 생각해야할 것이다. 본 발명의 범위는 상기에서 설명한 범위가 아니고, 특허청구범위에 의해서 표시되며, 특허청구의범위와 균등한 의미 및 범위에서의 모든 변경이 포함되는 것을 뜻한다.
본 발명의 하나의 국면에 의한 회로 패터닝이 형성된 웨이퍼는 소자형성 영역과 소자비형성 영역과, 제 1영역 및 제 2영역과, 제 1절연막과, 반도체 소자 및 소정의 막과 제 2절연막과, 배선층 및 도전막을 구비하고 있다. 소자형성 영역은 웨이퍼 주표면에 형성되며, 다이싱 라인으로 구획된 복수의 칩 형성영역을 포함하고 있다. 소자비형성 영역은 웨이퍼 주표면에서 칩을 형성하지 않는다. 제 1영역 및 제 2영역은 각 칩 형성영역에 설치되어, 소자분리 영역에 의해 각각 전기적으로 절연되어 있다. 제 1절연막은 소자형성 영역 및 소자비형성 영역을 덮도록 형성되어 있다. 반도체 소자는 제 1영역의 제 1절연막 상에 형성된 소정기능을 가지고 있다. 소정의 막은 소자비형성 영역의 제 1절연막 상에 형성되며 반도체 소자와 같은층으로 이루어진다. 제 2절연막은 반도체소자 및 소정의 막을 덮도록 제 1절연막상에 형성되어 있다. 배선층은 제 1 및 제 2영역의 제 2절연막상에 형성되어 있다. 도전막은 소자비형성 영역의 상기 제 2절연막상에 형성되어, 배선층과 같은 층으로 이루어진다.
이 구성에 의하면 소정 기능을 가지는 반도체 소자를 제 1영역에 형성할 때에, 소자비형성 영역에서는 그의 반도체 소자와 같은 층으로 이루어진 소정의 막이 형성된다. 이 때문에 소자비형성 영역에서 소정의 막에 패터닝이 실시되어서 불완전한 패턴닝이 형성되어 있는 경우와 비교하면, 그 불완전한 패턴이 웨이퍼에서 벗겨지는 것이 억제된다. 그 결과 소자비형성 영역, 즉 웨이퍼 주변에서의 발진이 감소된다.
바람직하게는 반도체 소자는 스위칭 소자 및 전하유지 소자를 포함하는 복수의 메모리셀과, 그 메모리셀을 전기적으로 접속하는 데이터선을 포함하고 있다.
이 경우에는 제 1영역에 일련의 메모리셀이 구성된다.
또 바람직한 것은 제 1영역에서의 웨이퍼의 주표면으로부터 제 2절연막의 표면까지의 높이, 제 2영역에서의 웨이퍼 표면에서 제 2절연막의 표면까지의 높이 및 소자비형성 영역에서의 웨이퍼의 주표면으로부터 제 2절연막의 표면까지의 높이는 각각 실질적으로 같은 높이이다.
이 경우에는 제 2절연막이 소자형성 영역과 비형성영역에서 실질적으로 평탄하게 된다. 예컨대, 웨이퍼 전면에 걸쳐서 제 2절연막이 평탄화된다. 이 때문에 제 2절연막 상에 형성되는 도전막의 가공이 양호하게 행하여진다. 그 결과, 웨이퍼면 내의 제 1 및 제 2영역에 소정의 형상을 가지는 배선층이 양호하게 형성된다.
또, 바람직하게는 소정의 막은 적층막을 포함하는 동시에 소자비형성 영역의 제 1절연막 상에 남겨진 적층막중 상층막이 하층막의 단부측면(端部側面)을 덮도록 형성되어 있다.
상층막이 하층막의 단부(端部)와 일치하도록 형성되는 경우에서는, 상층막을 남길 때에 본래 남겨야할 막과는 별도로, 하층막의 단차부 근방에서 상층막이 부문적으로 에칭되지 않고 남는 부분이 생긴다. 따라서, 상층막이 하층막의 단부측면을 덮도록 남겨지는 경우에는, 남겨야할 상층막의 영역이 하층막의 단차부 근방을 덮도록 남겨지기 때문에 부분적으로 남는 상층막이 없어진다. 그 결과, 그와 같은 남은 상층막이 벗겨지므로서 발생하는 이물이 감소한다.
본 발명의 다른 국면에 의한 회로패턴이 형성된 웨이퍼의 제조방법은 이하의 공정을 구비하고 있다. 웨이퍼 주표면을 복수의 칩 형성영역을 포함하는 소자형성 영역과 칩을 형성하지 않는 소자비형성 영역으로 구획한다. 각 칩 형성영역에 소자분리영역에 의해 각각 전기적으로 절연된 제 1영역과 제 2영역을 형성한다. 웨이퍼의 주표면 상에 제 1절연막을 형성한다. 제 1영역의 제 1절연막상에, 소정의 반도체 소자를 형성하는 동시에 소자비형성 영역의 제 1절연막 상에 반도체 소자를 형성하기 의한 소정의 막을 남기도록 소정의 가공을 실시한다. 반도체 소자 및 소정의 막을 덮도록 제 2절연막을 형성한다. 제 2영역의 제 2절연막 상에만 레지스트 패턴을 형성한다. 레지스트 패턴을 마스크로 하여, 제 2절연막에 에칭을 실시한다. 제 2절연막에 연마를 실시하고 제 2절연막을 평탄화 한다. 각 칩 형성영역의 제 2절연막 상에 배선층을 형성하는 동시에, 소자비형성 영역의 제 2절연막 상에 배선층을 형성하기 위한 도전막을 남겨놓도록 소정의 가공을 실시한다.
이 제조방법에 의하면 소자형성 영역에 반도체 소자가 형성된다. 소자비형성 영역에서는 반도체 소자를 형성할 때에 제 1절연막 상에 형성되는 반도체 소자를 형성하기 위한 막이 패터닝되지 않고 그대로 남겨진다. 이런 일은 소자비형성 영역에서, 소장의 막에 패터닝이 실시되어서 불완전한 패턴이 형성되는 경우와 비교하면 그 불완전한 패터닝이 웨이퍼로부터 벗겨져 떨어지는 것이 억제 된다. 그 결과 소자비형성 영역, 즉 웨이퍼 주변으로부터의 발진이 감소된다.
또, 제 2영역에서는 제 1절연막 상에 소정의 반도체 소자가 형성되어 있지 않은 만큼, 제 2절연막의 표면의 위치가 제 1영역 및 소자비형성 영역의 제 2절연막의 표면의 위치보다도 낮게 된다. 제 1영역 및 소자비형성 영역의 제 2절연막에 에칭을 실시하고, 또, 연마를 실시함으로써 제 2절연막의 표면의 위치가 소자형성 영역 및 소자비형성 영역에 있어서 같은 레벨 된다. 그 결과, 제 2절연막상에 형성되는 배선층의 패터닝이 양호하게 행하여진다.
바람직하게는, 레지스트 패턴으로서 네가티브 레지스트 패턴을 사용한다. 이 경우에는 소자비형성 영역에는 레지스트가 남지 않고 제 2영역상에게만 레지스트 패턴을 용이하게 남길 수 있다.

Claims (3)

  1. 웨이퍼(401) 주표면에 형성된 다이싱 라인(403)으로 구획된 복수의 칩 형성영역(M, L)을 포함하는 소자형성영역(402)과,
    상기 웨이퍼(401)의 주표면에 형성된 칩을 형성하지 않는 소자비형성 영역(404, P)과,
    각 상기 칩 형성영역(M, L)에 설치되고, 소자분리영역(2M)에 의해 각각 전기적으로 절연된 제 1 영역(M) 및 제 2 영역(L)과,
    상기 소자형성영역(402) 및 상기 소자비형성영역(404)를 덮도록 형성된 제 1절연막(5M, 5L, 5P, 7M, 7L, 7P)과,
    상기 제 1영역(M)의 상기 제 1절연막(5M, 7M)상에 형성된 소정기능을 가지는 반도체 소자(102) 및 상기 소자비형성영역(P)의 상기 제 1절연막(5P, 7P)상에 형성되며, 상기 반도체 소자(102)와 같은 층으로 이루어지는 소정의 막(8P, 9P 10P)과,
    상기 반도체 소자(102) 및 상기 소정의 막(8P, 9P, 10P)를 덮도록 상기 제 1절연막(5M, 5L, 5P, 7M, 7L, 7P)상에 형성된 제 2 절연막(11M, 11L, 11P)과,
    상기 제 1 영역(M) 및 상기 제 2영역(L)의 상기 제 2절연막(11M, 11L)상에 형성된 배선층(12M, 12L) 및 상기 소자 비형성영역(P)의 상기 제 2 절연막(11P)상에 형성되고 상기 배선층(12M, 12L)과 같은 층으로 이루어지는 도전층(12P)를 구비하고,
    상기 소자 비형성영역(P)에서는, 상기 제 1 절연막(5M, 5L, 5P, 7M, 7L, 7P), 상기 소정의 막(8P, 9P, 10P) 및 상기 제 2절연막(11M, 11L, 11P)을 패터닝 하지 않고 상기 소자 비형성영역(P)의 전면에 남겨 놓는 회로패턴이 형성된 웨이퍼.
  2. 제 1 항에 있어서,
    상기 반도체 소자는 스위칭 소자(101) 및 전하유지소자(102)를 포함하는 복수의 메모리셀과,
    각 상기 메모리셀을 전기적으로 접속하는 데이터 (6M)을 포함하는 것을 특징으로 하는 회로패턴이 형성된 웨이퍼.
  3. 웨이퍼(401)의 주표면을, 복수의 칩 형성영역(M, L)을 포함하는 소자 형성영역(402)와 칩을 형성하지 않은 소자 비형성영역(404, P)와 구획하는 공정과,
    각 상기 칩 형성영역에(M, L) 소자분리영역(2M)에 의해 각각 전기적으로 절연된 제 1영역(M) 제 2영역(L)를 형성하는 공정과,
    상기 웨이퍼(401)의 주표면상에 제 1절연막(5M, 5L, 5P, 7M, 7L, 7P)를 형성하는 공정과,
    상기 제 1영역(M)의 상기 제 1절연막(5M, 7M)상에 소정의 기능을 갖는 반도체 소자(102)를 형성하는 동시에, 상기 소자 비형성영역(P)에서는 상기 반도체 소자(102)를 형성하기 위한 소정의 막(8P, 9P, 10P) 에 패터닝을 실시하지 않고 그대로 남기는 공정과,
    상기 반도체 소자(102) 및 상기 소정의 막(8P, 9P, 10P)를 덮도록 제 2절연막(11M, 11L, 11P)을 형성하는 공정과,
    상기 제 2영역(L)의 상기 제 2절연막(11L)상에만 레지스트 패턴(411L)을 형성하는 공정과,
    상기 레지스트 패턴(411L)을 마스크로 하여, 상기 제 2절연막(311M, 311P)에 에칭을 실시하는 공정과,
    상기 제 2절연막(611M, 611P)에 연마를 실시하여, 상기 제 2절연막을 평탄화하는 공정과,
    각 상기 칩 형성영역의 상기 제 2절연막(11M, 11L)상에 배선층(12M, 12L)을 형성하는 동시에, 상기 소자 비형성영역(P)에서는 상기 배선층을 형성하기 위한 도전막(12P)에 패터닝을 실시하지 않고 그대로 남기는 공정을 구비하는 회로패턴이 형성된 웨이퍼의 제조방법.
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