KR19990018737A

KR19990018737A - 반도체 장치의 금속배선 형성방법

Info

Publication number: KR19990018737A
Application number: KR1019970041963A
Authority: KR
Inventors: 장순규
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-08-28
Filing date: 1997-08-28
Publication date: 1999-03-15

Abstract

반도체 소자의 셀 영역(cell area)과 주변 영역(core area)간의 금속배선을 연결하기 위한 콘택홀을 형성하는데 있어서, 셀 영역에 있는 커패시터 상부전극(plate node) 및 하부전극(storage node)의 손상을 방지할 수 있는 반도체 장치의 금속배선 형성방법에 관하여 개시한다. 커패시터를 포함하는 셀 영역과 주변 영역으로 분리되고 최상부에 층간절연막이 형성된 반도체 장치의 금속배선 형성방법에 있어서, 주변 영역에만 선택적 마스크층을 도포하는 단계와, 마스크층에 노광 빛 현상공정을 진행하여 셀 영역은 전부 노출되고, 주변영역에는 콘택홀 형성될 영역이 개구되는 식각 마스크 패턴을 형성하는 단계와, 식각 마스크 패턴을 이용하여 셀 영역에는 커패시터 상부전극을 노출되고, 주변영역에는 콘택홀이 형성되도록 하부의 층간절연막을 식각하는 단계와, 콘택홀 및 노출된 커패시터의 상부전극에 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법을 제공한다.

Description

반도체 장치의 금속배선 형성방법

본 발명은 반도체 장치의 금속배선 공정에 관한 것으로, 상세하게는 반도체 소자의 셀 영역(cell area)과 주변 영역(peripheral area)을 연결하기 위한 콘택홀 및 금속배선을 형성하는 반도체 장치의 금속배선 형성방법에 관한 것이다.

최근 반도체 소자가 점차 고집적화 및 미세화 되어감에 따라, DRAM(Dynamic Random Access Memory)에 있어서는 좁은 공간 내에 충분한 정전용량을 갖는 커패시터를 형성하기 위한 여러 가지 연구가 시도되고 있다. 먼저 유전체막의 재질을 일반적인 O/N/O(Oxide/Nitride/Oxide)구조의 유전체보다 유전율이 높은 오산화이탄탈륨(TA₂O₅), PZT, BST등의 고유전 물질로 대체시키려는 것이 하나의 시도이고, 유전체 전극인 하부전극(storage node)의 표면적을 늘리기 위하여 하부전극의 구조를 HSG(HemiSpherical Grain)형, 실린더(Cylinder)형으로 변형시키거나 하부전극의 높이를 높이려는 것이 두 번째의 시도이다. 그러나, 고집적화를 달성하기 위한 커패시터의 구조는 3차원적인 구조를 지향하게 되고, 커패시터가 형성되는 셀 영역과 그 외의 회로부가 형성되는 주변 영역간에는 단차가 비례적으로 커지게 된다. 따라서 현재에는 3중 금속배선 형성공정(triple metal scheme)이 단차가 있는 셀 영역과 주변 영역을 갖는 DRAM에 있어서 일반적인 금속배선 방법이 되고 있다.

도 1 및 도 3은 종래 기술에 따라서 셀 영역과 주변 영역을 연결하기 위한 콘택홀 및 금속배선을 형성하는 방법을 설명하기 위하여 도시한 도면들이다.

도 1을 참조하면, 커패시터가 형성되어 있는 셀 영역(3)과, 그 외의 회로부가 형성된 주변 영역(5)을 갖는 반도체 기판(1)에 층간절연막(7)이 적층되어 있는 것을 나타낸다. 상기 셀 영역(3)에는 상부전극(9)과 하부전극(11)을 포함하는 커패시터가 형성되어 있고, 커패시터의 하부에는 트랜지스터와 같은 하부구조가 형성되어 있다. 그러나, 상술한 바와 같이 커패시터의 구조가 3차원적인 구조를 지향함으로 인하여, 셀 영역(3)과 주변 영역(5)간에는 단차가 심화되고 있음을 알 수 있다. 여기에 셀 영역(3)과 주변 영역(5)을 연결하기 위한 콘택홀(19)을 형성하기 위하여 마스크층(13)인 포토레지스트막을 도포한다. 이때, 마스크층(13)인 포토레지스트막(13)은, 셀 영역(3)과 주변영역(5)의 단차 때문에, 셀 영역(3)의 커패시터의 상부전극(9)이 위에서는 상대적으로 두께가 얇게 도포되고, 주변영역(5)에서는 셀 영역(3)에 비하여 두께가 두껍게 도포(coating)된다.

도 2는 상기 도1의 마스크층(13)에 사진 및 식각공정을 진행하여 셀 영역(3)과 주변 영역(5)을 연결하기 위한 콘택홀(19)을 형성하고, 에싱(ashing) 공정으로 마스크층(13)인 포토레지스트막을 제거한 다음, 콘택홀(19)을 매립하는 금속배선(15)을 형성하였을 때의 단면도이다. 그러나 콘택홀(19)을 형성하기 위한 식각을 진행하는 공정에서 상대적으로 다른 영역에 비하여 얇게 도포된 셀 영역(3)의 마스크층(13)인 포토레지스트막에서 오버에칭(Over etching)이 발생하여 층간절연막(7)의 손상 및 심한 경우에는 커패시터 상부전극 및 하부전극의 일부가 손상을 받는 문제가 발생한다. 상기 손상된 부분은 식각공정의 식각잔류물(17)이 잔류할 수 있는 공간을 제공하여 커패시터가 동작하지 않는 원인이 된다. 즉 셀 영역(3)과 주변 영역(5)의 단차 문제는 커패시터에 손상을 초래하여 심한 경우에는 반도체 소자가 작동하지 않는 문제점으로 연결된다. 따라서, 이러한 문제를 해결하기 위하여 포토레지스트막의 두께를 두껍게 형성하여 패터닝을 진행하지만, 이것은 미세한 패턴을 형성하는데 있어서 노광공정에서 초점심도(DOF: Depth Of Focus)를 떨어뜨리는 원인이 된다.

도 3은 도 2의 평면을 도시한 레이아웃(lay-out)도이다. 상세히 설명하면, 커패시터의 상부전극(9)이 형성된 셀 영역(3)과, 주변영역(5)에는 각각 콘택홀(19)이 형성되어 있고, 상기 콘택홀(19)의 상부에는 금속배선이 각각 형성되어 있는 모습을 보여준다. 여기서, 셀 영역(3)에도 별도의 콘택홀(19)이 구성된 것을 알 수 있다.

본 발명이 이루고자 하는 기술적 과제는 셀 영역과 주변 영역을 연결하는 콘택홀을 형성하는 공정에서, 셀 영역의 커패시터가 손상되는 문제점을 방지할 수 있는 반도체 장치의 금속배선 형성방법을 제공하는데 있다.

도 4 내지 도 8은 본 발명에 의하여 셀 영역과 주변 영역을 연결하기 위한 콘택홀 및 금속배선을 형성하는 방법을 설명하기 위하여 도시한 도면들이다.

* 도면의 주요부분에 대한 부호의 설명

100 : 반도체 기판, 102 : 상부전극,

104 : 하부전극, 106 : 셀 영역,

108 : 주변 영역, 110 : 층간절연막,

112 : 식각 마스크 패턴, 114 : 주변 영역의 콘택홀,

116 : 금속배선

상기의 기술적 과제를 달성하기 위하여 본 발명은, 커패시터를 포함하는 셀 영역과 주변 영역으로 분리되고 최상부에 층간절연막이 형성된 반도체 장치의 금속배선 형성방법에 있어서, 상기 주변 영역에만 선택적 마스크층을 도포하는 단계와, 상기 마스크층에 노광 빛 현상공정을 진행하여 셀 영역은 전부 노출되고, 주변영역에는 콘택홀 형성될 영역이 개구되는 식각 마스크 패턴을 형성하는 단계와, 상기 식각 마스크 패턴을 이용하여 셀 영역에는 커패시터 상부전극을 노출되고, 주변영역에는 콘택홀이 형성되도록 하부의 층간절연막을 식각하는 단계와, 상기 콘택홀 및 노출된 커패시터의 상부전극에 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법을 제공한다.

본 발명의 바람직한 실시예에 의하면 상기 층간절연막은 산화막으로 형성되고, 평탄화가 되지 않아 단차가 있는 상태로 사용하고, 상기 마스크층은 포토레지스트를 사용하여 형성하고, 커패시터 상부전극은 폴리실리콘을 사용하여 형성하는 것이 적합하다.

상기 마스크층을 도포하는 방법은 셀 영역과 주변영역의 단차 및 포토레지스트의 유동성을 이용하여 도포하는 것이 적합하고, 마스크층의 높이는 셀 영역보다 낮게 형성하는 것이 바람직하다.

또한, 상기 커패시터의 상부전극에 금속배선을 형성하는 방법은 별도의 콘택홀을 형성하지 않고, 셀 영역의 상부전극을 금속배선이 모두 덮도록 형성하는 것이 바람직하다.

본 발명에 따르면, 셀 영역과 주변영역에 발생된 단차 및 포토레지스트의 유동성을 이용하여 주변 영역에만 선택적 마스크 패턴을 형성하고, 커패시터의 상부전극인 폴리실리콘과 층간절연막인 산화막과의 식각선택비 차이를 이용하여 셀 영역에는 커패시터의 상부전극을 전부 노출되고, 주변영역에는 콘택홀을 형성되도록 층간절연막을 식각한 후, 금속배선을 형성함으로써 셀 영역에서 커패시터 상부전극이 식각도중 손상(attack)을 받는 문제를 해결할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 4 내지 도 8은 본 발명에 따른 셀 영역과 주변 영역을 연결하기 위한 콘택홀 및 금속배선을 형성하는 방법을 설명하기 위하여 도시한 도면들이다.

도 4를 참조하면, 트랜지스터와 같은 하부구조가 형성된 반도체 기판(100)에 상부전극(102) 및 하부전극(104)을 포함하는 커패시터가 형성된 셀 영역(106)이 구성되어 있다. 또한, 상기 셀 영역(106)과 비교하여 상대적으로 낮은 단차를 갖고 셀 이외의 회로부가 있는 주변 영역(108)이 구성되어 있다. 이때, 셀 영역(106)에서 커패시터를 3차원적으로 형성함으로 인하여 셀 영역(108)과 주변 영역(108) 위에 형성된 층간절연막(110), 예컨대 산화막은 단차가 있는 구조를 갖게 된다. 또한, 커패시터의 상부전극(102)은 폴리실리콘을 사용하여 형성한다.

도 5를 참조하면, 상기 도 4의 결과물 상에 마스크층, 예컨대 포토레지스트를 도포한다. 이때, 도포하는 방법은 포토레지스트가 갖는 유동성을 이용하여 도포함으로써 마스크층이 상대적으로 단차가 낮은 주변영역에만 선택적으로 도포되도록 한다. 이때, 상기 마스크층은 종래 기술에서 사용되었던 포토레지스트막처럼 두껍게 형성하지 않고, 얇은 두께로 형성하여 그 높이가 셀 영역(106)보다 낮게되도록 한다. 그러므로 두꺼운 포토레지스트막을 사용할 때보다 미세한 콘택홀의 형성이 손쉬운 장점이 발생한다. 이어서, 마스크를 사용하여 노광 및 현상공정을 진행하여 상기 셀 영역(106)의 층간절연막(110)이 전부 노출되고, 주변영역(108)에서는 콘택홀을 형성하기 위한 식각 마스크 패턴(112)이 정의되도록 한다. 여기서, 식각 마스크 패턴(112)은 하부의 층간절연막(110)을 식각하기 위한 현상(development)이 완료된 포토레지스트 패턴으로 주변 영역(108)에서만 형성된 선택적 식각 마스크 패턴을 가리킨다.

도 6을 참조하면, 상기 주변 영역(108)에 선택적으로 형성된 식각 마스크 패턴(112)을 이용하여 주변 영역의 층간절연막(110)을 식각하여 콘택홀(114)을 형성한다. 이때, 셀 영역(106)에서도 식각 마스크 패턴이 없는 상태에서 층간절연막(110)의 식각이 이루어지는데, 이것은 층간절연막(110)의 하부에 있는 커패시터 상부전극(102)을 구성하는 폴리실리콘이 식각저지층(etching stopper)의 역할을 하기 때문이다 즉, 선택적 식각 마스크 패턴(112)을 이용하여 하부의 층간절연막(110)을 식각하여 커패시터의 상부전극(102)을 마스크층을 도포 콘택홀(114)을 형성하는 방법은 층간절연막인 산화막과 상부전극(102) 및 반도체 기판(100)을 구성하는 실리콘과의 식각선택비의 차이를 이용하여 이루어진다. 이러한 식각은 일 예로 BOE(Buffered Oxide Etch) 용액을 이용하여 습식식각 방식으로 할 수 있다.

도 7을 참조하면, 상기 커패시터의 상부전극(102)이 노출되고 콘택홀(114)이 형성된 결과물 상에 알루미늄과 같은 금속배선을 적층하고 패터닝을 진행하여 셀 영역(106)에서는 금속배선(116)이 상부전극을 모두 덮고, 주변영역에서는 콘택홀을 매립하도록 금속배선(116)을 패터닝한다. 이때, 커패시터 상부전극(102) 위에서는 종래 기술처럼 콘택홀이 별도로 형성되지 않는다. 또한 종래 기술에서는 커패시터의 상부전극(102)은 콘택홀이 형성될 공간을 제공하기 위하여 주변 영역(108)으로 연장되어 있었다. 그러나, 본 발명에서는 별도의 콘택홀을 형성하지 않고 커패시터 상부전극(102) 전체를 노출시키므로 주변 영역(108)으로 연장된 형태의 상부전극을 구성하지 않아도 된다. 따라서, 상부전극의 크기를 보다 축소할 수 있어서 전체적인 칩 크기를 축소할 수 있는 장점이 있다.

도 8을 참조하면, 상기 도 7의 평면을 도시한 레이아웃도(layout)도 이다. 반도체 기판에 커패시터의 상부전극(102)이 형성된 셀 영역(106)이 있고, 주변영역(108)에는 콘택홀(114)이 형성되어 있다. 여기서, 종래 기술에서는 셀 영역에서도 별도의 콘택홀을 형성하였지만, 본 발명에서는 셀 영역(106) 전체를 노출시켜 금속배선(116)이 덮도록 구성하고, 주변영역에서는 종래와 동일하게 콘택홀을 매립하는 금속배선(116)을 형성한 것이 종래 기술과 구별되는 또 하나의 특징이라 할 수 있다.

본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.

상술한 본 발명에 의하면, 다음과 같은 효과를 얻을 수 있다. 첫째, 커패시터의 상부전극을 구성하는 폴리실리콘과 층간절연막인 산화막과의 식각선택비를 이용하여 셀 영역에서는 상부전극 위의 층간절연막을 식각 함으로써 셀 영역과 주변영역의 단차에 기인하여 발생하였던 커패시터의 손상(attack)을 방지할 수 있다. 둘째, 마스크층의 두께를 종래 기술과 비교하여 얇게 형성하여 미세한 콘택홀의 가공이 용이하다. 셋째, 커패시터 하부전극을 주변 영역 쪽으로 연장시키지 않아도 무방하기 때문에 전체적인 칩 크기를 축소할 수 있다.

Claims

커패시터를 포함하는 셀 영역과 주변 영역으로 분리되고 최상부에 층간절연막이 형성된 반도체 장치의 금속배선 형성방법에 있어서, 상기 주변 영역에만 선택적 마스크층을 도포하는 단계, 상기 마스크층에 노광 빛 현상공정을 진행하여 셀 영역은 전부 노출되고, 주변영역에는 콘택홀 형성될 영역이 개구되는 식각 마스크 패턴을 형성하는 단계, 상기 식각 마스크 패턴을 이용하여 셀 영역에는 커패시터 상부전극을 노출되고, 주변영역에는 콘택홀이 형성되도록 하부의 층간절연막을 식각하는 단계 및 상기 콘택홀 및 노출된 커패시터의 상부전극에 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
제1항에 있어서, 상기 마스크층은 포토레지스트를 사용하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
제1항에 있어서, 상기 층간절연막은 산화막을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
제1항에 있어서, 상기 커패시터 상부전극(plate node)은 폴리실리콘을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
제1항에 있어서, 상기 커패시터의 상부전극에 금속배선을 형성하는 방법은 별도의 콘택홀을 형성하지 않고 셀 영역의 상부전극을 금속배선이 모두 덮도록 형성하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
제1항에 있어서, 상기 셀 영역 및 주변 영역의 상부에 있는 층간절연막은 평탄화가 이루어지지 않은 상태의 층간절연막을 사용하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
제1항 및 제2항에 있어서, 주변 영역에만 선택적 마스크층을 도포하기 위한 방법은 셀 영역과 주변영역의 단차 및 포토레지스트의 유동성을 이용하여 도포하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
제1항에 있어서, 상기 주변 영역에 형성된 선택적 마스크층의 높이는 셀 영역보다 낮게 형성하는 것을 특징으로 하는 반도체 장치의 금속배선.