KR19990012265A - 에피층을 이용하여 셀 영역의 단차를 억제한 디램과 로직의복합소자 제조방법 - Google Patents

Abstract

에피층(Epi Layer)을 이용하여 셀 영역의 단차를 억제한 디램(DRAM)과 로직(logic)의 복합소자의 제조방법에 관하여 개시한다. 이를 위하여, 본 발명은 셀 영역과 로직 회로부와 주변 회로부로 구성되는 주변영역을 포함하여 구성되는 디램(DRAM)의 제조방법에 있어서, 셀 영역과 주변영역 전체를 덮는 산화막을 적층하는 제1 단계와, 셀 영역에만 산화막 패턴이 남도록 패터닝을 진행하는 제2 단계와, 산화막 패턴이 형성된 결과물 상에 에피층을 성장시키는 제 3 단계와, 산화막 패턴을 제거하여 셀 영역은 낮은 단차를 갖도록 하고, 주변영역은 성장된 에피층의 두께에 의하여 높은 단차를 갖도록 하는 제4 단계와, 상기 결과물 상에 셀 패턴 및 주변 영역 패턴을 형성하는 제5 단계를 포함하는 것을 특징으로 하는 에피층을 이용하여 셀 영역의 단차를 억제한 디램과 로직(logic)의 복합소자의 제조방법을 제공한다.

Description

에피층을 이용하여 셀 영역의 단차를 억제한 디램과 로직의 복합소자 제조방법

본 발명은 반도체 소자의 제조방법에 관한 것으로, 상세하게는 에피층을 이용하여 셀 영역의 단차를 억제한 디램과 로직(logic)의 복합소자의 제조방법에 관한 것이다.

디램(DRAM: Dynamic Random Access Memory)에 있어 디바이스가 점자 대용량화되고, 미세 패턴 형성에 대한 요구가 증대됨에 따라, 공정간에 층간절연막(ILD: Inter Layer Dielectric)을 형성할 때에 발생하는 단차는 신뢰성과 수율을 고려할 때, 반드시 해결해야 할 과제이다.

특히 셀 면적이 삼차원적인 구조를 지향하면서 축소되었지만, 동시에 높은 커패시턴스(Capacitance)를 확보해야 하는 과제는, 커패시터와 센스 앰플이파이어(S/A: Sense Amplifier)로 구성되는 셀 영역(Cell area)과 주변영역(Peri area)간의 ILD 단차를 더욱 심화시키고 있는 실정이다. 특히 새로운 소자인 디램과 로직의 복합소자에 있어서는 디램과 로직영역의 형성을 동시에 진행해야 하는데, 이때 셀 영역 및 주변영역/로직영역과의 단차는 후속되는 금속배선 공정에서 많은 문제점을 드러내고 있다.

도 1 및 도 2는 종래 기술에 의한 디램과 로직의 복합소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.

도 1을 참조하면, 커패시터가 형성되어 있는 셀 영역(3)과, 그 외의 주변회로와 로직회로가 형성된 주변 영역(5)을 갖는 반도체 기판(1)에 층간절연막(7)이 적층되어 있는 것을 나타낸다. 상기 셀 영역(3)에는 상부전극(9)과 하부전극(11)을 포함하는 커패시터가 형성되어 있고, 커패시터의 하부에는 트랜지스터와 같은 하부구조가 형성되어 있다. 그러나, 상술한 바와 같이 커패시터의 구조가 3차원적인 구조를 지향함으로 인하여, 셀 영역(3)과 주변 영역(5)간에는 단차가 심화되고 있음을 알 수 있다. 여기에 셀 영역(3)과 주변 영역(5)을 연결하기 위한 콘택홀(19)을 형성하기 위하여 마스크층(13)인 포토레지스트막을 도포한다. 이때, 마스크층(13)인 포토레지스트막(13)은, 셀 영역(3)과 주변영역(5)의 단차 때문에, 셀 영역(3)의 커패시터의 상부전극(9)이 위에서는 상대적으로 두께가 얇게 도포되고, 주변영역(5)에서는 셀 영역(3)에 비하여 두께가 두껍게 도포(coating)된다.

도 2는 상기 도1의 마스크층(13)에 사진 및 식각공정을 진행하여 셀 영역(3)과 주변 영역(5)을 연결하기 위한 콘택홀(19)을 형성하고, 에싱(ashing) 공정으로 마스크층(13)인 포토레지스트막을 제거한 다음, 콘택홀(19)을 매립하는 금속배선(15)을 형성하였을 때의 단면도이다. 그러나 콘택홀(19)을 형성하기 위한 식각을 진행하는 공정에서 상대적으로 다른 영역에 비하여 얇게 도포된 셀 영역(3)의 마스크층(13)인 포토레지스트막에서 오버에칭(Over etching)이 발생하여 층간절연막(7)의 손상 및 심한 경우에는 커패시터 상부전극 및 하부전극의 일부가 손상을 받는 문제가 발생한다. 상기 손상된 부분은 식각공정의 식각잔류물(17)이 잔류할 수 있는 공간을 제공하여 커패시터가 동작하지 않는 원인이 된다. 즉 셀 영역(3)과 주변 영역(5)의 단차 문제는 커패시터에 손상을 초래하여 심한 경우에는 반도체 소자가 작동하지 않는 문제점으로 연결된다. 따라서, 이러한 문제를 해결하기 위하여 포토레지스트막의 두께를 두껍게 형성하여 패터닝을 진행하지만, 이것은 미세한 패턴을 형성하는데 있어서 노광공정에서 초점심도(DOF: Depth Of Focus)를 떨어뜨리는 원인이 된다.

본 발명이 이루고자 하는 기술적 과제는 상대적으로 낮은 단차를 갖는 주변영역에 에피층을 성장시켜 단차를 해소함으로써 기존의 공정이 가지고 있는 여러 가지 문제점을 해결할 수 있는 에피층을 이용하여 셀 영역의 단차를 억제한 디램과 로직(logic)의 복합소자의 제조방법을 제공하는데 있다.

도 1 및 도 2는 종래 기술에 의한 디램과 로직의 복합소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.

도 3 내지 도 6은 본 발명의 실시예에 의한 에피층을 이용하여 셀 영역의 단차를 억제한 디램과 로직(logic)의 복합소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.

상기의 기술적 과제를 달성하기 위하여 본 발명은, 셀 영역과 로직회로부와 주변회로부로 구성되는 주변영역을 포함하여 구성되는 디램(DRAM)의 제조방법에 있어서, 상기 셀 영역과 주변영역 전체를 덮는 산화막을 적층하는 제1 단계와, 상기 셀 영역에만 산화막 패턴이 남도록 패터닝을 진행하는 제2 단계와, 상기 산화막 패턴이 형성된 결과물 상에 에피층을 성장시키는 제 3 단계와, 상기 산화막 패턴을 제거하여 셀 영역은 낮은 단차를 갖도록 하고, 주변영역은 성장된 에피층의 두께에 의하여 높은 단차를 갖도록 하는 제4 단계와, 상기 결과물 상에 셀 패턴 및 주변 영역 패턴을 형성하는 제5 단계를 포함하는 것을 특징으로 하는 에피층을 이용하여 셀 영역의 단차를 억제한 디램과 로직(logic)의 복합소자의 제조방법을 제공한다.

본 발명의 바람직한 실시예에 의하면, 상기 셀 영역에만 산화막 패턴이 남도록 패터닝을 진행하는 방법은 산화막 패턴이 셀이 형성될 영역에만 남아 있도록 하는 것이 적합하다.

본 발명에 따르면, 셀 영역을 제외한 주변 영역에 에피층을 성장시켜 단차 문제를 해결하여 후속되는 금속배선 형성공정에서 발생하는 공정상의 문제점을 해결할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 3 내지 도 6은 본 발명의 실시예에 의한 에피층을 이용하여 셀 영역의 단차를 억제한 디램과 로직(logic)의 복합소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.

도 3을 참조하면, 트랜지스터와 같은 하부구조가 형성된 반도체 기판(100)에 산화막(102)을 일정 두께로 형성한다. 이러한 산화막(102)은 후속되는 에피층을 성장하기 위한 수단이 되는 층이기 때문에 셀 영역과 주변 영역의 단차가 심하게 형성되는 경우에는 두께를 두껍게 형성하고, 미세한 경우에는 두께를 얇게 형성하여 필요에 따라 조정하는 것이 가능하다.

도 4를 참조하면, 상기 산화막(102)에 포토레지스트를 도포하고 사진 및 식각 공정을 진행하여 셀 영역(106)에만 산화막 패턴(104)이 남도록 한다. 상기 셀영역(106)은 다시 커패시터가 형성되는 영역(108)과, 센스 앰플이파이어(Sense amplifier)가 형성될 영역(110)으로 구분된다. 이때, 상기 산화막 패턴(104)은 커패시터가 형성될 영역(108)만을 덮도록 형성하는 적당하다. 또한 주변 영역(112)은, 디코더(decoder)/입출력 버퍼(I/O biffer) 등과 같은 주변회로가 형성되는 영역(114)과, 로직회로부가 형성되는 영역(116)으로 구분된다.

도 5를 참조하면, 상기 산화막 패턴(104)이 형성된 결과물 상에 실리콘 에피층(silicon Epi layer, 118)을 재성장시켜 주변영역과, 셀영역중에서 S/A가 형성될 영역의 단차를 높인다. 이어서, 상기 산화막 패턴(104)을 제거함으로써 커패시터가 형성되는 영역의 단차를 상대적으로 낮춘다. 상기 에피층(118)의 재성장에 의해 형성된 구조는 본 발명의 목적을 달성하는 핵심적인 수단으로서, 상대적으로 높은 단차를 갖게 구성되는 커패시터 영역의 단차를 낮출 수 있다. 따라서, 후속되는 층간절연막(ILD)의 적층시에 셀 영역과 주변영역의 전체적인 단차도포성을 향상시킬 수 있다.

도 6을 참조하면, 상기 결과물 상에 통상의 방법으로 셀영역(106)에는 커패시터를 포함하는 디램 셀(DRAM cell, 122), 센스 S/A 회로부(124)를 형성하고, 주변영역(112)에는 주변회로부(126)와 로직회로부(128)를 형성한다. 이어서, 층간절연막(ILD, 120)을 적층한다. 따라서, 상기 도 5에서 사용되었던 에피층(118)은 셀 영역(106)과 주변영역(112)의 단차를 해소하여 금속배선 공정을 위한 층간절연막(ILD, 120)의 적층시에 셀 영역(106)이 상대적으로 얇게 도포되어 커패시터의 상부 및 하부전극에 침해(damage)가 발생하거나, 이를 개선하기 위하여 포토레지스트를 두껍게 도포해야 하는 공정상의 문제점을 없앨수 있다.

본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.

따라서, 상술한 본 발명에 따르면, 셀 영역과 주변영역으로 구성되는 디램과 로직의 복합소자의 제조공정에 있어서, 에피층의 재성장으로 인한 단차 문제를 해결하여 공정상의 문제점을 해결하고, 소자의 신뢰도를 향상시킬 수 있다.

Claims (2)

1. 셀 영역과 주변영역을 포함하여 구성되는 디램(DRAM)의 제조방법에 있어서,

   상기 셀 영역과 주변영역 전체를 덮는 산화막을 적층하는 제1 단계;

   상기 셀 영역에만 산화막 패턴이 남도록 패터닝을 진행하는 제2 단계;

   상기 산화막 패턴이 형성된 결과물 상에 에피층을 성장시키는 제 3 단계;

   상기 산화막 패턴을 제거하여 셀 영역은 낮은 단차를 갖도록 하고, 주변영역은 성장된 에피층의 두께에 의하여 높은 단차를 갖도록 하는 제4 단계; 및

   상기 결과물 상에 셀 패턴 및 주변 영역 패턴을 형성하는 제5 단계를 포함하는 것을 특징으로 하는 에피층을 이용하여 셀 영역의 단차를 억제한 디램과 로직(logic)의 복합소자의 제조방법.
2. 제1항에 있어서, 상기 셀 영역에만 산화막 패턴이 남도록 패터닝을 진행하는 방법은 산화막 패턴이 셀이 형성될 영역에만 남아 있도록 하는 것을 특징으로 하는 에피층을 이용하여 셀 영역의 단차를 억제한 디램과 로직(logic)의 복합소자의 제조방법.