KR100504940B1

KR100504940B1 - 반도체 소자의 선택적 단결정 실리콘막 형성 방법

Info

Publication number: KR100504940B1
Application number: KR10-2000-0085505A
Authority: KR
Inventors: 정우석
Original assignee: 주식회사 하이닉스반도체
Priority date: 2000-12-29
Filing date: 2000-12-29
Publication date: 2005-08-03
Also published as: KR20020056192A

Abstract

본 발명은 반도체 소자의 선택적 단결정 실리콘막 형성 방법에 관한 것으로, 웨이퍼 전 영역에서 특정 SEG 조건, 장비 종류나 상태, 절연체의 종류와 상태등을 고려하여 셀 패턴이 위치하지 않는 더미 영역상에 SEG 더미 패턴을 삽입하여 SEG 공정을 실시함으로써 LPCVD 방법에 의한 SEG 적용에서 선택성을 개선시켜 열버짓을 줄일 수 있고, 셀 영역에서의 과도 성장을 억제시켜 SEG의 균일성을 개선시킬 수 있는 반도체 소자의 선택적 단결정 실리콘막 형성 방법이 제시된다.

Description

반도체 소자의 선택적 단결정 실리콘막 형성 방법{Method of forming a selective monocrystal silicon film in a semiconductor device}

본 발명은 반도체 소자의 선택적 단결정 실리콘막 형성 방법에 관한 것으로, 특히 웨이퍼 전 영역에서 특정 SEG 조건, 장비 종류나 상태, 절연체의 종류와 상태등을 고려하여 패턴이 위치하지 않는 더미 영역상에 SEG 더미 패턴을 삽입하는 반도체 소자의 선택적 단결정 실리콘막 형성 방법에 관한 것이다.

선택적 단결정 실리콘 박막 성장 기술인 SEG(Selective Epitaxial Growth of Silicon)는 절연막에서는 실리콘이 성장하지 않으면서 실리콘 기판이 드러난 부분에서 실리콘만 선택적으로 결정 방향 관계가 유지된 상태로 성장시키는 기술이다. SEG 공정 기술의 개발 역사는 길지만 아직까지 반도체 DRAM에서 본격적인 활용은 이루어지지 않았다. 그러나, 구조적 또는 공정 단순화 측면에서나, 셀 사이즈 축소에 따른 전기적 특성 확보 측면에서 필수 공정으로 자리매김할 가능성은 크다.

기판 표면 활성화에 의한 대부분의 CVD에 의한 박막 증착 공정과는 달리, LPCVD에 의한 SEG 형성은 기상 반응 활성화에 의한 성장 기구(Growth Mechanism)에 가깝다. SEG 성장 기구에 대한 정확한 이해는 SEG공정 최적화를 이루게 할 수 있고, 반도체 소자에의 SEG 적용의 경우 패턴(Pattern)을 최적화함으로써 공정 적용 가능성을 한층 높일 수 있을 것이다.

종래에는 SEG를 적용할 패턴에 관계없이 일률적으로 SEG 공정을 적용하였다. LPCVD에 의한 SEG 성장은 UHV-CVD(Ultra High Vacuum Chemical Vapor Deposition)에 비해 상대적으로 고온 고압에서 이루어지고, 성장 기구의 특성상 기상 반응의 활성화에 의한 실리콘 소오스 공급에 가깝다. 결과적으로 실리콘이 성장하는 패턴의 밀도와 노출된 부분, 즉 액티브 영역의 비율, 패턴간의 거리에 따라 성장 양상이 크게 바뀔수 있다. 그런데, 기존의 SEG 공정 적용 기술에서는 이점들을 간과하였다.

더미 패턴을 고려하지 않고 SEG를 실시하면, 로딩 효과(Loading effect) 때문에 패턴 위치에 따라 SEG 성장 속도가 차이가 발생하고, SEG 성장하지 않은 부분이 넓을 경우 선택성을 상실할 가능성이 높아진다. 또한, SEG 선택성을 유지하기 위해 성장 속도를 늦추어야 하기 때문에 시간 소모와 함께 열버짓(Thermal budget)의 증가가 불가피하고, 열버짓의 증가는 접합 프로파일(junction profile)에 영향을 미칠 수도 있었다.

본 발명의 목적은 SEG 성장 원리를 응용하여 패턴 디자인을 최적화함으로써 LPCVD에 의한 공정의 약점이었던 열버짓을 감소시키며, SEG 균일성도 개선시킬 수 있는 반도체 소자의 선택적 단결정 실리콘막 형성 방법을 제공하는데 있다.

본 발명의 다른 목적은 열버짓을 감소시키고, SEG 균일성을 개선시키기 위해 반도체 소자의 SEG 성장 패턴의 단위 유니드(unit) 주위 영역, 즉 전기적 특성에 영향을 미치지 않는 영역에 SEG 더미 패턴을 형성하는 반도체 소자의 선택적 단결정 실리콘막 형성 방법을 제공하는데 있다.

SEG는 선택적 단결정 실리콘 성장으로 실리콘이 노출된 활성 영역에만 실리콘이 성장되고, 산화막, 질화막등의 절연막 상부에는 성장하지 않도록 하는 기술이다. 특히 저압 화학 증착법(LPCVD)에 의한 SEG 형성 기구에서는 기상 반응의 활성화로 성장에 필요한 소오스들이 공급되기 때문에 실리콘 활성 영역이 노출된 패턴 형태에 따라 SEG 성장 양상이 달라진다. 즉, 성장속도, SEG 일면(facets), 선택성, 균일성(uniformiry) 등의 영향을 받는다.

그럼, 본 발명의 기술적 원리에 대해 설명하면 다음과 같다.

1. 실리콘 과포화비(supersaturtion ratio)

LPCVD에 의한 SEG 성장은 기상에서의 역동적 평형상태(dynamic equilibrium state)에서 과포화된 실리콘의 정도에 따라 SEG 성장 구동력이 정해진다. 기준이 되는 과포화비는 기상 평형에서의 실리콘의 부분압(partial pressure)을 평형 상태의 실리콘의 증기(Vapor)로 나눈 값이다. 열역학적 분석에 의해 그 값이 구해질 수 있다. 도 1(a)의 그래프는 900℃, 100Torr, DCS(SiCl₂H₂)=200, H₂=27000, PH₃=6sccm일때, HCl의 흐름율에 따라 과포화비 값이 변하는 양상을 나타낸 것이다. HCl이 증가할수록 과포화비 값이 감소함을 알 수 있다. 과포화비 값이 감소하면 SEG 성장 속도가 감소하고, 과포화비 값이 20이상으로 커지면 선택성을 잃기 쉽다.

2. 선택성 상실과 매크로 로딩 거리(Macro-loading distance)

온도, 압력, 기체비등의 일정 조건에서 활발한 기상 반응에 의해 과포화비 고정값이 정해진다. 그러나, SEG 공정은 선택적으로 실리콘 활성 영역 위에서만 성장하는 기술이기 때문에 패턴 의존성이 매우 크다. 그래서 패턴 형태와 밀도에 따라 성장 속도 뿐만 아니라, 선택성까지 영향을 받게 된다. 이것이 매크로 로딩 효과(macro-loading effects)이다. 도 1(b)의 그래프는 HCl의 흐름율이 0(10), 50(20), 100(30), 200(40) 및 300(50)일 때 절연체와 웨이퍼의 면적 비율(절연체/웨이퍼)에 따른 과포화비를 나타낸 것으로, 매크로 로딩 효과를 잘 표현해주고 있다. 일정한 HCl 흐름에서 절연막의 면적이 넓을수록, 즉 실리콘 활성 영역이 좁을수록 과포화비가 증가한다. 즉, 매크로 로딩 효과가 충분히 영향을 미칠 수 있는 영역권에 있을 때 패턴상의 활성 영역의 넓이 비율에 따라 과포화비가 변하고 있다. 패턴에 따라 달라질 수 있는 과포화비 값을 유효 과포화비(effective supersaturation ratio)라 표현할 수 있다. 유효 과포화비 값은 인자(factor) F(B)에 의해 F(B)∝(1/(1-B))로 표현된다. 여기서, B는 절연막 영역의 비율(insulator area ratio). 도면에서 50%의 활성 영역 비율의 경우 나타난 과포화비 값은 성장 속도의 상대적인 차이를 표현하는데, 실험에 의해 검증되었다. 문제는 활성 영역의 비율이 너무 작을 경우, 즉 주위의 절연막 비율이 너무 높을 경우 과포화비 값은 급상승하게 된다는 것이다. 과포화비 값이 너무 커지면, 절연막의 종류에 따라 차이가 있겠지만, 실리콘 핵이 생성되어 선택성이 상실되게 된다.

3. SEG 더미 발생 룰(dummy generation rule)

로딩 효과(Loading effect)가 미치는 최대 거리를 매크로 로딩 거리(MLD)로 정의할 수 있다. MLD는 온도, 압력, 기체 조성과 같은 SEG 공정 조건이나 패턴 물질의 종류와 상태, 장비의 구조적 특징, 기체 흐름율등에 영향을 받는다. 짧게는 수십~수천㎛에 이를 수 있다. 앞에서 선택성 상실과 패턴의 국부적인 성장 속도 증가에 의한 과도 성장(over-growth)의 원인이 로딩 효과가 발생하기 때문이라고 하였다. 현상학적으로 볼 때, 로딩 효과가 영향을 미치지 못하는 MLD 이상에서는 SEG 선택성을 유지시키기가 어렵다. 패턴(활성 영역)과 패턴 사이의 거리를 MLD 이하로 조절하는 것이 중요하다. SEG 더미 패턴 발생 룰(dummy pattern generation rule)은 웨이퍼 전 영역을 볼 때 특정 SEG 조건, 장비 종류나 상태, 절연막의 종류와 상태 등을 고려하여 패턴이 위치하지 않은 더미 영역상에 SEG 더미 패턴을 삽입시키는 기술이다.

SEG 더미 밀도와 면적은 기존 SEG 적용 패턴의 활성 영역의 면적과 가깝게 하고, 기존 패턴과의 거리는 전기적 구조적으로 영향을 끼치지 않는 한 가깝게 가져가는 것을 기본으로 한다.

본 발명에 따른 반도체 소자의 선택적 단결정 실리콘막 형성 방법은 웨이퍼 전 영역에서 특정 SEG 조건, 장비 종류나 상태, 절연체의 종류와 상태등을 고려하여 셀 패턴이 위치하지 않는 더미 영역상에 SEG 더미 패턴을 삽입하여 SEG 공정을 실시하는 것을 특징으로 한다.

본 발명의 이론적 배경과 실험 결과등의 도면을 참조하여 SEG 더미 발생 룰에 대해 설명하면 다음과 같다.

패턴 위치에 따른 SEG 성장 양상

SEG 기준 조건에서 기상에서의 과포화비는 온도, 압력, 기체 조성 등이 고정되면 일정하게 유지되지만, 실제 패턴상에서는 SEG 형성 기구상 로딩 효과가 존재하여 유효 과포화비 형태로 변함을 도 1을 이용하여 설명하였다. 도 2(a) 및 도 2(b)는 테스트 패턴상에서 패턴 위치에 따른 과포화비 값의 변화와 SEG 성장 양상을 나타낸 것이다. 도 2(a)는 중앙에만 SEG 성장 패턴이 위치하고 있고, 그 가장자리를 확대하면 도 2(b)와 같이 나타낼 수 있다. 도 2(b)의 원형은 MLD를 가상적으로 표현한 것이다. 화살표를 따라 SEG 패턴상에서의 유효 과포화비 변화와 그 때의 SEG 성장 속도를 표현하였는데, HCl의 흐름이 200(A), 300(B), 380(C) 및 420(D)일 경우를 나타내었다. MLD 안쪽의 활성 영역 비율이 적어지면서 급격히 기상의 실리콘 소오스가 파일업(pile-up)되어 유효 과포화비 값이 크게 증가한다. 이것은 SEG 패턴 가장자리 부분의 과도 성장을 유발하고, 절연 영역이 넓은 영역에서는 실리콘 핵생성(선택성 상실)을 유발시키기도 한다.

Insulator 표면에서 실리콘 핵생성 억제 방향

도 3에서는 절연체 위에서 실리콘 핵생성 유발 원인과 대처 방안에 대해 설명하고 있다. 기준 SEG 조건에서 패턴 폭에 따라 실리콘의 파일업(pile-up)이 달라진다. 넓은 패턴에서는 MLD보다 커지므로 즉, 실리콘 핵생성을 위한 임계 과포화비 값을 초과함으로 실리콘 핵생성이 발생한다. SEG 더미 발생 룰은 바로 이러한 넓은 절연체를 없애 주어 선택성을 확보하는 것이다. 선택성 확보는 세정(cleaning) 공정을 개선시켜 선택성을 유지시키는 또 다른 방법도 동원될 수 있다.

반도체 소자의 SEG 공정 적용에 있어 기본적인 셀 패턴에 SEG 더미 패턴을 삽입시켜 SEG 공정을 최적화하는 SEG 더미 발생 룰은 LPCVD에 의해 진행되는 것을 기본으로 한다. 또한, SEG 더미 패턴의 삽입 위치는 절연 물질의 종류에 따라 다르게 적용할 수 있는데, 질화막이 절연막으로 적용된 경우 셀 활성 패턴에서 최대 100㎛이상 떨어지지 않는 곳에서부터 더미 패턴을 삽입시키고, 산화막이 절연막으로 적용된 경우 셀 활성 패턴에서 최대 500㎛이상 떨어지지 않는 곳에서부터 더미 패턴을 삽입시킨다. 또한, 더미 패턴의 활성 영역 비율은 셀에서의 활성 영역 비율과 근접시키는 것을 기본으로 하는데, 셀 활설 영역이 면적 대비 ±20%가 가장 적합하다. 여기서 면적 비율이라 함은 균일한 패턴에서의 면적비를 의미한다. 한편, 더미 활성 영역을 확보하기 어려운 경우 단지 셀 활성 패턴에서의 10% 미만이라도 선택성 확보에는 큰 문제가 없기 때문에 최소 활성 더미 패턴을 삽입시키는 것을 기본으로 한다.

그리고, 반도체 소자의 SEG 공정 적용에 있어 LPCVD에 의한 공정 적용의 경우 다음과 같이 전후 공정을 최적화한다. 일예로 SEG 성장 전 O₂, NF₃, He 분위기에서 건식 세정 공정을 실시한다. 실시 조건은 10∼30sccm의 NF₃, 10∼50sccm의 O₂, 500∼2000sccm의 He를 유입시키고, 0.5∼2Torr의 압력과 상온에서 0.5∼2W의 플라즈마 전력을 인가하여 실시한다. 한편, 건식 세정 후에 습식 세정을 실시하는데, 80∼120℃의 온도에서 4:1∼50:1의 비율로 H₂SO₄와 H₂O₂를 혼합한 용액을 이용하여 5분∼20분정도 세정한 후 50∼100:1의 HF 용액을 이용하여 10∼30초 실시한다. 또한, SEG 공정 중에 H₂ 트리트먼트를 실시하는데, 800∼900℃에서 수소 베이크 공정을 10∼30초동안 실시하여 자연 산화막을 제거한다. 이때, RTP 방법을 이용할 경우 순간적으로 온도를 950℃ 가까이 상승시킨 후 SEG 성장 온도까지 하강시킨다. SEG를 이용하여 플러그를 형성할 경우 LPCVD 장비에서 DCS(diclorosilane, SiCl₂H₂), HCl, H₂가 공정 가스로 포함되는데, 공정 조건은 0.1∼2slm의 DCS, 0∼3slm의 HCl을 유입시켜 750∼1050℃의 온도에서 실시한다. SEG 공정중에 인시투 도핑 공정을 실시할 경우 수소가 1∼10% 포함된 PH₃ 가스를 500∼2500sccm(1%기준) 정도 흘려준다. 이때, 인시투 도핑 레벨이 3×10¹⁹(atoms/cc) 이상이 되도록 한다.

실험적 증명 : MLD 검증용 e-beam pattern <1>

도 4 및 도 5에서는 SEG 선택성 상실과 패턴 형태 MLD 값의 존재를 검증하기 위해 만든 전자 빔(e-beam) 패턴과 테스크 결과를 설명하고 있다. 도 4에서는 MLD의 존재와 크기를 분석하기 위해 활성 영역을 50%(macro-loading effect에 의한 over-flowing 현상을 억제)로 하고, 실리콘 기판과 절연체의 면적을 2배씩 증가시키는 단순 패턴을 구성하였다. 16∼8192㎛까지 일차원 바 패턴(one dimensional bar pattern)을 구성하였다. 도 5에서는 일정 조건(DCS=0.2, HCl=0.25, H₂=27slm, 900℃, 100Torr)에서 SEG 테스트한 결과 1024㎛ 이상에서 선택성이 상실된 결과를 나타내고 있다. 절연체 면적이 커짐에 따라 실리콘 입자의 밀도는 급격히 증가함을 알 수 있다.

실험적 증명 : Dummy generation rule 평가용 e-beam pattern <2>

도 6과 도 7에서는 SEG 선택성 상실과 패턴 가장자리의 과도 성장 현상에 미치는 SEG 더미 활성 영역 비율 변화에 대한 평가를 다루고 있다. 이것은 더미 발생 룰에 대한 기초 데이터를 제공한다. 도 6에서 왼쪽 테스트 패턴은 전자 빔으로 특수하게 제작된 것으로 좌측의 40%는 활성 영역 50%의 단위 셀 패턴이고, 맨 오른쪽의 20%는 선택성 평가용 패턴이다. 그리고 중앙의 40%는 활성 영역 비율을 10, 20, 30, 40, 50%로 변화시킨 SEG 더미 패턴이다. 일정 조건에서 SEG 테스트를 실시한 결과 선택성 상실이 더미 활성 영역의 비율 증가에 따라 더 넓은 절연 영역위에서 발생하고 있음을 알 수 있다. 도 7은 단면 SEG 성장 모양을 나타낸 것이다. 여기서 바운더리 부분이 셀의 가장자리로 SEG 과도 성장이 가장 심각하게 발생하고 있는 부분이다. 도면에서 더미 활성 영역의 비율이 감소함(50% -> 10%)에 따라 셀 가장자리에서 SEG 과도 성장은 심각하게 발생할 수 있음을 보여준다. 일정 조건에서 약 20%까지 차이를 유발시켰다.

Dummy pattern의 형태

도 8은 더미 패턴의 형태를 나타낸 것으로, 라인(line) 형태, 분리(isolation) 형태, 복합 형태 등으로 한다. 분리 형태는 2 차원적으로 활성 영역이 절연체를 둘러싸고 있는 형태로서, 원형, 사각형, 기타 다각형 및 다양한 모든 모양이 해당된다. 그리고, 복합 형태는 라인 형태와 분리 형태의 결합체로 형태와 isolation 형태의 결합체로서, 그 규칙을 따라 정해놓지 않고, 더미 영역의 형태에 따라 그 모양을 변경할 수 있다.

Dummy generation rule

SEG 더미 패턴의 효과를 분석하기 위해 테스트한 결과를 종합해 볼 경우, SEG 더미는 활성 셀 패턴에 가장 가까운 지역에 셀과 유사한 활성 영역을 확보하는 형태로 형성시켜야 한다. 반드시 구조적으로나 전기적 특성 측면에서의 셀 동작에 영향을 미치는 위치를 선정하지 말아야 한다. 예를들어 셀 패턴과 셀 패턴 사이가 100∼1000㎛ 범위안에 올 경우라도 구조적, 전기적 특성 확보에 문제가 없다면, 더미 패턴을 삽입시킬 수 있다.

상술한 바와 같이 본 발명에 의하면 LPCVD에 의한 선택적 단결정 실리콘 형성에서 SEG 더미 패턴을 삽입함으로써 다음과 같은 효과가 있다.

① LPCVD 방법에 의한 SEG 적용에서 선택성을 개선시킴으로써 열버짓을 줄일 수 있다.

② 반도체 소자의 셀 활성 영역에서의 과도 성장을 억제시킴으로써 SEG의 균일성을 개선시킬 수 있다.

③ LPCVD 방법에 의한 SEG 적용 가능성을 높일 수 있다.

④ 반도체 소자의 SEG 적용 가능 공정의 모든 부분에 응용할 수 있다.

도 1(a) 및 도 1(b)는 HCl 흐름율 및 절연체와 웨이퍼의 영역 비율에 따른 과포화비를 나타낸 그래프.

도 2(a) 및 도 2(b)는 패턴 위치에 따른 SEG 성장 양상을 나타낸 도면.

도 3은 절연체 상부에서 실리콘 핵생성 유발 원인과 대처 방안을 설명하기 위한 도면.

도 4 및 도 5는 SEG 선택성 상실과 패턴 형태 MLD 값의 존재를 검증하기 위한 전자 빔 패턴 및 테스트 결과.

도 6은 SEG 선택성 상실과 패턴 가장자리의 과도 성장 현상에 미치는 SEG 더미 할성 영역의 비율 변화에 대한 전자 빔 패턴.

도 7은 SEG 단면 성장 사진.

도 8은 더미 패턴의 형상을 나타낸 도면.

Claims

SEG를 이용한 반도체 소자의 선택적 단결정 실리콘막 형성 방법에 있어서,

절연막의 종류에 따라 셀 패턴이 위치하지 않는 더미 영역상에 SEG 더미 패턴의 삽입 위치를 달리하여 삽입하고, LPCVD에 의해 SEG 공정을 실시하는 것을 특징으로 하는 반도체 소자의 선택적 단결정 실리콘막 형성 방법.
삭제
제 1 항에 있어서, 상기 SEG 더미 패턴은 질화막이 절연막으로 적용된 경우 셀 패턴에서 최대 100㎛이상 떨어지지 않는 곳에서부터 삽입시키는 것을 특징으로 하는 반도체 소자의 선택적 단결정 실리콘막 형성 방법.
제 1 항에 있어서, 상기 SEG 더미 패턴은 산화막이 절연막으로 적용된 경우 셀 패턴에서 최대 500㎛이상 떨어지지 않는 곳에서부터 삽입시키는 것을 특징으로 하는 반도체 소자의 선택적 단결정 실리콘막 형성 방법.
제 1 항에 있어서, 상기 SEG 더미 패턴은 셀 패턴의 ±20%의 비율로 형성하는 것을 특징으로 하는 반도체 소자의 선택적 단결정 실리콘막 형성 방법.
제 1 항에 있어서, 상기 SEG 공정을 실시하기 전에 NF₃, O₂ 및 He를 유입시키고, 0.5 내지 2Torr의 압력과 상온에서 0.5 내지 2W의 플라즈마 전력을 인가하여 건식 세정 공정을 실시하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 선택적 단결정 실리콘막 형성 방법.
제 1 항 또는 제 6 항에 있어서, 상기 SEG 공정중에 건식 세정 공정을 실시한 후 80 내지 120℃의 온도에서 4:1 내지 50:1의 비율로 H₂SO₄와 H₂O₂를 혼합한 용액을 이용하여 5분 내지 20분정도 세정한 후 50 내지 100:1의 HF 용액을 이용하여 10 내지 30초 세정 공정을 실시하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 선택적 단결정 실리콘막 형성 방법.
제 1 항에 있어서, 상기 SEG 공정 중에 800 내지 900℃에서 수소 베이크 공정을 10 내지 30초동안 실시하여 자연 산화막을 제거하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 선택적 단결정 실리콘막 형성 방법.
제 1 항에 있어서, 상기 SEG 공정을 이용하여 플러그를 형성할 경우 LPCVD 장비에서 0.1 내지 2slm의 DCS, 0 내지 3slm의 HCl을 유입시켜 750 내지 1050℃의 온도에서 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 선택적 단결정 실리콘막 형성 방법.
제 1 항에 있어서, 상기 SEG 공정중에 인시투 도핑 공정을 실시할 경우 수소가 1 내지 10% 포함된 PH₃ 가스를 1%일 때를 기준으로 500 내지 2500sccm 유입시켜 실시하는 것을 특징으로 하는 반도체 소자의 선택적 단결정 실리콘막 형성 방법.
제 10 항에 있어서, 상기 인시투 도핑 레벨은 3×10¹⁹(atoms/cc) 이상이 되도록 하는 것을 특징으로 하는 반도체 소자의 선택적 단결정 실리콘막 형성 방법.