KR100761655B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 메모리 로직 복합 반도체 장치에 있어서, 메모리부와 로직부간의 구조적인 차이로 인해 메모리보다 낮은 단차를 갖는 로직부 영역의 반도체 기판에만 실리콘 성장층(si-Epitaxial growth)을 원하는 높이만큼 형성시키고, 그 부분에 로직소자를 제조함으로써, 이후 금속배선 공정에서 로직부와 메모리부간의 단차를 줄일 수 있는 반도체 소자의 제조 방법을 제시한다.
로직부, 메모리부, 단차, 선택적 성장층, 평탄화,

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device}
도 1은 종래 기술에 따른 반도체 소자의 단면도.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21 : 반도체 기판 12, 24 : 소자 분리막
13, 25 : 게이트전극 14, 26 : 소오스 및 드레인영역
15, 27 : 층간절연막 16, 28 : 메탈 콘택
17, 30 : 금속배선 18, 29 : 캐패시터
22 : 성장 방지층 22a : 성장 방지층 패턴
23 : 단차 보상층 100 : 포토레지스트 패턴
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 엘리베이티드 액 디브(Elevated active)를 이용하여 메모리부와 로직부간의 단차를 개선시키기 위한 제조 기술에 관한 것이다.
메모리 로직 복합 반도체 장치는 반도체 장치를 이용하는 시스템의 경박단소, 고성능화, 저전력화를 달성하기 위하여 메모리, 예컨대 디램(DRAM;Dynamic Random Access Memory) 또는 에스램(SRAM;Static Random Access Memory)과 상기 메모리(Memory)를 제어하는 로직(Logic)을 하나의 반도체 장치에 구현한 것을 말한다.
이러한 메모리 로직 복합 반도체 장치는 사용자 중심의 제품 개발 특성상, 표준이 확립된 양산형 메모리 장치에 비하여 다양한 응용이 존재하며, 사이즈나, 페이지 깊이(page depth), 입출력 밴드폭(I/O bandwidth) 등에서 다양한 형태의 메모리를 요구한다. 또한, 메모리 로직 복합 반도체 장치가 그래픽에 응용되는 경우가 많으므로, 메모리 사이즈에서의 입상(granularity)이 중요하다.
이러한 메모리 로직 복합 반도체 장치를 도 1을 통해 간략히 설명하면 다음과 같다.
도 1을 참조하면, 상기에서도 설명한 바와 같이 메모리 로직 복합 반도체 장치는 하나의 반도체 장치내에 메모리부와 로직부가 함께 형성되는데, 상기 로직부는 일반적으로, 활성영역을 정의하기 위한 아이솔레이션(Isolation) 공정을 진행하여 STI(Shallow Trench Isolation) 구조로 소자 분리막(12)이 형성되는 반도체 기판(11)이 제공되고, 상기 반도체 기판(11) 상부에는 일반적인 공정을 진행하여 게 이트전극(13), 소오스 및 드레인영역(14), 층간절연막(15), 메탈콘택(16) 및 금속배선(17)이 순차적으로 형성된다. 반면, 상기 메모리부는 상기 로직부와 달리 기본적으로 정보를 저장하기 위한 캐패시터(Copacitor; 18)가 더 형성된다.
즉, 상기와 같이 로직부는 하나의 게이트전극(13)을 가지고 있으므로 낮은 구조로 형성된다. 그러나, 상기 메모리부는 정보를 저장하기 위해 캐패시터(18) 형성공정을 추가로 진행해야 하고, 이러한 캐패시터(18)는 고집적화되어 갈수록 높은 정전용량의 가지기 위해 높은 구조로 형성된다. 이로 인해, 금속배선(17)과 반도체 기판(11)간의 콘택을 형성하기 위한 사진 및 식각공정 진행시 메모리부와 로직부간의 금속배선 선폭(Line Width) 또는 콘택의 크기(Size)에 차이가 발생된다. 이러한 금속배선 선폭(Line Width) 또는 콘택의 크기(Size)에 차이는 CMP 평탄화 공정을 진행하더라도 로직부와 메모리부의 패턴밀도가 상이하므로 로직부의 절연막이 더 쉽게 많이 제거되어 반도체 장치의 불량이 발생하게 된다.
따라서, 본 발명은 상기의 문제를 해결하기 위해 안출된 것으로, 로직부가 형성될 부분에만 실리콘 성장층(si-Epitaxial growth)을 원하는 높이만큼 형성시키고, 그 부분에 로직소자를 제조하여 이후 금속배선 공정에서 로직부와 메모리부간의 단차를 개선하는데 목적이 있다.
상술한 목적을 달성하기 위해 본 발명은 메모리부와 상기 메모리부를 제어하기 위한 로직부가 정의된 반도체 기판이 제공되고, 상기 메모리부가 형성될 영역의 상기 반도체 기판 상에 성장 방지층을 형성하는 단계; 상기 성장 방지층을 마스크로 이용하여 노출되는 상기 로직부가 형성될 영역의 상기 반도체 기판에 단차 보상층을 형성하는 단계; 상기 성장 방지층을 제거하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 및 도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 2a를 참조하면, 로직부와 메모리부가 정의(define)될 반도체 기판(21)이 제공되고, 상기 반도체 기판(21)의 상부에는 성장 방지층(22)이 성장 또는 증착공정을 통해 형성된다. 상기 반도체 기판(21)은 Si 또는 GaAs등의 화합물로 형성된다. 상기 성장 방지층(22)은 실리콘 산화막, 실리콘 질화막 및 비정질막중 어느 하나로 형성된다. 이어서, 전체 구조 상부에는 포토레지스트(photoresist)가 전면 도포된 후, 포토마스크(Photomask)를 이용한 노광공정을 진행하여 상기 로직부가 형성될 부분이 노출되도록 상기 메모리부가 형성될 반도체 기판(21) 상부에만 포토레지스트 패턴(Photo resist pattern; 100)이 형성된다.
도 2b를 참조하면, 상기 포토레지스트 패턴(100)을 마스크로 이용한 식각공정을 통해 상기 성장 방지층(22)을 식각하여 메모리부가 형성될 반도체 기판(21) 상부에는 성장 방지층 패턴(22a)이 형성된다.
도 2c 및 도 2d를 참조하면, 상기 성장 방지층 패턴(22a)을 마스크로 이용한 성장공정을 진행하여 상기 노출되는 로직부가 형성될 반도체 기판(21) 상에는 단차 보상층(23)이 형성된다. 상기 단차 보상층(23)은 종래의 로직부와 메모리부의 단차를 고려하여 형성되는 두께가 결정된다. 이어서, 소정의 식각공정을 진행하여 상기 성장 방지층 패턴(22a)은 제거된다.
이어서, 이루어지는 후속공정은 종래의 기술과 동일함으로 간략하게 설명하기로 한다.
도 2e를 참조하면, 상기 반도체 기판(21)에는 활성영역을 정의하기 위한 아이솔레이션(Isolation) 공정을 진행하여 STI(Shallow Trench Isolation) 구조로 소자 분리막(23)이 형성된다. 이어서, 상기 로직부에는 게이트전극(25), 소오스 및 드레인영역(26), 층간절연막(27), 메탈콘택(28) 및 금속배선(30)이 순차적으로 형성되고, 상기 메모리부에는 게이트전극(25), 소오스 및 드레인영역(26), 층간절연막(27), 메탈콘택(28), 캐패시터(29) 및 금속배선(30)이 순차적으로 형성된다.
본 발명은 메모리 로직 복합 반도체 장치에 있어서, 로직부가 형성될 부분에만 실리콘 성장층(si-Epitaxial growth)을 원하는 높이만큼 형성시키고, 그 부분에 로직소자를 제조함으로써, 이후 금속배선 공정에서 로직부와 메모리부간의 단차를 줄일 수 있습니다.

Claims (3)

  1. 메모리부와 상기 메모리부를 제어하기 위한 로직부가 정의되며 Si 또는 GaAs로 형성되는 반도체 기판이 제공되고,
    상기 메모리부가 형성될 영역의 상기 반도체 기판 상에 성장 방지층을 형성하는 단계;
    상기 성장 방지층을 마스크로 이용하여 노출되는 상기 로직부가 형성될 영역의 상기 반도체 기판에 단차 보상층을 형성하는 단계;
    상기 성장 방지층을 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 성장 방지층은 실리콘 산화막, 실리콘 질화막 및 비정질막중 어느 하나가 성장 또는 증착공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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