KR100361527B1 - 반도체소자의제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 수회의 반복적인 패터닝 과정을 포함하는 반도체 소자의 제조방법에 있어서, 셀 지역에 비하여 상대적으로 적은 패터닝을 거치는 주변 지역에 후속 공정의 단차를 고려하여 일정 높이의 산화막을 형성하는 공정을 진행한 후 반도체 제조를 위한 각각의 단위 공정을 진행함으로써, 셀 지역과 주변 지역간의 단차를 줄일 수 있도록 한 것이다. 여기서, 상기 산화막 형성공정은 실리콘 기판상에 소정 높이의 스트레스 완화용 열산화막을 형성하는 단계와, 상기 열산화막위에 소정 높이의 질화막을 증착하는 단계와, 상기 질화막위에 기판의 주변 지역이 개구된 감광막 패턴을 형성한 후 이 감광막 패턴을 식각의 장벽으로 주변 지역에 증착된 질화막을 식각, 제거하는 단계와, 감광막 패턴을 제거한 후 셀 지역의 질화막을 성장의 장벽으로 노출된 주변 지역의 실리콘을 열산화시켜 소정 높이의 단차 보상용 산화막을 형성하는 단계와, 셀 지역의 질화막을 제거하는 단계로 이루어진다. 이와 같은 본 발명에 의하면, 셀 지역에 비하여 상대적으로 적은 패터닝을 거치는 주변 지역에 후속 공정의 단차를 고려한 단차 보상용 산화막을 미리 형성함으로써 말기의 공정에서 나타나는 셀 지역과 주변 지역간의 단차를 현저하게 줄일 수 있다. 따라서 금속 배선 공정시 셀 지역을 거쳐 주변 지역으로 연결되는 메탈 라인의 단선을 방지할 수 있어, 이로 인한 불량을 방지할 수 있고, 수율을 높일 수 있다. 또한 본 발명은 다층 폴리 및 다층 배선을 갖는 고집적 디바이스의 제조시 평탄화를 위한 별도의 공정을 행할 필요가 없는 잇점이있다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로. 특히 반도체기판의 셀 지역과 주변 지역 간의 단차를 줄임으로써 고집적 반도체 소자의 제조에 유리하게 적용할 수 있는 반도체 소자의 제조방법에 관한 것이다.
최근, 반도체 디바이스가 고집적화됨에 따라 디바이스내 각부의 단차가 심하게 발생됨으로써 각 소자를 전기적으로 연결하는 금속 배선의 단락이 심각한 문제로 대두되고 있다. 특히 고집적으로 갈수록 더블 레이어 메탈(doubie layer metal), 트리플 레이어 메탈(triple layer metal) 등 배선 공정이 복잡화되어 가고있는 양상에서 배선의 단락을 유발시키는 단차의 극복은 필수적인 문제로 된다.
상기한 바와 같은 배선의 단락을 유발시키는 단차를 셀내에서 극복하는 방법은 이미 여러 가지가 소개되어 실용화 되고 있으나, 셀 지역과 주변 지역과의 단차를 극복하기 위한 방법은 이제까지 소개된 바가 없는 실정이다. 여기서 셀 지역은 수회의 반복적인 패터닝이 이루어지는 지역으로 상당히 높은 토플로지를 갖게 되는 반면에, 주변 지역은 상기 셀 지역에 비하여 상대적으로 적은 패터닝을 거치는 지역으로 낮은 토플로지를 갖게 됨으로써, 양 지역간의 상당한 단자를 초래하게 된다. 따라서 셀 지역으로부터 주변 지역을 거치는 배선에 있어서는 상술한 바와 같은 단차에 의한 금속 배선의 단락 문제가 심각해짐으로써 수율 저하를 초래하게 된다.
결국, 상기한 바와 같은 금속 배선의 단락은 반도체 디바이스의 고집적화에 걸림돌이 되는 것으로써, 이의 효과적인 해결이 요구되었다.
이를 감안하여 창안한 본 발명은 셀 지역과 주변 지역간의 단차를 줄임으로써 단차로 인한 금속 배선의 단선 등을 방지할 수 있어 고집적 반도체 소자의 제조에 유리하게 적용할 수 있는 반도체 소자의 제조방법을 제공하는데 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은, 수회의 반복적인 패터닝 과정을 포함하는 반도체 소자의 제조 방법에 있어서, 셀 지역에 비하여 상대적으로 적은 패터닝을 거치는 주변 지역에 후속 공정의 단차를 고려하여 일정 높이의 산화막을 형성하는 공정을 진행한 후 반도체 제조를 위한 각각의 단위 공정을 진행하는 것을 특징으로 한다.
본 발명의 반도체 소자의 제조 방법은, 셀 지역과 주변 지역이 정의된 실리콘 기판을 제공하는 단계와, 기판 전면에 스트레스 완화용 열산화막 및 질화막을 차례로 형성하는 단계와, 질화막 상에 셀 지역은 덮고 주변 지역을 노출시키는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 식각의 장벽으로 하고 주변 지역의 질화막을 식각하는 단계와, 감광막 패턴을 제거하는 단계와, 셀 지역에 잔류된 질화막을 성장의 장벽으로 하고 노출된 주변 지역의 실리콘을 열산화시켜 단자 보상용 산화막을 형성하는 단계와, 셀 지역에 잔류된 질화막을 제거하는 단계로 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 질화막은 1000Å 정도의 두께로, 상기 산화막은 1000Å 정도의 두께로 하며, 또 셀 지역의 질화막을 제거하는 단계 후, 상기 단자 보상용 산화막을 포함한 열산화막 상에 질화막 제거시 생긴 얼룩 등을 제거하고 후속 공정의 데미지를 방지하기 위한 희생 산화막을 형성하는 단계를 더 포함한다.
이와 같은 본 발명의 반도체 소자 제조방법에 의하면, 셀 지역에 비하여 상대적으로 적은 패터닝을 거치는 주변 지역에 후속 공정의 단차를 고려한 단차 보상용 산화막을 미리 형성함으로써 말기의 공정에서 나타나는 셀 지역과 주변 지역간의 단차를 현저하게 줄일 수 있다. 따라서 금속 배선 공정시 셀 지역을 거쳐 주변 지역으로 연결되는 메탈 라인의 단선을 방지할 수 있어, 이로 인한 불량을 방지할 수 있고, 수율을 높일 수 있다. 또한 본 발명은 다층 폴리 및 다층 배선을 갖는 고집적 디바이스의 제조시 평탄화를 위한 별도의 공정을 행할 필요가 없는 잇점이 있다.
이하, 상기한 바와 같은 본 발명의 바람직한 실시례에 대하여 설명한다.
먼저, 본 발명의 실시례를 설명하기에 앞서 본 발명에 의한 반도체 소자의 제조방법은 통상의 반도체 소자의 제조방법에 의존하고 있음을 밝혀 두며, 따라서 본 실시례에서는 반도체 소자의 구체적인 제조 공정에 대하여는 언급하지 않음을 밝혀둔다.
본 발명의 실시례는 수회의 반복적인 패터닝 과정을 포함하는 반도체 소자의 제조방법에 있어서, 셀 지역에 비하여 상대적으로 적은 패터닝을 거치는 주변 지역에 후속 공정의 단차를 고려하여 일정 높이의 산화막을 형성하는 공정을 진행한 후 반도체 제조를 위한 각각의 단위 공정을 진행함으로써 셀 지역과 주변 지역간의 단차를 줄일 수 있도록 구성되어 있다.
제 1도의 (가) 내지 (라)는 본 발명의 반도체 소자의 제조 방법을 설명하기 위한 공정단면도이다.
본 발명의 반도체소자의 제조 방법을 첨부한 도면을 참고로 살펴보면 다음과 같다.
본 발명에 의한 반도체 소자의 제조방법은, 제 1도의 (가)에 도시된 바와 같이, 먼저 셀 지역(1b)과 주변 지역(1a)이 정의된 실리콘기판(1) 전면에 소정 높이의 스트레스 완화용 열산화막(2)을 형성한다. 이때, 상기 열산화막(2)은 300Å 정도의 두께로 형성한다. 이와 같이 형성되는 열산화막(2)은 이후 진행되는 질화막의 증착 공정에서 기판과 질화막의 열팽창 계수가 다른 것을 감안하여 스트레스를 완화시키기 위한 것이다.
이어, 제 1도의 (나)에 도시된 바와 같이, 상기 스트레스 완화용 열산화막(2)전에 질화막(3)을 형성하고 나서, 상기 질화막 상에 셀 지역(1b)을 덮고 주변지역(1a)을 노출시키는 감광막 패턴(4)을 형성한다. 이때 상기 질화막(3)은 1000Å 정도의 두께로 형성한다. 그런 다음 감광막 패턴(1)을 마스크로 하고 상기 질화막을 식각한다.
이 후, 상기 감광막 패턴을 제거하고 나서, 제 1도의 (다)에 도시된 바와 같이, 셀 지역(1b)의 질화막(3)을 성장의 장벽으로 하고 노출된 주변 지역(1a)의 실리콘을 열산화시켜 소정 높이의 단차 보상용 산화막(5)을 형성한다. 이때, 상기 산화막(5)은 1000Å 정도의 두께로 형성한다.
이어,제 1도의 (라)에 도시된 바와 같이, 셀 지역(1b)에 잔류된 질화막을 제거한다. 그런 다음, 셀 지역(1b)에 잔류된 질화막을 제거하는 공정에서 질화막 제거시 생긴 얼룩 등을 제거하고 후속 공정의 데미지를 방지하기 위해, 상기 단차 보상용 산화막(6)을 포함한 스트레스 완화용 열산화막(2) 전면에 희생 산화막(6)을 형성한다.
부연하면, 본 발명은 셀 지역이 초기 공정 이래로 계속되는 패터닝에 의해 상대적으로 높은 토플로지를 갖고 있는 반면, 상대적으로 적은 패터닝을 거침으로써 낮은 토플로지를 갖는 주변 지역간의 단차를 극복하기 위해 초기 공정에서 상기 주변 지역에 미리 높은 토플로지를 형성하여 줌으로써 후속 공정에서의 단차를 줄일 수 있도록 한 것으로, 단차로 인한 금속 배선의 단선 등을 방지할 수 있어, 고집적 회로의 반도체 소자 제조에 유리하게 적용할 수 있다.
이상에서 상세히 설명한 바와 같이, 본 발명의 반도체 소자 제조방법에 의하면, 셀 지역에 비하여 상대적으로 적은 패터닝을 가지는 주변 지역에 후속 공정의 단차를 고려한 단차 보상용 산화막을 미리 형성함으로써 말기의 공정에서 나타나는 셀 지역과 주변 지역간의 단차를 현저하게 줄일 수 있다. 따라서 금속 배선 공정시 셀 지역을 거쳐 주변 지역으로 연결되는 메탈 라인의 단선을 방지할 수 있어, 이로 인한 불량을 방지할 수 있고, 수율을 높일 수 있다. 또한 본 발명은 다층 폴리 및 다층 배선을 갖는 고집적 디바이스의 제조시 평탄화를 위한 별도의 공정을 행할 필요가 없는 잇점이 있다.
이상에서 설명한 것은 본 발명에 의한 반도체 소자의 제조방법을 실시하기 위한 하나의 실시례에 불과한 것으로, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 고안이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능한 것이다.
제 1도의 (가) 내지 (라)는 본 발명의 반도체 소자의 제조 방법을 설명하기 위한 공정단면도,
도면의 주요 부분에 대한 부호의 설명
1: 실리콘 기판 2: 열산화막
3: 질화막 4: 감광막 패턴
5: 산화막 6: 희생 산화막

Claims (4)

  1. 셀 지역과 주변 지역이 정의된 실리콘 기판을 제공하는 단계와,
    상기 기판 전면에 스트레스 완화용 열산화막 및 질화막을 차례로 형성하는 단계와,
    상기 질화막 상에 상기 셀 지역은 덮고 상기 주변 지역을 노출시키는 감광막 패턴을 형성하는 단계와,
    상기 감광막 패턴을 직각의 장벽으로 하고 상기 주변 지역의 질화막을 식각하는 단계와,
    상기 감광막 패턴을 제거하는 단계와,
    상기 셀 지역에 잔류된 질화막을 성장의 장벽으로 하고 상기 노출된 주변 지역의 실리콘을 열산화시켜 단차 보상용 산화막을 형성하는 단계와,
    상기 셀 지역에 잔류된 질화막을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서, 상기 질화막은 1000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1항에 있어서, 상기 산화막은 1000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1항에 있어서, 상기 셀 지역에 잔류된 질화막을 제거한 후, 상기 단자 보상용 산화막을 포함한 열산화막 전면에 상기 질화막 제거시 생긴 얼룩 등을 제거하고 후속 공정의 데미지를 방지하기 위한 희생 상화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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