KR100468705B1 - 집적 회로 장치의 상이한 두께를 가지는 게이트 산화막 구조 형성 방법 - Google Patents

집적 회로 장치의 상이한 두께를 가지는 게이트 산화막 구조 형성 방법 Download PDF

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Abstract

집적 회로 장치의 상이한 두께를 가지는 게이트 산화막 구조 형성 방법을 개시한다. 본 발명은 기판 상에 제1게이트 산화막을 형성한다. 이후에, 제1게이트 산화막 상에 질화 실리콘막 패턴을 형성한다. 다음에, 질화 실리콘막 패턴을 마스크로 노출되는 제1게이트 산화막을 패터닝하여 기판을 노출시키는 제1게이트 산화막 패턴을 형성한다. 이후에, 인산을 포함하는 식각 용액을 이용하는 습식 식각 방법 등으로 질화 실리콘막 패턴을 제거한다. 다음에, 노출되는 기판 상에 제2게이트 산화막을 형성한다. 여기서, 제2게이트 산화막의 두께가 제1게이트 산화막 패턴의 두께 보다 작게 제2게이트 산화막을 형성한다.

Description

집적 회로 장치의 상이한 두께를 가지는 게이트 산화막 구조 형성 방법
본 발명은 집적 회로 장치에 관한 것으로, 특히 기판 상에 상이한 두께를 가지는 게이트 산화막 구조를 형성하는 방법에 관한 것이다.
집적 회로 장치의 고집적화 및 다기능화의 추세에 따라 단일 칩(chip) 상에 메모리 회로(memory circuit)와 로직 회로(logic circuit)가 융합된 반도체 장치가 요구되고 있다. 이와 같은 예로 최근 활발하게 연구가 이루어지고 있는 메모리 회로 및 로직 회로가 융합된 다중 로직 장치(Merged Multi Logic device;이하 "MML 장치"라 한다)를 들 수 있다.
그러나, 이와 같은 MML 장치에서의 메모리 회로부와 로직 회로부에서는 요구되는 특성이 다르므로, 상기 MML 장치를 제조하는 공정은 복잡해지며 이에 따라 여러 가지 공정상 문제점이 대두되고 있다. 예컨대, 메모리 회로부와 로직 회로부에서 요구되는 게이트 산화막의 두께는 상이하다. 즉, 로직 회로부에서는 높은 포화 전류(saturation current)가 요구되므로 형성되는 게이트 산화막의 두께는 가능한 작아야 한다. 즉, 게이트 산화막의 저항 감소가 요구된다. 반면에, 메모리 회로부에서 상기 로직 회로부에서와 같이 게이트 산화막의 두께가 감소되면 일반적인 동작 전압인 3.3V가 인가될 때, 게이트 산화막 불량(gate oxide fail)이 발생한다. 이에 따라, MML 장치를 구현하기 위해서는 상기 메모리 회로부와 로직 회로부의 게이트 산화막의 두께가 상이한 이중 게이트 산화막 구조(dual gate oxide layer structure)를 구현하는 공정이 요구된다.
종래의 상이한 두께를 가지는 게이트 산화막 구조 형성 방법 순차적으로 설명하면 다음과 같다. 먼저, 기판(substrate) 상에 제1게이트 산화막을 형성한다. 이후에, 상기 제1게이트 산화막을 노출시키는 포토레지스트 패턴을 사진 식각 공정을 이용하여 형성한다. 이후에, 상기 포토레지스트 패턴을 마스크로 노출되는 제1게이트 산화막을 패터닝하여 기판을 노출시키는 제1게이트 산화막 패턴을 형성한다. 이어서, 상기 포토레지스트 패턴을 제거한 후, 노출되는 상기 기판 상에 제2게이트 산화막을 형성한다.
이때, 상기 제1게이트 산화막을 패터닝하는 단계는 플라즈마(plasma) 등을 이용하는 건식 식각 공정을 이용하며, 상기 마스크로 사용되는 포토레지스트 패턴을 제거하는 단계는 애슁(ashing) 및 스트립(strip) 공정으로 수행된다. 따라서, 이러한 애슁 및 스트립 공정 또는 상기 건식 식각 공정은 하부의 제1게이트 산화막 패턴에 플라즈마 손상(plasma damage) 등을 발생시킬 수 있다. 이에 따라 발생된 플라즈마 손상에 의해서 상기 제1게이트 산화막 패턴에 직접적인 게이트 산화막 패턴 손상이나 오염(cross-contamination)을 발생시킬 수 있다. 이러한 제1게이트 산화막 패턴, 즉, 게이트 산화막의 손상 또는 오염 발생은 반도체 장치의 동작 불량 등을 야기시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 게이트 산화막에 대한 오염의 발생을 방지할 수 있는 집적 회로 장치의 상이한 두께를 가지는 게이트 산화막 구조 형성 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위하여 본 발명의 일 관점은 기판 상에 제1게이트 산화막을 형성한다. 상기 제1게이트 산화막 상에 상기 제1게이트 산화막을 노출하는 질화 실리콘막 패턴을 형성한다. 여기서, 상기 질화 실리콘막 패턴을 형성하는 단계는 다음과 같이 수행된다. 먼저, 상기 제1게이트 산화막 상에 질화 실리콘막을 형성하고, 상기 질화 실리콘막 상에 상기 질화 실리콘막을 노출시키는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 마스크로 상기 노출되는 질화 실리콘막을 인산을 포함하는 화학 용액을 이용하는 습식 식각 방법으로 패터닝한다. 또는 상기 노출되는 질화 실리콘막을 건식 식각 방법으로 패턴닝한다. 이후에, 상기 포토레지스트 패턴을 건식 식각 방법으로 제거하여 상기 질화 실리콘막 패턴을 형성한다.
상기 질화 실리콘막 패턴을 마스크로 노출되는 상기 제1게이트 산화막을 패터닝하여 상기 기판을 노출시키는 제1게이트 산화막 패턴을 형성한다. 여기서, 상기 제1게이트 산화막 패턴을 형성하는 단계는 산화막 식각액 및 불화 수소로 이루어지는 일군에서 선택되는 일군의 화학물을 포함하는 용액을 이용하는 습식 식각 방법으로 수행된다. 이후에, 인산을 포함하는 식각 용액을 이용하는 습식 식각 방법 등으로 상기 질화 실리콘막 패턴을 제거한다. 다음에, 상기 노출되는 기판 상에 제2게이트 산화막을 형성한다. 여기서, 상기 제2게이트 산화막의 두께는 상기 제1게이트 산화막 패턴의 두께 보다 작게 상기 제2게이트 산화막을 형성한다.
본 발명에 따르면, 게이트 산화막에 대한 오염의 발생을 방지할 수 있는 집적 회로 장치의 상이한 두께를 가지는 게이트 산화막 구조 형성 방법을 제공할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 본 발명의 실시예에서는 기판으로 반도체 기판을 이용하여 반도체 장치를 형성하는 공정을 예로 들어 설명하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며 기판으로 석영 기판 등을 이용하는 TFT-LCD(Thin Film Transistor-Liquid Crystal Display) 장치에도 적용할 수 있다. 이와 같이, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 기판의 "상"에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 6은 본 발명의 실시예에 의한 상이한 두께를 가지는 게이트 산화막 구조 형성 방법을 설명하기 위하여 도시한 단면도들이다.
도 1은 기판(100) 상에 제1게이트 산화막(200)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 기판(100)에 소자 분리막(150)을 형성한다. 여기서, 기판(100)으로는 반도체 기판 또는 석영 기판 등을 이용할 수 있다. 본 실시예에서는 반도체 기판을 이용하여 반도체 장치를 형성하는 경우를 예로 들어 설명한다. 그러나, TFT-LCD 장치에서와 같이 석영 기판을 이용하는 경우에도 적용될 수 있다. 이후에, 상기 소자 분리막(150)에 의해 노출되는 기판(100)에 제1게이트 산화막(200)을 형성한다. 이때, 상기 제1게이트 산화막은 열산화(thermal oxidation) 방법 등으로 형성된다. 더하여, 상기 제1게이트 산화막은 반도체 장치의 메모리 회로부(110)에 요구되는 두께로 형성된다. 즉, 반도체 장치의 로직 회로부(130)에 비해 두꺼운 두께로 형성된다.
도 2는 제1게이트 산화막(200) 상에 질화 실리콘막(silicon nitride(SiN) layer;300) 및 포토레지스트 패턴(400)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제1게이트 산화막(200)이 형성된 결과물 전(全)면에 질화 실리콘막(300)을 형성한다. 이때, 상기 질화 실리콘막(300)은 이후에 수행되는 상기 제1게이트 산화막(200)을 패터닝하는 단계에서 마스크로 이용된다. 따라서, 비교적 얇은 두께, 예컨대 대략 100Å 이내의 얇은 두께로 형성한다. 이는 후속의 상기 질화 실리콘막(200)을 식각하여 패터닝하는 단계에서 식각량을 줄여 공정 시간의 단축을 구현하기 위해서이다.
다음에, 상기 질화 실리콘막(200) 상에 상기 질화 실리콘막(200) 표면의 소정 영역을 노출시키는 포토레지스트 패턴(400)을 형성한다. 상기 포토레지스트 패턴(400)은 상기 질화 실리콘막(200)을 덮는 포토레지스트막을 형성한 후 사진 식각 공정에 의해서 형성된다. 이와 같은 포토레지스트 패턴(400)은 로직 회로부(130) 상의 질화 실리콘막(200)의 일부를 노출시킨다. 바람직하게는 상기 소자 분리막(150)을 경계로 상기 질화 실리콘막(200)의 일부를 노출시킨다.
도 3은 질화 실리콘막 패턴(300a)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 포토레지스트 패턴(400)을 식각 마스크로 하여 노출되는 질화 실리콘막(300)의 소정 영역을 식각하여 제거한다. 이때, 상기 식각 공정은 산화막과 식각 선택비가 높은 인산 등을 포함하는 화학 용액을 이용하는 습식 식각 방법으로 수행된다. 또는 플라즈마 등을 이용하는 건식 식각 방법으로 수행된다. 이와 같이 하여 상기 제1게이트 산화막(200)의 소정 영역, 즉, 로직 회로부(130)에 형성된 상기 제1게이트 산화막(200)의 일부를 노출하는 질화 실리콘막 패턴(300a)을 형성한다.
이때, 상기 식각 공정이 진행되는 질화 실리콘막(300)의 소정 영역의 하부에 존재하는 제1게이트 산화막(200)의 일부는 이후에 제거될 부분이므로, 상기와 같은 식각에 의한 손상, 예컨대 플라즈마 손상 등이 발생하여도 무방하다. 즉, 이후에, 메모리 회로부(110)에서 게이트 산화막으로 이용되는 상기 제1게이트 산화막(200)의 일부는 상기 식각 공정이 진행되는 중에도 상기 질화 실리콘막 패턴(300a)에 의해서 보호되고 있다. 따라서, 실질적으로 상기 제1게이트 산화막(200)의 질적 저하는 일어나지 않는 결과를 구현할 수 있다. 더하여, 상기 질화 실리콘막 패턴(300a)의 경계부는 소자 분리막(150) 상에 배치되므로, 상기 식각 공정을 수행할 때 과도 식각 마진(over etch margin)이 충분히 구현된다. 이후에, 상기 포토레지스트 패턴(400)을 애슁 및 스트립 공정으로 제거한다.
도 4는 질화 실리콘막 패턴(300a)을 마스크로 제1게이트 산화막(200)을 패터닝하는 단계를 개략적으로 나타낸다.
구체적으로, 질화 실리콘막 패턴(300a)을 마스크로 노출되는 제1게이트 산화막(200)의 소정 영역, 즉, 로직 회로부(130)에 형성된 상기 제1게이트 산화막(200)의 일부를 패터닝한다. 예컨대, 옥사이드 에천트(oxide etchant) 또는 불화 수소(HF) 등을 포함하는 화학 용액을 이용하는 습식 식각 방법으로 상기 노출되는 제1게이트 산화막(200)의 일부를 식각한다. 이와 같은 식각 공정은 상기 제1게이트 산화막(200) 하부의 기판(100)의 표면이 노출될 때까지 수행된다. 이때, 상기 질화 실리콘막 패턴(300a)의 경계부는 소자 분리막(150) 상에 위치한다. 따라서, 식각 공정이 진행될 때 식각 마진이 보다 확보된다. 이와 같이 하여 메모리 회로부(110)에 한정되는 제1게이트 산화막 패턴(200a)이 형성되고 로직 회로부(130)에는 기판(100)의 표면이 노출된다.
도 5는 질화 실리콘막 패턴(300a)을 제거하는 단계를 개략적으로 나타낸다.
구체적으로, 기판(100)을 노출시키는 제1게이트 산화막 패턴(200a)을 패터닝한 후, 상기 질화 실리콘막 패턴(300a)을 제거한다. 이때, 상기 질화 실리콘막 패턴(300a)은 하부의 제1게이트 산화막 패턴(200a)과 높은 식각 선택비, 예컨대 대략 40:1 정도의 높은 식각 선택비를 갖는 화학 용액을 이용하는 습식 식각 방법으로 식각되어 제거된다. 바람직하게는 인산 등을 포함하는 화학 용액을 이용하는 습식 식각 방법으로 식각되어 제거된다. 이에 따라 잔류물의 발생 및 하부의 제1게이트 산화막 패턴(200a)의 침해 등을 방지할 수 있다. 따라서, 상기 제1게이트 산화막 패턴(200a)에서의 오염 발생이 방지된다. 더하여, 잔류물 및 침해 등을 제거하기 위해서 과도 식각을 수행할 수 있다. 따라서, 잔류물의 잔존 및 침해 등에 의해서 발생하는 하부의 제1게이트 산화막 패턴(200a)의 오염을 방지할 수 있으며, 더하여, 후속에 형성되는 제2게이트 산화막의 오염을 더 방지할 수 있다. 이와 같이하여 제1게이트 산화막 패턴(200a)이 노출된다.
도 6은 제2게이트 산화막(500)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 노출되는 제1게이트 산화막 패턴(200a) 및 기판(100) 등의 전면에 산화막을 형성시킨다. 이때, 열산화 방법을 이용하여 산화막을 형성한다. 그러나, 노출되는 기판(100)의 일부에 실질적으로 산화막이 형성된다. 이와 같이하여 노출되는 기판(100) 상, 즉, 로직 회로부(130)의 기판(100)에 제2게이트 산화막(500)을 형성한다. 상기 제1게이트 산화막 패턴(200a) 및 소자 분리막(150) 등에도 산화막이 성장하지만, 그 성장량은 미미하다. 예컨대, 상기 제2게이트 산화막(500)이 대략 50Å정도의 두께로 형성될 때, 상기 제1게이트 산화막 패턴(200a)은 대략 10Å정도의 두께만 더 성장한다. 이와 같이 형성되는 상기 제2게이트 산화막(500)은 상기 제1게이트 산화막 패턴(200a) 비해 작은 두께로 형성된다. 즉, 로직 회로부(130)에 적절한 두께로 형성된다.
이상, 도면과 명세서에서 본 발명의 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 명확하게 설명하기 위한 목적으로 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위해 사용된 것은 아니다. 예컨대, 기판으로 반도체 기판을 이용하여 반도체 장치를 형성하는 공정을 예로 들었으나, 석영 기판 등을 이용하여 TFT-LCD 장치를 형성하는 공정에도 적용될 수 있다. 이와 같이 본 발명은 상술한 실시예에 한정되지 않고 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 기판 상에 형성된 제1게이트 산화막을 패터닝할 때, 식각 마스크로 질화 실리콘막 패턴을 이용한다. 이에 따라, 상기 질화 실리콘막 패턴을 제거할 때, 인산 등과 같은 화학 용액을 이용하는 습식 식각 공정을 이용할 수 있다. 따라서, 잔류물이 잔존하거나, 하부의 제1게이트 산화막 패턴에 침해가 발생하는 것을 방지할 수 있다. 또한, 로직 회로부의 기판에도 잔류물이 잔존하거나 침해가 발생하는 것을 방지할 수 있어, 순차적으로 형성되는 제2게이트 산화막에 불량이 발생하는 것을 방지할 수 있다.
도 1 내지 도 6은 본 발명에 따르는 상이한 두께를 가지는 게이트 산화막 구조 형성 방법을 설명하기 위하여 개략적으로 도시한 단면도들이다.

Claims (6)

  1. 기판 상에 제1게이트 산화막을 형성하는 단계;
    상기 제1게이트 산화막 상에 상기 제1게이트 산화막을 노출하는 질화 실리콘막 패턴을 형성하는 단계;
    상기 질화 실리콘막 패턴을 마스크로 노출되는 상기 제1게이트 산화막을 패터닝하여 상기 기판을 노출시키는 제1게이트 산화막 패턴을 형성하는 단계;
    상기 질화 실리콘막 패턴을 제거하는 단계; 및
    상기 노출되는 기판 상에 제2게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 장치의 상이한 두께를 가지는 게이트 산화막 구조 형성 방법.
  2. 제1항에 있어서, 상기 질화 실리콘막 패턴을 형성하는 단계는
    상기 제1게이트 산화막 상에 질화 실리콘막을 형성하는 단계;
    상기 질화 실리콘막 상에 상기 질화 실리콘막을 노출시키는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 상기 노출되는 질화 실리콘막을 인산을 포함하는 화학 용액을 이용하는 습식 식각 방법으로 패터닝하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 집적 회로 장치의 상이한 두께를 가지는 게이트 산화막 구조 형성 방법.
  3. 제1항에 있어서, 상기 질화 실리콘막 패턴을 형성하는 단계는
    상기 제1게이트 산화막 상에 질화 실리콘막을 형성하는 단계;
    상기 질화 실리콘막 상에 상기 질화 실리콘막을 노출시키는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 상기 노출되는 질화 실리콘막을 건식 식각 방법으로 패터닝하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 집적 회로 장치의 상이한 두께를 가지는 게이트 산화막 구조 형성 방법.
  4. 제1항에 있어서, 상기 제1게이트 산화막 패턴을 형성하는 단계는
    산화막 식각액 및 불화 수소로 이루어지는 일군에서 선택되는 일군의 화학물을 포함하는 화학 용액을 이용하는 습식 식각 방법으로 수행되는 것을 특징으로 하는 집적 회로 장치의 상이한 두께를 가지는 게이트 산화막 구조 형성 방법.
  5. 제1항에 있어서, 상기 질화 실리콘막 패턴을 제거하는 단계는
    인산을 포함하는 화학 용액을 이용하는 습식 식각 방법으로 수행되는 것을 특징으로 하는 집적 회로 장치의 상이한 두께를 가지는 게이트 산화막 구조 형성 방법.
  6. 제1항에 있어서, 상기 제2게이트 산화막의 두께는 상기 제1게이트 산화막 패턴의 두께 보다 작은 것을 특징으로 하는 집적 회로 장치의 상이한 두께를 가지는 게이트 산화막 구조 형성 방법.
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