DE19756527A1 - Wafer, der mit Schaltungsmustern vorgesehen ist, und ein Herstellungsverfahren eines Wafers, der mit Schaltungsmustern vorgesehen ist - Google Patents

Wafer, der mit Schaltungsmustern vorgesehen ist, und ein Herstellungsverfahren eines Wafers, der mit Schaltungsmustern vorgesehen ist

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Description

Die vorliegende Erfindung betrifft einen Wafer, der mit Schaltungsmustern vorgesehen ist, und ein Herstellungsverfahren eines Wafers, der mit Schal­ tungsmustern vorgesehen ist. Spezieller betrifft sie einen Wafer, der mit Schaltungsmustern vorgesehen ist, der die Menge von einem Fremdstoff oder Fremdpartikel, die in seiner Peripherie bedingt sind, reduzieren kann und die Ebenheit über seiner gesamten Oberfläche verbessern kann, und ein Herstel­ lungsverfahren derselben.
Der erste Stand der Technik, der der Anmelderin bekannt ist, wird im folgen­ den beschrieben.
Allgemein werden Halbleitereinrichtungen grob in Datenspeicher 201 (im fol­ genden als Speichereinrichtungen bezeichnet) und in Datenprozessoren 202 (im folgenden als Datenverarbeitungseinrichtungen bezeichnet) eingeteilt, wie in Fig. 28 gezeigt ist. Die Speichereinrichtung und die Datenverarbeitungseinrich­ tung werden beispielsweise auf eine Platine gesetzt und zum Verwirklichen von Funktionen miteinander verbunden.
Aufgrund der Forderung von Hochgeschwindigkeitsverarbeitung von Massen­ daten in den letzten Jahren wird die Rate der Datenübertragung zwischen dem Datenverarbeitungseinrichtungsteil und dem Speichereinrichtungsteil in Frage gestellt. Zum Lösen dieser Schwierigkeit wird eine eingebettete Halbleiterein­ richtung (im folgenden als eine eingebettete Einrichtung bezeichnet) benötigt, die durch Integrieren einer Datenverarbeitungseinrichtung und einer Speichereinrichtung in eine einzelne Halbleitereinrichtung verwirklicht wird.
Eine solche eingebettete Einrichtung wird nun mit Bezug zu Fig. 29 beschrie­ ben. Wie in Fig. 29 gezeigt ist, ist eine eingebettete Einrichtung 203 mit einer Speichereinrichtung 204 und einer Datenverarbeitungseinrichtung 205 über ein Grenzteil 206 vorgesehen. Diese eingebettete Einrichtung 203 erreicht eine große Datenübertragungsrate und eine Ausdehnung einer Datenbusbreite.
Ein dynamischer Direktzugriffsspeicher (im folgenden als DRAM bezeichnet), der eine beispielhafte Speichereinrichtung ist, wird nun mit Bezug zu Fig. 30 beschrieben. Wie in Fig. 30 gezeigt ist, weist eine Speicherzelle eines solchen DRAM einen MOSFET 101 und ein Kondensatorelement 102 auf. Eine Gateelektrode 101a des MOSFET 101 ist mit einer Wortleitung 103 verbunden. Ein Speicherknoten 102a des Kondensatorelementes 102 ist mit Source/Drain 101c des MOSFET 101 verbunden. Eine Datenleitung 104 ist mit einem anderen Source/Drain 101b des MOSFET 101 verbunden.
Beim Datenwertschreiben wird ein vorbestimmtes Potential an die Wortleitung 103 angelegt. Somit leitet der MOSFET 101 derart, daß das Kondensatorele­ ment 102 die an die Datenleitung 104 angelegten elektrischen Ladungen spei­ chert. Beim Datenwertlesen wird andererseits ein vorbestimmtes Potential an die Wortleitung 103 angelegt. Somit leitet der MOSFET 101 derart, daß die in dem Kondensatorelement 102 gespeicherten elektrischen Ladungen über die Datenleitung 104 herausgeholt werden.
Im allgemeinen wird eine Halbleitereinrichtung auf einem Siliziumsubstrat (Wafer) gebildet. Wie in Fig. 31 gezeigt ist, sind eine Mehrzahl von eingebette­ ten Einrichtungen 302 auf einem Siliziumwafer 301 gebildet. Es sind Teillinien 303 zwischen den eingebetteten Einrichtungen vorgesehen. In einem peripheren Teil des Siliziumsubstrates 301 ist beispielsweise eine eingebettete Einrichtung 305 nur teilweise auf einer belegten Fläche gebildet.
Schließlich werden die eingebetteten Einrichtungen 302 entlang der Teillinie 303 derart getrennt, daß sie als Produkte verwendet werden. In den letzten Jahren kauft jedoch ein Durchschnittskunde die mit den eingebetteten Vorrich­ tungen vorgesehenen Wafer selbst von dem Hersteller und beauftragt einen anderen Hersteller einen Zusammenbauschritt durchzuführen. In anderen Worten verkauft der Waferhersteller Wafer, die mit nicht-getrennten eingebet­ teten Vorrichtungen vorgesehen sind, an den Kunden als fertiggestellte Pro­ dukte.
Die Struktur des Siliziumwafers, der mit den eingebetteten Vorrichtungen, die die vorher erwähnten DRAM als Speichereinrichtungen aufweisen, vorgesehen ist, wird nun mit Bezug zu Fig. 32 beschrieben. Fig. 32 ist eine Quer­ schnittsansicht entlang der Linie A-A in Fig. 31. Wie in Fig. 32 gezeigt ist, entsprechen ein Speichereinrichtungsabschnitt M, ein Datenverarbeitungsein­ richtungsabschnitt L und ein Speichereinrichtungsabschnitt MP Positionen A1, A2 bzw. A3, die in Fig. 31 gezeigt sind. Ein Grenzabschnitt 206 ist zwischen dem Speichereinrichtungsabschnitt M und dem Datenverarbeitungseinrich­ tungsabschnitt L angeordnet. Andererseits ist eine Trennlinie 303 zwischen dem Datenverarbeitungseinrichtungsabschnitt L und dem Speichereinrichtungs­ abschnitt MP angeordnet.
Es sind Trennoxidfilme 2M, 2L und 92M auf einer Oberfläche eines Substrates 1 eines Siliziumwafers gebildet. Somit sind der Speichereinrichtungsabschnitt M und der Datenverarbeitungseinrichtungsabschnitt L voneinander elektrisch getrennt. Es sind Gateelektroden 4M, 4L und 94M auf dem Substrat 1 über Gateoxidfilmen 3M, 3L bzw. 93M gebildet. Es ist ein MOSFET 101 derart gebildet, daß er den Gateoxidfilm 3M und die Gateelektrode 4M aufweist.
Es sind Zwischenschichtisolierfilme 5M, 5L und 95M derart gebildet, daß sie die Gateelektroden 4M, 4L bzw. 94M bedecken. Bei den Speichereinrichtungs­ abschnitten M und MP sind Datenleitungen 6M und 96M auf den Zwischen­ schichtisolierfilmen 5M bzw. 95M gebildet. Es sind Zwischenschichtisolierfilme 7M, 7L und 97M auf den Zwischenschichtisolierfilmen 5M, 5L bzw. 95M derart gebildet, daß sie die Datenleitungen 6M und 96M bedecken.
Bei den Speichereinrichtungsabschnitten M und MP sind Speicherknoten 8M und 98M auf dem Zwischenschichtisolierfilm 7M bzw. 97M gebildet. Es sind Zellplatten 10M und 910M über Kondensatorisolierfilme 9M und 99M auf dem Speicherknoten 8M bzw. 98M gebildet. Der Speicherknoten 8M, der Konden­ satorisolierfilm 9M und die Zellplatte 10M bilden einen Kondensator 102.
Es sind Zwischenschichtisolierfilme 11M, 911L und 911M auf den Zwischen­ schichtisolierfilmen 7M, 7L bzw. 97M derart gebildet, daß sie die Zellplatten 10M und 910M bedecken. Es sind erste Verdrahtungsschichten 12M, 912L und 912M auf den Zwischenschichtisolierfilmen 11M, 911L bzw. 911M gebildet.
Es sind Zwischenschichtisolierfilme 13M, 913L und 913M derart gebildet, daß sie die ersten Verdrahtungsschichten 12M, 912L bzw. 912M bedecken. Es sind zweite Verdrahtungsschichten 14M, 914L und 914M auf den Zwischenschicht­ isolierfilmen 13M, 913L bzw. 913M gebildet. Es sind Zwischenschichtisolier­ filme 15M, 915L und 915M derart gebildet, daß sie die zweiten Verdrahtungs­ schichten 14M, 914L und 914M bedecken. Es sind dritte Verdrahtungsschich­ ten 16M, 916L und 916M auf den Zwischenschichtisolierfilmen 15M, 915L bzw. 915M gebildet. Es sind Passivierungsfilme 17M, 917L und 917M auf den dritten Verdrahtungsschichten 16M, 916L bzw. 916M gebildet.
Die Datenleitung 6M und der Speicherknoten 8M sind mit einem Paar von Source-/Drainbereichen (nicht gezeigt) des MOSFET 101, der durch den Gateoxidfilm 3M und die Gateelektrode 4M gebildet ist, verbunden. Die Speicherknoten 8M und 98M, die Kondensatorisolierfilme 9M und 99M und die Zellplatten 10M und 910M sind nicht in dem Datenverarbeitungseinrichtungs­ abschnitt L sondern nur in dem Speichereinrichtungsabschnitten M und MP gebildet.
Zum Sicherstellen der Kapazität des Kondensators 102 ist der Speicherknoten 8M mit einer relativ großen Dicke gebildet. Bei dem Datenverarbeitungsein­ richtungsabschnitt L ist daher die Oberflächenposition des Zwischenschichtiso­ lierfilmes 11M, der die Zellplatte 10M bedeckt, um eine Dicke, die der Höhe des Kondensators 102 entspricht, zu der Oberflächenposition des Zwischen­ schichtisolierfilmes 911L verringert.
Ein Herstellungsverfahren des Siliziumwafers wird nun mit Bezug zu Fig. 33 bis 46 beschrieben. Mit Bezug zu Fig. 33 werden die Trennoxidfilme 2M, 2L und 92M auf der Oberfläche des Substrates 1 des Siliziumwafers zum Trennen der Speichereinrichtungsabschnitte M und MP und des Datenverarbeitungsein­ richtungsabschnittes L voneinander gebildet. Dann werden die Gateelektroden 4M, 4L und 94M auf dem Substrat 1 auf den Gateoxidfilmen 3M, 3L bzw. 93M gebildet.
Mit Bezug zu Fig. 34 werden die Zwischenschichtisolierfilme 5M, 5L und 95M auf dem Substrat 1 durch CVD derart gebildet, daß sie die Gateelektroden 4M, 4L und 94M bedecken. Bei den Speichereinrichtungsabschnitten M und MP werden die Datenleitungen 6M und 96M auf den Zwischenschichtisolierfilmen 5M bzw. 95M gebildet. Die Datenleitung 6M ist mit einem von dem Source-/Drainbereich (nicht gezeigt) des MOSFET 101, der durch den Gateoxidfilm 3M und die Gateelektrode 4M gebildet ist, verbunden.
Mit Bezug zu Fig. 35 werden die Zwischenschichtisolierfilme 7M, 7L und 97M auf den Zwischenschichtisolierfilm 5M, 5L bzw. 95L derart gebildet, daß sie die Datenleitungen 6M und 96M bedecken. Die Speicherknoten 8M und 98M werden auf den Zwischenschichtisolierfilmen 7M, 7L und 97M gebildet. Zu dieser Zeit wird der Speicherknoten 8M mit dem anderen der oben erwähnten Source-/Drainbereich (nicht gezeigt) des MOSFET 101 verbunden.
Mit Bezug zu Fig. 36 werden die Zellplatten 10M und 910M auf den Speicher­ knoten 8M bzw. 98M über den Kondensatorisolierfilmen 9M und 99M gebildet.
Mit Bezug zu Fig. 37 werden Zwischenschichtisolierfilme 611M, 6911L und 6911M auf den Zwischenschichtisolierfilmen 7M, 7L bzw. 97M derart gebildet, daß sie die Zellplatten 10M und 910M bedecken.
Mit Bezug zu Fig. 38 werden die gesamten Oberflächen der Zwischenschicht­ isolierfilme 611M, 6911L und 6911M, die in dem in Fig. 37 gezeigten Schritt gebildet werden, derart zurückgeätzt, daß sie die Zwischenschichtisolierfilme 11M, 911L bzw. 911M bilden.
Mit Bezug zu Fig. 39 werden die ersten Verdrahtungsschichten 12M, 912L und 912M auf den Zwischenschichtisolierfilmen 11M, 911L bzw. 911M gebildet.
Mit Bezug zu Fig. 40 werden Zwischenschichtisolierfilme 613M, 6913L und 6913M derart auf den Zwischenschichtisolierfilmen 11M, 911L bzw. 911M gebildet, daß sie die ersten Verdrahtungsschichten 12M, 912L und 912M be­ decken.
Mit Bezug zu Fig. 41 werden die gesamten Oberflächen der Zwischenschicht­ isolierfilme 613M, 6913L und 6913M, die in dem in Fig. 40 gezeigten Schritt gebildet werden, derart zurückgeätzt, daß die Zwischenschichtisolierfilme 13M, 913L bzw. 913M gebildet werden.
Mit Bezug zu Fig. 42 werden die zweiten Verdrahtungsschichten 14M, 914L und 914M auf den Zwischenschichtisolierfilmen 13M, 913L bzw. 913M gebil­ det.
Mit Bezug zu Fig. 43 werden Zwischenschichtisolierfilme 615M, 6915L und 6915M auf den Zwischenschichtisolierfilmen 13M, 913L bzw. 913M derart gebildet, daß sie die zweiten Verdrahtungsschichten 14M, 914L und 914M be­ decken.
Mit Bezug zu Fig. 44 werden die gesamten Oberflächen der Zwischenschicht­ isolierfilme 615M, 6915L und 6915M, die in dem in Fig. 43 gezeigten Schritt gebildet werden, derart zurückgeätzt, daß die Zwischenschichtisolierfilme 15M, 915L bzw. 915M bedeckt werden.
Mit Bezug zu Fig. 45 werden die dritten Verdrahtungsschichten 16M, 916L und 916M auf den Zwischenschichtisolierfilmen 15M, 915L bzw. 915M gebil­ det.
Mit Bezug zu Fig. 46 werden die Passivierungsfilme 17M, 917L und 917M auf den dritten Verdrahtungsschichten 16M, 916L bzw. 916M gebildet. Somit wird der Siliziumwafer mit der eingebetteten Einrichtung, die in Fig. 32 gezeigt ist, fertiggestellt.
Es wird nun ein Wafer, der in der offengelegten japanischen Patentanmeldung Nr. 1-251 631 (1989) beschrieben ist, mit Bezug zu Fig. 47 als zweiter Stand der Technik beschrieben. Die in dieser Offenlegungsschrift beschriebene Tech­ nik ist auf das Vorsehen eines Wafers, der mit Schaltungsmustern, die eine Verteilung in den Herstellungsschritten, die durch Bereiche, die mit keinen Schaltungsmustern vorgesehen sind, verursacht ist, reduzieren kann, vorge­ sehen ist, gerichtet.
Bei den Schritten zur Herstellung von Halbleitereinrichtungen werden eine An­ zahl von Chips von Halbleiterschaltungen aus einem einzelnen Siliziumwafer gebildet. Daher ist der Siliziumwafer mit einer Mehrzahl von Halbleiterschal­ tungsmustern vorgesehen. Allgemein werden Testschaltungsmuster auf dem Siliziumwafer in einem vorbestimmten Verhältnis vorgesehen.
Mit Bezug zu Fig. 47 sind eine Mehrzahl von Hauptchipschaltungsmuster 502 auf einem Siliziumwafer 501 gebildet. Weiterhin ist ein Testschaltungsmuster 504 in einem vorbestimmten Verhältnis gebildet. Ein Dummymuster 505 ist derart auf dem Testschaltungsmuster 504 gebildet, daß es in der Abmessung identisch zu den Hauptchipschaltungsmustern 502 ist. Es sind Ritzspuren 503 zwischen den Hauptchipschaltungsmustern 502, den Testschaltungsmustern 504 und ähnlichem gebildet.
Aufgrund der erwähnten Struktur weist der Siliziumwafer 501 keinen nicht-be­ musterten Bereich auf. Somit ist es möglich, eine Verteilung der Ätzrate, die in einem Trockenätzschritt oder einem Ioneninjektionsschritt, die in den Schritten zur Herstellung der Halbleitereinrichtungen enthalten sind, verursacht wird, zu reduzieren oder die Verteilung der Dotierungskonzentration in der Silizium­ waferoberfläche zu reduzieren. Folglich wird die Gleichmäßigkeit der Eigen­ schaften der Halbleitereinrichtungen verbessert.
Der erste und der zweite Stand der Technik weisen jedoch folgende Schwierig­ keiten auf: Bei dem ersten Stand der Technik sind der Kondensator 102, der den Speicherknoten 8M, den Kondensatorisolierfilm 9M und die Zellplatte 10M aufweist, und der, der den Speicherknoten 98M, den Kondensatorisolierfilm 99M und die Zellplatte 910M aufweist, nur in den Speichereinrichtungsab­ schnitten M und MP gebildet und der Datenverarbeitungseinrichtungsabschnitt L weist keinen Kondensator auf. Wie in Fig. 38 gezeigt ist, wird die Ebenheit der Oberflächen der Zwischenschichtisolierfilme 11M, 911L und 911M durch Zurückätzen der gesamten Oberflächen der Zwischenschichtisolierfilme 611M, 6911L und 6911M, die in dem in Fig. 37 gezeigten Schritt gebildet sind, sichergestellt.
Wie hier beschrieben wurde, werden jedoch die Speicherknoten 8M und 98M mit einer relativ großen Dicke gebildet. Daher ist die Oberflächenposition des Zwischenschichtisolierfilmes 911L in dem Datenverarbeitungseinrichtungs­ abschnitt L niedriger als die der Zwischenschichtisolierfilme 11M und 911M in den Speichereinrichtungsabschnitten M und MP und es ist schwierig, die Eben­ heit sicherzustellen. Somit können die ersten Verdrahtungsschichten 912L, die auf dem Zwischenschichtisolierfilm 911L in dem Datenverarbeitungseinrich­ tungsabschnitt L gebildet sind, eine Verschlechterung des Musters verursachen, wie in Fig. 39 gezeigt ist. Weiterhin können die Muster der zweiten und dritten Verdrahtungsschicht 914L und 916L, die in dem Datenverarbeitungseinrich­ tungsabschnitt L gebildet sind, aus einem ähnlichen Grund verschlechtert sein.
In der Peripherie des Siliziumwafers 301 wird andererseits aufgrund einer Defokussierung der Photolithograpie oder dem Vorhandensein einer Klammer zum Halten/Fixieren des Siliziumwafers 301 ein nicht-vollständiges Muster gebildet sein. Daher können die Muster, die in dem Speichereinrichtungsab­ schnitt MP gebildet sind, verglichen mit denen, die in dem Speichereinrich­ tungsabschnitt M gebildet sind, wie in Fig. 32 gezeigt ist, verschlechtert sein. Somit können sich solche nicht-vollständige Muster von dem Siliziumwafer 301 während der Herstellungsschritte derart ablösen, daß sie Partikel verursachen. Folglich kann die Ausbeute der eingebetteten Einrichtungen, die auf dem Siliziumwafer 301 gebildet sind, reduziert sein.
Bei dem zweiten Stand der Technik ist das Dummymuster 505 in einem Teil gebildet, der die Chipschaltungsmuster 502 und das Testschaltungsmuster 504 nicht aufweist. Die Offenlegungsschrift beschreibt, daß durch Bilden eines Dummymusters in einem peripheren Teil des Wafers, der mit keinen Schal­ tungsmustern vorgesehen ist, kein gewünschter Effekt erreicht wird. Diese Offenlegungsschrift beschreibt jedoch weder eine konkrete Struktur noch ein Herstellungsverfahren dieses Dummymusters 505. Wenn das Dummymuster 505 beispielsweise eine gewisse Musterform aufweist, kann daher die Musterform derart verschlechtert werden, daß Partikel erzeugt werden, ähnlich zu dem ersten Stand der Technik. Wenn ein Schritt des Bildens nur des Dummymusters 505 beispielsweise notwendig ist, muß weiterhin die Anzahl der Schritte erhöht werden. Folglich kann die Ausbeute des Wafers reduziert werden oder die Kosten der Produktion können erhöht werden.
Aufgabe der vorliegenden Erfindung ist es, einen Wafer mit Schaltungsmustern vorzusehen, der in der Ebenheit über seiner gesamten Oberfläche verbessert ist und der das Auftreten von Partikeln von seiner äußeren Peripherie verhindern kann, und ein Herstellungsverfahren eines solchen Wafers, der mit Schaltungs­ mustern vorgesehen ist, vorzusehen.
Die Aufgabe wird durch den Wafer, der mit Schaltungsmustern vorgesehen ist, des Anspruches 1 oder durch das Herstellungsverfahrens eines Wafers, der mit Schaltungsmustern vorgesehen ist, des Anspruches 5 gelöst.
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Entsprechend einem Aspekt weist ein Wafer, der mit Schaltungsmustern vorge­ sehen ist, einen Elementbildungsbereich, einen Elementnichtbildungsbereich, einen ersten und zweiten Bereich, erste Isolierfilme, ein Halbleiterelement und einen vorbestimmten Film, zweite Isolierfilme, Verdrahtungsschichten und einen Leiterfilm auf. Der Elementbildungsbereich ist auf einer Hauptoberfläche des Wafers gebildet und weist eine Mehrzahl von Chipbildungsbereichen auf, die durch Teillinien getrennt sind. Der Elementnichtbildungsbereich bildet keinen Chip auf der Hauptoberfläche des Wafers. Der erste und zweite Bereich sind in jedem Chipbildungsbereich gebildet und elektrisch voneinander durch einen Elementtrennbereich getrennt. Die ersten Isolierfilme sind derart gebil­ det, daß der Elementbildungsbereich und der Elementnichtbildungsbereich be­ deckt sind. Das Halbleiterelement ist auf dem ersten Isolierfilm des ersten Be­ reiches gebildet und weist eine vorbestimmte Funktion auf. Der vorbestimmte Film ist auf dem ersten Isolierfilm des Elementnichtbildungsbereiches gebildet und besteht aus der gleichen Schicht wie das Halbleiterelement. Die zweiten Isolierfilme sind auf den ersten Isolierfilmen derart gebildet, daß sie das Halb­ leiterelement und den vorbestimmten Film bedecken. Die Verdrahtungsschich­ ten sind auf den zweiten Isolierfilmen des ersten und zweiten Bereiches gebil­ det. Der Leiterfilm ist auf dem zweiten Isolierfilm in dem Elementnicht­ bildungsbereich gebildet und besteht aus der gleichen Schicht wie die Verdrah­ tungsschichten.
Entsprechend dieser Struktur wird der vorbestimmte Film, der aus der gleichen Schicht wie das Halbleiterelement besteht, in dem Elementnichtbildungsbereich gebildet, wenn das Halbleiterelement, das eine vorbestimmte Funktion auf­ weist, in dem ersten Bereich gebildet wird. Verglichen mit einem solchen Fall, bei dem der vorbestimmte Film bemustert wird und ein nicht-vollständiges Muster in dem Elementnichtbildungsbereich gebildet wird, kann daher verhin­ dert werden, daß ein solches nicht fertiggestelltes Muster sich vom Wafer löst. Folglich wird die Menge des Staubes von dem Elementnichtbildungsbereich, d. h. der Waferperipherie, reduziert.
Bevorzugt weist das Halbleiterelement eine Mehrzahl von Speicherzellen, die ein Schaltelement und ein Ladungshalteelement aufweisen, und eine Daten­ leitung, die die Speicherzellen miteinander elektrisch verbindet, auf.
In diesem Fall sind eine Reihe von Speicherzellen in dem ersten Bereich gebil­ det.
Bevorzugt sind die Höhen der Oberflächen der zweiten Isolierfilme in dem ersten und zweiten Bereich und dem Elementnichtbildungsbereich im wesent­ lichen zu der Hauptoberfläche des Wafers identisch.
In diesem Fall sind die zweiten Isolierfilme in dem Elementbildungsbereich und in dem Elementnichtbildungsbereich im wesentlichen flach. In anderen Worten sind die zweiten Isolierfilme über der gesamten Oberfläche des Wafers geebnet. Somit ist der Leiterfilm, der auf dem zweiten Isolierfilm gebildet ist, ausge­ zeichnet bearbeitet. Folglich sind die Verdrahtungsschichten, die vorbestimmte Formen aufweisen, in dem ersten und zweiten Bereich in der Waferoberfläche ausgezeichnet gebildet.
Weiter bevorzugt weist der vorbestimmte Film einen Mehrschichtfilm auf, der derart gebildet ist und auf dem ersten Isolierfilm des Elementnichtbildungs­ bereiches zurückgelassen ist, daß ein oberer Film eine Seitenoberfläche eines Endabschnittes eines unteren Filmes bedeckt.
Wenn der obere Film mit dem Endabschnitt des unteren Filmes ausgerichtet ist, wird ein nicht-notwendiger Teil des oberen Filmes, der durch Ätzen zu entfernen ist, in der Nähe des Stufenabschnittes des unteren Filmes nicht geätzt zurückgelassen. Wenn der obere Film so zurückgelassen ist, daß die Seitenoberfläche des Endabschnittes des unteren Filmes bedeckt ist, wird jedoch ein notwendiger Bereich des oberen Filmes derart zurückgelassen, daß ein Abschnitt nahe zu dem Stufenabschnitt des unteren Filmes bedeckt ist, und folglich wird kein nicht-notwendiger Teil des oberen Filmes zurückgelassen. Folglich werden keine Partikel durch Ablösen eines solchen nicht-notwendigen Teiles des oberen Filmes erzeugt.
Entsprechend einem anderen Aspekt weist ein Herstellungsverfahren eines Wafers, der mit einem Schaltungsmuster vorgesehen ist, den Schritt des Auf­ teilens einer Hauptoberfläche eines Wafers in einen Elementbildungsbereich, der eine Mehrzahl von Chipbildungsbereichen aufweist, und einen Element­ nichtbildungsbereich, der keinen Chip bildet, Bildens eines ersten Bereiches und eines zweiten Bereiches, die elektrisch voneinander durch einen Elementtrennbereich getrennt sind, in jedem Chipbildungsbereich,
Bilden von ersten Isolierfilmen auf der Hauptoberfläche des Wafers,
Bilden eines vorbestimmten Halbleiterelementes auf dem ersten Isolierfilm des ersten Bereiches, wobei bzw. währenddessen eine vorbestimmte Bearbeitung zum Zurücklassen eines vorbestimmten Filmes zum Bilden des Halbleiterele­ mentes auf dem ersten Isolierfilm des ersten Elementnichtbildungsbereiches durchgeführt wird,
Bildens von zweiten Isolierfilmen derart, daß das Halbleiterelement und der vorbestimmte Film bedeckt werden,
Bildens eines Resistmusters nur auf dem zweiten Isolierfilm des zweiten Be­ reiches,
Ätzens der zweiten Isolierfilme unter Verwendung des Resistmusters als Maske,
Polierens der zweiten Isolierfilme zum Ebenen der zweiten Isolierfilme und Bildens einer Verdrahtungsschicht auf dem zweiten Isolierfilm von jedem Chipbildungsbereich, wobei bzw. währenddessen eine vorbestimmte Bearbei­ tung derart durchgeführt wird, daß ein Leiterfilm zum Bilden der Verdrah­ tungsschicht auf dem zweiten Isolierfilm des Elementnichtbildungsbereiches zurückgelassen wird, auf.
Entsprechend diesem Herstellungsverfahren wird das vorbestimmte Halbleiter­ element in dem Elementbildungsbereich gebildet. In dem Elementnichtbildungs­ bereich wird andererseits der Film zum Bilden des Halbleiterelementes, der auf dem ersten Isolierfilm gebildet wird, unbemustert belassen, wenn das Halbleite­ relement gebildet wird. Verglichen mit einem solchen Fall, bei dem der vorbe­ stimmte Film derart bemustert wird, daß ein nicht-fertiggestelltes Muster in dem Elementnichtbildungsbereich gebildet wird, wird verhindert, daß sich ein solch nicht-fertiggestelltes Muster von dem Wafer löst. Folglich wird die Menge des Staubes von dem Elementnichtbildungsbereich, d. h. der Wafer­ peripherie, reduziert.
Es wird kein vorbestimmtes Halbleiterelement auf dem ersten Isolierfilm in dem zweiten Bereich gebildet und daher ist die Oberflächenposition des zweiten Isolierfilmes niedriger als die der zweiten Isolierfilme in dem ersten Bereich und dem Elementnichtbildungsbereich. Daher werden die zweiten Isolierfilme in dem ersten Bereich und dem Elementnichtbildungsbereich geätzt und derart poliert, daß die Oberflächenpositionen der zweiten Isolierfilme in dem Ele­ mentbildungsbereich und dem Elementnichtbildungsbereich miteinander fluch­ ten. Folglich wird die Verdrahtungsschicht, die auf dem zweiten Isolierfilm gebildet wird, ausgezeichnet bemustert.
Bevorzugt wird das Resistmuster aus einem Negativresistmuster gebildet.
In diesem Fall kann das Resistmuster leicht nur auf dem zweiten Bereich zu­ rückgelassen werden, während kein Resist auf dem Elementnichtbildungs­ bereich zurückgelassen wird.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsformen anhand der Figuren. Von den
Figuren zeigen:
Fig. 1 eine Draufsicht eines Wafers, der mit eingebetteten Einrichtungen ent­ sprechend einer ersten Ausführungsform vorgesehen ist,
Fig. 2 eine Querschnittsansicht des Wafers entsprechend der ersten Ausfüh­ rungsform von Teilen entlang der Linie A-A in Fig. 1,
Fig. 3 eine Querschnittsansicht eines Teils des Speichereinrichtungsabschnittes M des Wafers entsprechend der in Fig. 2 gezeigten ersten Ausführungs­ form,
Fig. 4 eine Querschnittsansicht eines Teils des Datenverarbeitungseinrichtungs­ abschnittes L des Wafers entsprechend der in Fig. 2 gezeigten ersten Ausführungsform;
Fig. 5 eine Querschnittsansicht eines Teils eines Nichtbildungsabschnittes P des Wafers entsprechend der ersten Ausführungsform,
Fig. 6 eine Querschnittsansicht, die einen Schritt eines Herstellungsverfahrens eines Wafers, der mit eingebetteten Einrichtungen entsprechend der zweiten Ausführungsform vorgesehen ist, zeigt;
Fig. 7 eine Querschnittsansicht die einen Schritt des Verfahrens entsprechend der zweiten Ausführungsform zeigt, der auf den in Fig. 6 gezeigten Schritt folgt;
Fig. 8 eine Querschnittsansicht, die einen Schritt des Verfahrens entsprechend der zweiten Ausführungsform zeigt, der auf den in Fig. 7 gezeigten Schritt folgt
Fig. 9 eine Querschnittsansicht, die einen Schritt des Verfahrens entsprechend der zweiten Ausführungsform zeigt, der auf den in Fig. 8 gezeigten Schritt folgt
Fig. 10 eine Querschnittsansicht, die einen Schritt des Verfahrens entsprechend der zweiten Ausführungsform zeigt, der auf den in Fig. 9 gezeigten Schritt folgt
Fig. 11 eine Querschnittsansicht, die einen Schritt des Verfahrens entsprechend der zweiten Ausführungsform zeigt, der auf den in Fig. 10 gezeigten Schritt folgt
Fig. 12 eine Querschnittsansicht, die einen Schritt des Verfahrens entsprechend der zweiten Ausführungsform zeigt, der auf den in Fig. 11 gezeigten Schritt folgt
Fig. 13 eine Querschnittsansicht, die einen Schritt des Verfahrens der zweiten Ausführungsform zeigt, der auf den in Fig. 12 gezeigten Schritt folgt
Fig. 14 eine Querschnittsansicht, die einen Schritt des Verfahrens entsprechend der zweiten Ausführungsform zeigt, der auf den in Fig. 13 gezeigten Schritt folgt
Fig. 15 eine Querschnittsansicht, die einen Schritt des Verfahrens entsprechend der zweiten Ausführungsform zeigt, der auf den in Fig. 14 gezeigten Schritt folgt
Fig. 16 eine Querschnittsansicht, die einen Schritt des Verfahrens entsprechend der zweiten Ausführungsform zeigt, der auf den in Fig. 15 gezeigten Schritt folgt
Fig. 17 eine Querschnittsansicht, die einen Schritt des Verfahrens entsprechend der zweiten Ausführungsform zeigt, der auf den in Fig. 16 gezeigten Schritt folgt
Fig. 18 eine Querschnittsansicht, die einen Schritt des Verfahrens entsprechend der zweiten Ausführungsform zeigt, der auf den in Fig. 17 gezeigten Schritt folgt;
Fig. 19 eine Querschnittsansicht, die einen Schritt zum Darstellen der Über­ legenheit des Herstellungsverfahrens entsprechend der zweiten Aus­ führungsform zeigt;
Fig. 20 eine Querschnittsansicht, die einen Schritt bezüglich der zweiten Aus­ führungsform zeigt, der auf den in Fig. 19 gezeigten Schritt folgt;
Fig. 21 eine Querschnittsansicht, die einen Schritt bezüglich der zweiten Ausführungsform zeigt, der auf den in Fig. 20 gezeigten Schritt folgt;
Fig. 22 eine Querschnittsansicht, die einen Schritt bezüglich der zweiten Ausführungsform zeigt, der auf den in Fig. 21 gezeigten Schritt folgt
Fig. 23 eine Querschnittsansicht, die einen Schritt bezüglich der zweiten Ausführungsform zeigt, der auf den in Fig. 22 gezeigten Schritt folgt;
Fig. 24 eine Querschnittsansicht, die einen Schritt bezüglich der zweiten Ausführungsform zeigt, der auf den in Fig. 21 gezeigten Schritt folgt
Fig. 25 eine Querschnittsansicht, die einen Teil eines Nichtbildungsbereiches einer Einrichtung eines Wafers, der mit eingebetteten Einrichtungen entsprechend der dritten Ausführungsform vorgesehen ist, zeigt;
Fig. 26 eine Querschnittsansicht, die einen Schritt zum Darstellen der Erst­ klassigkeit der in Fig. 25 gezeigten Struktur zeigt;
Fig. 27 eine Querschnittsansicht, die einen Schritt bezüglich der dritten Aus­ führungsform zeigt, der auf den in Fig. 26 gezeigten Schritt folgt
Fig. 28 die Struktur einer der Anmelderin bekannten Einrichtung;
Fig. 29 die Struktur einer eingebetteten Einrichtung;
Fig. 30 eine Ersatzschaltung eines DRAM;
Fig. 3 1 eine Draufsicht eines der Anmelderin bekannten Wafers, der mit ein­ gebetteten Einrichtungen vorgesehen ist;
Fig. 32 eine Querschnittsansicht von Teilen entlang der Linie A-A in Fig. 31;
Fig. 33 eine Querschnittsansicht, die einen Schritt eines der Anmelderin be­ kannten Herstellungsverfahrens eines Wafers, der mit eingebetteten Einrichtungen vorgesehen ist, zeigt;
Fig. 34 eine Querschnittsansicht, die einen Schritt zeigt, der auf den in Fig. 33 gezeigten Schritt folgt;
Fig. 35 eine Querschnittsansicht, die einen Schritt zeigt, der auf den in Fig. 34 gezeigten Schritt folgt;
Fig. 36 eine Querschnittsansicht, die einen Schritt zeigt, der auf den in Fig. 35 gezeigten Schritt folgt;
Fig. 37 eine Querschnittsansicht, die einen Schritt zeigt, der auf den in Fig. 36 gezeigten Schritt folgt;
Fig. 38 eine Querschnittsansicht, die einen Schritt zeigt, der auf den in Fig. 37 gezeigten Schritt folgt;
Fig. 39 eine Querschnittsansicht, die einen Schritt zeigt, der auf den in Fig. 38 gezeigten Schritt folgt;
Fig. 40 eine Querschnittsansicht, die einen Schritt zeigt, der auf den in Fig. 39 gezeigten Schritt folgt;
Fig. 41 eine Querschnittsansicht, die einen Schritt zeigt, der auf den in Fig. 40 gezeigten Schritt folgt;
Fig. 42 eine Querschnittsansicht, die einen Schritt zeigt, der auf den in Fig. 41 gezeigten Schritt folgt;
Fig. 43 eine Querschnittsansicht, die einen Schritt zeigt, der auf den in Fig. 42 gezeigten Schritt folgt;
Fig. 44 eine Querschnittsansicht, die einen Schritt zeigt, der auf den in Fig. 43 gezeigten Schritt folgt;
Fig. 45 eine Querschnittsansicht, die einen Schritt zeigt, der auf den in Fig. 44 gezeigten Schritt folgt;
Fig. 46 eine Querschnittsansicht, die einen Schritt zeigt, der auf den in Fig. 45 gezeigten Schritt folgt; und
Fig. 47 eine Draufsicht eines Wafers, der mit Schaltungsmustern entsprechend einem zweiten Stand der Technik vorgesehen ist.
1. Ausführungsform
Ein Wafer, der mit eingebetteten Einrichtungen entsprechend einer ersten Ausführungsform vorgesehen ist, wird nun mit Bezug zu Fig. 1 bis 5 beschrie­ ben. Wie in Fig. 1 gezeigt ist, sind eine Mehrzahl von eingebetteten Einrich­ tungen 402, die als Chips dienen, auf einer Oberfläche eines Siliziumwafers 401 gebildet. Diese Bereiche definieren Elementbildungsbereiche. Die eingebetteten Einrichtungen 402 werden durch Teillinien getrennt. Ein Nichtbildungsbereich 404 einer eingebetteten Einrichtung, der als ein Elementnichtbildungsbereich, der mit keinen eingebetteten Einrichtungen 402 vorgesehen ist, dient, ist in der Nähe der äußeren Peripherie des Siliziumwafers 401 vorgesehen.
Fig. 2 ist eine Querschnittsansicht entlang der Linie A-A in Fig. 1. Wie in Fig. 2 gezeigt ist, entsprechen ein Speichereinrichtungsabschnitt M und ein Daten­ verarbeitungseinrichtungsabschnitt L, die als erster bzw. zweiter Bereich dienen, und ein Einrichtungsnichtbildungsbereich P den in Fig. 1 gezeigten Positionen A1, A2 bzw. A3. Ein Grenzabschnitt 206 ist zwischen dem Speichereinrichtungsabschnitt M und dem Datenverarbeitungseinrichtungsab­ schnitt L vorgesehen und eine Teillinie 403 ist zwischen dem Datenverarbei­ tungseinrichtungsabschnitt L und dem Einrichtungsnichtbildungsabschnitt P angeordnet.
Es sind Trennoxidfilme 2M und 2L auf einer Oberfläche eines Substrates 1 des Siliziumwafers 401 vorgesehen, wodurch der Speichereinrichtungsabschnitt M und der Datenverarbeitungseinrichtungsabschnitt L voneinander elektrisch ge­ trennt sind. In dem Speichereinrichtungsabschnitt M und dem Datenverarbei­ tungseinrichtungsabschnitt L auf dem Substrat 1 sind Gateelektroden 4M bzw. 4L auf Gateoxidfilmen 3M bzw. 3L gebildet. In dem Einrichtungsnichtbil­ dungsbereich P ist ein dotierter Polysiliziumfilm 4P zum Bilden der Gateelek­ troden 4M und 4L auf einem Gateoxidfilm 3P gebildet. Es ist ein MOSFET 301 derart gebildet, daß er den Gateoxidfilm 3M und die Gateelektrode 4M auf­ weist.
Es sind Zwischenschichtisolierfilme 5M, 5L und 5P derart gebildet, daß sie die Gateelektroden 4M und 4L und den dotierten Polysiliziumfilm 4P bedecken. In dem Speichereinrichtungsabschnitt M ist eine Datenleitung 6M auf dem Zwischenschichtisolierfilm 5M gebildet. In dem Einrichtungsnichtbildungsab­ schnitt P ist ein dotierter Polysiliziumfilm 6P zum Bilden der Datenleitung 6M auf dem Zwischenschichtisolierfilm 5P gebildet.
Es sind Zwischenschichtisolierfilme 7M, 7L und 7P auf den Zwischenschicht­ isolierfilmen 5M, 5L bzw. 5P derart gebildet, daß die Datenleitung 6M und der dotierte Polysiliziumfilm 6P bedeckt sind. In dem Speichereinrichtungsab­ schnitt M ist ein Speicherknoten 8M auf dem Zwischenschichtisolierfilm 7M gebildet. In dem Einrichtungsnichtbildungsabschnitt P ist ein dotierter Poly­ siliziumfilm 8P zum Bilden des Speicherknoten 8M auf dem Zwischenschicht­ isolierfilm 7P gebildet. Eine Zellplatte 10M ist auf dem Speicherknoten 8M über einen Kondensatorisolierfilm 9M gebildet. Ein dotierter Polysiliziumfilm 10P zum Bilden der Zellplatte 10M ist auf dem dotierten Siliziumfilm 8P über einen Kondensatorisolierfilm 9P gebildet. Der Speicherknoten 8M, der Kon­ densatorisolierfilm 9M und die Zellplatte 10M bilden einen Kondensator 102.
Es sind Zwischenschichtisolierfilme 11M, 11L und 11P auf den Zwischen­ schichtisolierfilmen 7M, 7L bzw. 7P derart gebildet, daß die Zellplatte 10M und der dotierte Polysiliziumfilm 10P bedeckt sind. In dem Speichereinrich­ tungsabschnitt M und dem Datenverarbeitungseinrichtungsabschnitt L sind erste Verdrahtungsschichten 12M und 12L auf den Zwischenschichtisolier­ filmen 11M bzw. 11L gebildet. In dem Einrichtungsnichtbildungsabschnitt P ist ein Aluminiumkupferfilm 12P zum Bilden der ersten Verdrahtungsschichten 12M und 12L auf dem Zwischenschichtisolierfilm 11P gebildet. Es sind Zwischenschichtisolierfilme 13M, 13L und 13P derart gebildet, daß sie die erste Verdrahtungsschicht 12M und 12L und den Aluminiumkupferfilm 12P bedecken.
In dem Speichereinrichtungsabschnitt M und dem Datenverarbeitungsabschnitt L sind zweite Verdrahtungsschichten 14M und 14L auf den Zwischenschicht­ isolierfilmen 13M bzw. 13L gebildet. In dem Einrichtungsnichtbildungsab­ schnitt P ist ein Aluminiumkupferfilm 14P zum Bilden der zweiten Verdrah­ tungsschichten 14M und 14L auf dem Zwischenschichtisolierfilm 13P gebildet. Es sind Zwischenschichtisolierfilme 15M, 15L und 15P derart gebildet, daß sie die zweiten Verdrahtungsschichten 14M und 14L und den Aluminiumkupferfilm 14P bedecken.
In dem Speichereinrichtungsabschnitt M und dem Datenverarbeitungseinrich­ tungsabschnitt L sind dritte Verdrahtungsschichten 16M und 16L auf den Zwischenschichtisolierfilmen 15M bzw. 15L gebildet. In dem Einrichtungs­ nichtbildungsabschnitt P ist ein Aluminiumkupferfilm 16P zum Bilden der dritten Verdrahtungsschichten 16M und 16L auf dem Zwischenschichtisolier­ film 15P gebildet. Es sind Passivierungsfilme 17M, 17L und 17P auf den dritten Verdrahtungsschichten 16M und 16L bzw. dem Aluminiumkupferfilm 16P ge­ bildet.
Speziell im Fall dieser Struktur sind der Gateoxidfilm 3P, der dotierte Poly­ siliziumfilm 4P zum Bilden der Gateelektroden 4M und 4L, der dotierte Poly­ siliziumfilm 6P zum Bilden der Datenleitung 6M, der dotierte Polysiliziumfilm 8P zum Bilden des Speicherknotens 8M, der Kondensatorisolierfilm 9P, der dotierte Polysiliziumfilm 10P zum Bilden der Zellplatte 10M, die Aluminium­ kupferfilme 12P, 14P und 16P zum Bilden der ersten, zweiten bzw. dritten Verdrahtungsschicht 12M und 12L, 14M und 14L und 16M und 16L und der Passivierungsfilm 16P, die in dem Einrichtungsnichtbildungsbereich P gebildet sind, nicht bemustert, sondern als Filme vorhanden, die den Nichtbildungs­ bereich 404 einer eingebetteten Einrichtung des Siliziumwafers 401 bedecken.
Daher tritt verglichen mit der Struktur, die in Fig. 32 gezeigt ist, die mit Be­ zug zum Stand der Technik beschrieben ist, der verschlechterte Muster in dem Speichereinrichtungsabschnitt MP in der Peripherie des Siliziumwafers 301 aufweist, kein solches verschlechterndes Musterablösen von dem Siliziumwafer 401 auf. Somit kann die Menge von Staub von dem äußeren peripheren Teil des Siliziumwafers 401 reduziert werden. Folglich kann die Ausbeute der eingebet­ teten Einrichtung 402 verbessert werden.
In dieser Struktur sind weiterhin die Oberflächenpositionen der Zwischen­ schichtisolierfilme 11M, 11L und 11P, die die Zellplatte 10M bedecken, im wesentlichen über den Speichereinrichtungsabschnitt M und den Einrichtungs­ nichtbildungsabschnitt P miteinander fluchtend. Somit sind die ersten Verdrah­ tungsschichten 12M und 12L, usw., die auf den Zwischenschichtisolierfilmen 11M, 11L und 11P gebildet sind, ausgezeichnet bemustert.
Die Ebenheit wird nun detaillierter beschrieben. Fig. 3 bis 5 sind Teilquer­ schnittsansichten, die den Speichereinrichtungsabschnitt M, den Datenverarbei­ tungseinrichtungsabschnitt L bzw. den Einrichtungsnichtbildungsbereich P, die in Fig. 2 gezeigt sind, zeigen. Wie in Fig. 3 bis 5 gezeigt ist, sind die Höhen H12M, H12L und H12P der Zwischenschichtisolierfilme 11M, 11L und 11P mit Bezug zu dem Siliziumwafer 401 im wesentlichen identisch. Die Höhe H12L muß größer sein als die Höhen H10M und H10P der Zellplatte 10M und des dotierten Polysiliziumfilmes 10P zum Bilden der Zellplatte 10M in dem Speichereinrichtungsabschnitt M und den Einrichtungsnichtbildungsabschnitt P mit Bezug zu der Oberfläche des Siliziumwafers 401.
Der Speichereinrichtungsabschnitt M ist mit dem Trennoxidfilm 2M, der Gateelektrode 4M, der Datenleitung 6M, dem Speicherknoten 8M und der Zellplatte 10M in dem Bereich zwischen der Oberfläche des Siliziumwafers 401 und den ersten Verdrahtungsschichten 12M vorgesehen. Der Einrichtungs­ nichtbildungsabschnitt P ist mit dem dotierten Polysiliziumfilm 4P zum Bilden der Gateelektroden 4M und 4L und den dotierten Polysiliziumfilmen 6P, 8P und 10P zum Bilden der Datenleitung 6M, des Speicherknotens 8M bzw. der Zellplatte 10M in dem Bereich zwischen der Oberfläche des Siliziumwafers 401 und dem Aluminiumkupferfilm 12P zum Bilden der ersten Verdrahtungsschich­ ten 12M und 12L vorgesehen. Andererseits ist der Datenverarbeitungseinrich­ tungsabschnitt L nur mit dem Trennoxidfilm 2L und der Gateelektrode 4L und mit keiner Bildung einer Datenleitung oder eines Speicherknotens vorgesehen.
Zum Sicherstellen der Ebenheit der Zwischenschichtisolierfilme 11M, 11L und 11P muß daher die Oberflächenposition des Zwischenschichtisolierfilmes 11L über den Höhen H10M und H10P sein.
Wie mit Bezug zu dem Stand der Technik beschrieben wurde, sind die Zwischenschichtisolierfilme 5M, 5L, 5P, 7M, 7L und 7P dicker als die Daten­ leitung 6M und der dotierte Polysiliziumfilm 6P zum Bilden der Datenleitung 6M. Somit sind die Oberflächenpositionen der Zwischenschichtisolierfilme 7M, 7L und 7P in den entsprechenden Bereichen im wesentlichen identisch. Wenn die in dem Speichereinrichtungsabschnitt L gebildete Einrichtung ein DRAM ist, muß zum Sicherstellen einer ausreichenden Kapazität der Speicherknoten 8M dicker gebildet werden. Somit kann gesagt werden, daß die Ebenheit der Zwischenschichtisolierfilme 11M, 11L und 11P entsprechend der Dicke des Speicherknotens 8 gesteuert ist.
Die Ebenheit der Zwischenschichtisolierfilme 11M, 11L und 11P wird in dem oben erwähnten Siliziumwafer 401, der mit den eingebetteten Einrichtungen 402 vorgesehen ist, sichergestellt, wodurch die ersten Verdrahtungsschichten 12M und 12L, die darauf gebildet sind, und ähnliches ausgezeichnet bemustert sind. Folglich wird die Ausbeute der eingebetteten Einrichtungen 402 verbes­ sert.
2. Ausführungsform
Ein Herstellungsverfahren eines Siliziumwafers, der mit eingebetteten Einrich­ tungen vorgesehen ist, entsprechend einer zweiten Ausführungsform wird nun mit Bezug zu Fig. 6 bis 18 beschrieben. Wie in Fig. 6 gezeigt ist, werden Trennoxidfilme 2M und 2L zum Trennen eines Speichereinrichtungsabschnittes M und eines Datenverarbeitungseinrichtungsabschnittes L auf einer Oberfläche eines Siliziumwafers 401 gebildet. Dann wird ein Leiterfilm bzw. ein leitender Film, wie z. B. ein Polysiliziumfilm, auf dem Siliziumwafer 401 über einen Sili­ ziumoxidfilm gebildet. Es werden eine vorbestimmte Photolithographie und Bearbeitung auf dem Leiterfilm derart durchgeführt, daß Gateoxidfilme 3M bzw. 3L und Gateelektroden 4M bzw. 4L in dem Speichereinrichtungsabschnitt M und dem Datenverarbeitungseinrichtungsabschnitt L gebildet werden. In einem Einrichtungsnichtbildungsbereich P werden ein Gateoxidfilm 3P und ein dotierter Polysiliziumfilm 4P über der gesamten Fläche unbemustert belassen.
Wie in Fig. 7 gezeigt ist, werden Zwischenschichtisolierfilme 5M, 5L und 5P, wie z. B. Siliziumoxidfilme, auf dem Siliziumwafer 401 derart gebildet, daß sie die Gateelektroden 4M und 4L bedecken. Dann wird ein dotierter Polysili­ ziumfilm auf den Zwischenschichtisolierfilmen 5M, 5L und 5P gebildet und einer vorbestimmten Photolithographie und Bearbeitung derart ausgesetzt, daß eine Datenleitung 6M in dem Speichereinrichtungsabschnitt M gebildet wird. In dem Einrichtungsnichtbildungsbereich P wird ein dotierter Polysiliziumfilm 6P unbemustert belassen.
Wie in Fig. 8 gezeigt ist, wird ein dotierter Polysiliziumfilm auf den Zwischen­ schichtisolierfilmen 7M, 7L und 7P gebildet und einer vorbestimmten Photo­ lithographie und Bearbeitung derart ausgesetzt, daß ein Speicherknoten 8B in dem Speichereinrichtungsabschnitt M gebildet wird. In dem Einrichtungsnicht­ bildungsbereich P wird ein dotierter Polysiliziumfilm 8P unbemustert belassen.
Wie in Fig. 9 gezeigt ist, werden nacheinander ein Siliziumoxidfilm, ein Sili­ ziumnitridfilm, ein Siliziumoxidfilm und ein dotierter Polysiliziumfilm auf den Zwischenschichtisolierfilmen 7M, 7L und 7P derart gebildet, daß der Speicher­ knoten 8M und der dotierte Polysiliziumfilm 8P bedeckt werden, und einer vorbestimmten Photolithographie und Bearbeitung derart ausgesetzt, daß ein Kondensatorisolierfilm 9M und eine Zellplatte 10M in dem Speichereinrich­ tungsabschnitt M gebildet werden. In dem Einrichtungsnichtbildungsbereich P werden der Siliziumoxidfilm, der Siliziumnitridfilm, ein Siliziumoxidfilm 9P und ein dotierter Polysiliziumfilm 10P unbemustert belassen.
Wie in Fig. 10 gezeigt ist, werden Zwischenschichtisolierfilme 311M, 311L und 311P auf den Zwischenschichtisolierfilmen 7M, 7L und 7P derart gebildet, daß die Zellplatte 10M und der dotierte Polysiliziumfilm 10P bedeckt werden.
Wie in Fig. 11 gezeigt ist, wird ein Resistmuster 411L derart gebildet, daß der Datenverarbeitungseinrichtungsabschnitt L bedeckt wird. Das Resistmuster 411L wird bevorzugt aus einem Negativresist gebildet, wie später beschrieben wird.
Wie in Fig. 12 gezeigt ist, werden die in Fig. 11 gezeigten Zwischenschichtiso­ lierfilme 311M, 311L und 311P isotrop derart geätzt, daß Zwischenschichtiso­ lierfilme 511M und 511P gebildet werden.
Wie in Fig. 13 gezeigt ist, wird das in Fig. 12 gezeigte Resistmuster 411L ent­ fernt. Somit werden Vorsprünge 611M und 611P zwischen den Zwischen­ schichtisolierfilmen 511M, 311L und 511P gebildet.
Wie in Fig. 14 gezeigt ist, werden die Zwischenschichtisolierfilme 511M, 311L und 511P und die vorstehenden Teile 611L und 611P, die in Fig. 13 gezeigt sind, durch CMP (chemisch/mechanisches Polieren) derart poliert, daß abge­ flachte Zwischenschichtisolierfilme 11M, 11L und 11P gebildet werden. Bei dem CMP ist es schwierig, eine Oberfläche, die eine große trapezförmige Form mit einer Breite von mindestens 0,5 um aufweist, abzuflachen, bzw. zu ebenen. Daher werden die Vorsprünge 611M und 611P vorher gebildet, wie in Fig. 13 gezeigt ist, um die Poliereigenschaften in dem CMP-Schritt zu verbessern. Somit werden die Zwischenschichtisolierfilme 11M, 11L und 11P über der ge­ samten Oberfläche des Wafers 401 geebnet.
Wie in Fig. 15 gezeigt ist, wird ein Aluminiumkupferfilm auf den Zwischen­ schichtisolierfilmen 11M, 11L und 11P gebildet und einer vorbestimmten Lithographie und Bearbeitung derart ausgesetzt, daß erste Verdrahtungsschich­ ten 12M und 12L in dem Speichereinrichtungsabschnitt M bzw. dem Datenver­ arbeitungseinrichtungsabschnitt L gebildet werden. In dem Einrichtungsnicht­ bildungsbereich P wird ein Aluminiumkupferfilm 12P unbemustert belassen.
Wie in Fig. 16 gezeigt ist, werden Zwischenschichtisolierfilme 13M, 13L und 13P auf den Zwischenschichtisolierfilmen 11M, 11L bzw. 11P derart gebildet, daß die ersten Verdrahtungsschichten 12M und 12L und der Aluminium­ kupferfilm 12P bedeckt werden. Es wird ein Aluminiumkupferfilm auf den Zwischenschichtisolierfilmen 13M, 13L und 13P gebildet und einer vorbe­ stimmten Photolithographie und Bearbeitung derart ausgesetzt, daß zweite Verdrahtungsschichten 14M und 14L in dem Speichereinrichtungsabschnitt M und dem Datenverarbeitungseinrichtungsabschnitt L entsprechend gebildet werden. In dem Einrichtungsnichtbildungsbereich P wird ein Aluminiumkup­ ferfilm 14P unbemustert belassen.
Wie in Fig. 17 gezeigt ist, werden Zwischenschichtisolierfilme 15M, 15L und 15P auf den Zwischenschichtisolierfilmen 13M, 13L bzw. 13P derart gebildet, daß die zweiten Verdrahtungsschichten 14M und 14L und der Aluminiumkup­ ferfilm 14P bedeckt werden. Es wird ein Aluminiumkupferfilm auf den Zwischenschichtisolierfilmen 15M, 15L und 15P gebildet und einer vorbe­ stimmten Photolithograpie und Bearbeitung derart ausgesetzt, daß dritte Ver­ drahtungsschichten 16M und 16L in dem Speichereinrichtungsabschnitt M bzw. dem Datenverarbeitungseinrichtungsabschnitt L gebildet werden. In dem Ein­ richtungsnichtbildungsbereich P wird ein Aluminiumkupferfilm 16P unbe­ mustert belassen.
Wie in Fig. 18 gezeigt ist, wird ein Nitridfilm auf den Zwischenschichtisolier­ filmen 15M, 15L und 15P derart gebildet, daß die dritten Verdrahtungsschich­ ten 16M und 16L und der Aluminiumkupferfilm 16P bedeckt werden, und einer vorbestimmten Photolithographie und Bearbeitung derart ausgesetzt, daß Passivierungsfilme 17M und 17L in dem Speichereinrichtungsabschnitt M und in dem Datenverarbeitungseinrichtungsabschnitt L entsprechend gebildet wer­ den. In dem Einrichtungsnichtbildungsbereich P wird ein Nitridfilm 17P unbe­ mustert belassen.
Die in Fig. 2 gezeigte Struktur wird durch die oben genannten Schritte herge­ stellt.
Entsprechend dem obigen Herstellungsverfahren werden die Zwischenschicht­ isolierfilme 11M, 11L und 11P über der gesamten Waferoberfläche geebnet. Daher werden die ersten Verdrahtungsschichten 12M und 12L, die darauf ge­ bildet sind, und ähnliches ausgezeichnet bemustert. Folglich wird die Ausbeute der eingebetteten Einrichtungen verbessert.
In dem in Fig. 11 gezeigten Schritt wird das Resistmuster 411L aus einem Negativresist gebildet. Der Vorteil einer solchen Verwendung des Negativ­ resists wird nun im Vergleich mit einem Verfahren, das einen Positivresist ver­ wendet, beschrieben.
Die Schritte bis zu dem, der in Fig. 19 gezeigt ist, sind ähnlich zu denen, die in Fig. 6 bis 10 gezeigt sind, und daher wird die Beschreibung davon ausgelassen. Wie in Fig. 20 gezeigt ist, wird ein positiver Resistfilm auf den Zwischen­ schichtisolierfilmen 311M, 311L und 311P gebildet und ein Resistmuster wird durch eine vorbestimmte Photolithographie gebildet. Zu dieser Zeit ist ein Ein­ richtungsnichtbildungsabschnitt P allgemein nicht freigelegt und daher verbleibt der Resistfilm und ist nicht entfernt. Daher ist ein positives Resistmuster 711L auf einem Datenverarbeitungseinrichtungsabschnitt L und dem Einrichtungs­ nichtbildungsbereich P gebildet.
Wie in Fig. 21 gezeigt ist, wird der Zwischenschichtisolierfilm 311L derart isotrop geätzt, daß ein Zwischenschichtisolierfilm 511M gebildet wird.
Wie in Fig. 22 gezeigt ist, wird das positive Resistmuster 711L entfernt. Zu dieser Zeit wird ein Vorsprung 611M zwischen den Zwischenschichtisolier­ filmen 511M und 311L gebildet. Es wird jedoch kein Vorsprung zwischen dem Datenverarbeitungsabschnitt L und dem Einrichtungsnichtbildungsbereich P gebildet.
Wie in Fig. 23 gezeigt ist, werden der Zwischenschichtisolierfilm 511M, der Vorsprung 611M und die Zwischenschichtisolierfilme 311L und 311P, die in Fig. 22 gezeigt sind, durch CMP derart poliert, daß die Zwischenschichtiso­ lierfilme 11M, 11L und 411P gebildet werden. Zu dieser Zeit wird der in Fig. 22 gezeigte Vorsprung 611M durch das CMP poliert und geebnet. Die Ober­ fläche des Zwischenschichtisolierfilmes 311P, die eine extrem große trapezförmige Form aufweist, kann jedoch nicht derart ausreichend poliert werden, daß sie mit den Oberflächen der Zwischenschichtisolierfilme 11M und 11L fluchtet.
Wie in Fig. 24 gezeigt ist, wird ein Aluminiumkupferfilm auf den Zwischen­ schichtisolierfilmen 11M, 11L und 411P gebildet und einer vorbestimmten Photolithographie und Bearbeitung derart ausgesetzt, daß erste Verdrahtungs­ schichten 12M und 412L in einem Speichereinrichtungsabschnitt M und dem Datenverarbeitungseinrichtungsabschnitt L entsprechend gebildet werden. In dem Einrichtungsnichtbildungsabschnitt P wird ein Aluminiumkupferfilm 12P unbemustert belassen. Zu dieser Zeit wird die erste Verdrahtungsschicht 412L aufgrund der Differenz zwischen den Oberflächenpositionen der Zwischen­ schichtisolierfilme 11L und 411P anormal bemustert. Somit wird die Ausbeute der eingebetteten Einrichtung nachteilig reduziert.
Wie oben beschrieben wurde, können die Zwischenschichtisolierfilme 11M, 11L und 11P unter den ersten Verdrahtungsschichten 12M und 12L über dem Speichereinrichtungsabschnitt M, dem Datenverarbeitungseinrichtungsabschnitt L und dem Einrichtungsnichtbildungsbereich P ausgezeichnet geebnet sein. Somit können die ersten Verdrahtungsschichten 12M und 12L oder die zweiten und dritten Verdrahtungsschichten 14M und 14L oder 16M und 16L, die darauf gebildet sind, ausgezeichnet bemustert werden. Folglich kann die Ausbeute der eingebetteten Einrichtungen verbessert werden.
3. Ausführungsform
Ein Wafer, der mit eingebetteten Einrichtungen vorgesehen ist, entsprechend einer dritten Ausführungsform, wird nun beschrieben. In der ersten Ausfüh­ rungsform sind die Endabschnitte der dotierten Polysiliziumfilme 4P, 6P, 8P und 10P, der Aluminiumkupferfilme 12P, 14P und 16P usw., die in dem Ein­ richtungsnichtbildungsabschnitt P belassen sind und die näher an der Teillinie 403 sind, im wesentlichen zueinander ausgerichtet, wie in Fig. 2 gezeigt ist. Alternativ können diese Filme so belassen werden, daß die oberen Filme Endabschnitte der unteren Filme bedecken. Wie in Fig. 25 gezeigt ist, ist bei­ spielsweise ein dotierter Polysiliziumfilm 6P zum Bilden einer Datenleitung derart belassen, daß ein Endabschnitt eines dotierten Polysiliziumfilmes 5P zum Bilden von Gateelektroden bedeckt ist.
Ein dotierter Polysiliziumfilm 10P zum Bilden einer Zellplatte ist derart belas­ sen, daß ein Endabschnitt eines dotierten Polysiliziumfilmes 8P zum Bilden eines Speicherknotens bedeckt ist. Ein Aluminiumkupferfilm 14P zum Bilden von zweiten Verdrahtungsschichten ist derart belassen, daß ein Endabschnitt eines Aluminiumkupferfilmes 12P zum Bilden von ersten Verdrahtungsschich­ ten bedeckt wird. Weiterhin ist ein Siliziumnitridfilm 17P zum Bilden von Pas­ sivierungsfilmen derart belassen, daß ein Endabschnitt eines Aluminiumkup­ ferfilmes 16P zum Bilden von dritten Verdrahtungsschichten bedeckt ist.
Ein Vorteil der obigen Struktur wird nun mit Bezug zu Fig. 26 und 27 be­ schrieben.
Wie in Fig. 26 gezeigt ist, ist ein Resistmuster 811P auf dem dotierten Poly­ siliziumfilm 10P zum Bilden einer Zellplatte derart gebildet, daß dieser dotierte Polysiliziumfilm 10P zurückgelassen wird. Es wird angenommen, daß das Resistmuster 811P so gebildet ist, daß es einen Endabschnitt des dotierten Polysiliziumfilmes 10P, der näher zu einer Teillinie ist, mit dem des dotierten Polysiliziumfilmes 8P zum Bilden eines Speicherknotens zu dieser Zeit ausrich­ tet.
Wie in Fig. 27 gezeigt ist, wird der dotierte Polysiliziumfilm 10P mit dem in Fig. 26 gezeigten Resistmuster 811P als Maske anisotrop geätzt. Zu dieser Zeit wird der dotierte Polysiliziumfilm 10P, der unterhalb des Resistmusters 811P angeordnet ist, nicht geätzt, während ein dotierter Polysiliziumfilm 810P ebenfalls auf einer Seitenoberfläche des Endabschnittes des dotierten Polysili­ ziumfilmes 8P als ein Ätzrest zurückgelassen wird. Somit kann der dotierte Polysiliziumfilm 810P leicht derart abgelöst werden, daß Staub erzeugt wird.
Zum Bilden des dotierten Polysiliziumfilmes 10P derart, daß der Endabschnitt des dotierten Polysiliziumfilmes 8P, wie in Fig. 25 gezeigt ist, bedeckt wird, muß daher das Resistmuster 811P derart gebildet werden, daß der Endabschnitt des dotierten Polysiliziumfilmes 8P in dem in Fig. 26 gezeigten Schritt bedeckt wird. In diesem Fall wird kein dotierter Polysiliziumfilm 810P auf der Seitenoberfläche des Endabschnittes des dotierten Polysiliziumfilmes 8P als ein Ätzrest in dem in Fig. 27 gezeigten Schritt zurückgelassen. Folglich kann die Menge des Staubes von der Peripherie des Wafers reduziert werden.
Der erwähnte Effekt ist ebenfalls anwendbar auf den Aluminiumkupferfilm 16P und den Siliziumnitridfilm 16P.
Obwohl die Datenleitung 6M unterhalb des Kondensators 192 des Speicherein­ richtungsabschnittes M in jeder der vorher erwähnten Ausführungsformen an­ geordnet ist, kann ein ähnlicher Effekt zu dem obigen in einer Struktur erhalten werden, bei der eine Datenleitung oberhalb eines Kondensators angeordnet ist.
Obwohl die dotierten Polysiliziumfilme 4P und 6P derart angepaßt sind, daß Gateelektroden 4M und 4L und eine Datenleitung 6M gebildet werden, können alternativ Mehrschichtfilme von dotierten Polysiliziumfilmen und Metallsili­ zidfilmen verwendet werden.
Obwohl jede eingebettete Einrichtung den Speichereinrichtungsabschnitt M und den Datenverarbeitungseinrichtungsabschnitt L in jeder der vorher erwähnten Ausführungsformen aufweist, ist die vorliegende Erfindung darauf nicht be­ schränkt, sondern kann ebenfalls auf eine Einrichtung mit Bereichen, die unter­ schiedliche absolute Stufen aufweisen, angewendet werden.

Claims (6)

1. Wafer, der mit Schaltungsmustern vorgesehen ist, mit
einem Elementbildungsbereich (402), der eine Mehrzahl von Chipbildungsbe­ reichen (M, L) aufweist, die durch eine Teillinie (403) getrennt sind, und der auf einer Hauptoberfläche des Wafers (401) gebildet sind,
einem Elementnichtbildungsbereich (404, P), der keinen Chip bildet und auf der Hauptoberfläche des Wafers (401) gebildet ist,
einem ersten Bereich (M) und einem zweiten Bereich (L), die in jedem der Chipbildungsbereiche (M, L) gebildet sind und elektrisch durch einen Ele­ menttrennfilm (2M) voneinander getrennt sind,
ersten Isolierfilmen (5M, 5L, 5P, 7M, 7L, 7P), die derart gebildet sind, daß sie den Elementbildungsbereich (402) und den Elementnichtbildungsbereich (404) bedecken,
einem Halbleiterelement (102), das eine vorbestimmte Funktion aufweist und das auf dem Isolierfilm (5M, 7M) des ersten Bereiches (M) gebildet ist, und einem vorbestimmten Film (8P, 9P, 10P), der auf dem ersten Isolierfilm (5P, 7P) des Elementnichtbildungsbereiches (P) gebildet ist und aus der gleichen Schicht wie das Halbleiterelement (102) besteht,
zweiten Isolierfilmen (11M, 11L, 11P), die so auf den ersten Isolierfilmen (5M, 5L, 5P, 7M, 7L, 7P) gebildet sind, daß sie das Halbleiterelement (102) und den vorbestimmten Film (8P, 9P, 10P) bedecken, und
Verdrahtungsschichten (12M, 12L), die auf den zweiten Isolierfilmen (11M, 11L) des ersten und zweiten Bereiches (M, L) gebildet sind, und
einem Leiterfilm (12P), der auf dem zweiten Isolierfilm (11P) in dem Element­ nichtbildungsbereich (P) gebildet ist und aus der gleichen Schicht wie die Verdrahtungsschichten (12M, 12L) besteht.
2. Wafer nach Anspruch 1, bei dem das Halbleiterelement (102)
eine Mehrzahl von Speicherzellen, die ein Schaltelement (101) und ein Ladungshalteelement (102) aufweisen, und
eine Datenleitung (6M), die entsprechende Speicherzellen miteinander verbin­ det,
aufweist.
3. Wafer nach Anspruch 1 oder 2, bei dem die Höhen der Oberflächen des zweiten Isolierfilmes (11M) in dem ersten Be­ reich (M), des zweiten Isolierfilmes (11L) in dem zweiten Bereich (L) und des zweiten Isolierfilmes (11B) in dem Elementnichtbildungsbereich (P) im wesentlichen in Bezug zu der Hauptoberfläche des Wafers (1) identisch sind.
4. Wafer nach einem der Ansprüche 1 bis 3, bei dem der vorbestimmte Film (8P, 9P, 10P) einen Mehrschichtfilm aufweist, wobei der Mehrschichtfilm so auf dem ersten Isolierfilm (7P) des Element­ nichtbildungsbereiches (P) zurückgelassen ist, daß sein oberer Film (9P, 10P) eine Seitenoberfläche eines Endabschnittes seines unteren Filmes (8P) bedeckt.
5. Herstellungsverfahren eines Wafers, der mit Schaltungsmustern vorge­ sehen ist, mit den Schritten:
Trennen einer Hauptoberfläche eines Wafers (101) in einen Elementbildungs­ bereich (402), der eine Mehrzahl von Chipbildungsbereichen aufweist, und einen Elementnichtbildungsbereich (404), der keinen Chip bildet,
Bilden eines ersten Bereiches (M) und eines zweiten Bereiches (L), die elek­ trisch voneinander durch einen Elementtrennbereich (2M) getrennt sind, in jedem der Chipbildungsbereiche,
Bilden von ersten Isolierfilmen (5M, 5L, 5P, 7M, 7L, 7P) auf der Hauptober­ fläche des Wafers (401),
Bilden eines vorbestimmten Halbleiterelementes (102) auf dem ersten Isolier­ film (7M) des ersten Bereiches (M), wobei eine vorbestimmte Bearbeitung derart durchgeführt wird, daß ein vorbestimmter Film (8P, 9P, 10P) zum Bilden des Halbleiterelementes (102) auf dem ersten Isolierfilm (7P) des Ele­ mentnichtbildungsbereiches (P) zurückgelassen wird,
Bilden von zweiten Isolierfilmen (11M, 11L, 11P) derart, daß das Halbleiter­ element (102) und der vorbestimmte Film (8P, 9P, 10P) bedeckt werden, Bilden eines Resistmusters (411L) nur auf dem zweiten Isolierfilm (11L) des zweiten Bereiches (L),
Ätzen der zweiten Isolierfilme (311M, 311P) mit dem Resistmuster (411L) als Maske,
Polieren der zweiten Isolierfilme (611M, 611P) zum Ebnen der zweiten Iso­ lierfilme (11M, 11L, 11P) und
Bilden einer Verdrahtungsschicht (12M, 12L) auf dem zweiten Isolierfilm (11M, 11L) von jedem Chipbildungsbereich, wobei eine vorbestimmte Bearbeitung derart durchgeführt wird, daß ein Leiterfilm (12P) zum Bilden der Verdrahtungsschicht (12M, 12L) auf dem zweiten Isolierfilm (11P) des Ele­ mentnichtbildungsbereiches (P) zurückgelassen wird.
6. Herstellungsverfahren eines Wafers nach Anspruch 5, bei dem ein Nega­ tivresistmuster als das Resistmuster (411L) verwendet wird.
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