CN102918637A - 半导体装置及倒装芯片安装件 - Google Patents

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Abstract

本发明提供一种半导体装置及倒装芯片安装件。半导体装置(50)具备：具有电路形成区域(2)的基板(1)、在基板(1)上形成的层间绝缘膜(11)、在层间绝缘膜(11)中形成且包围电路形成区域(2)的第1密封环(4)、形成在层间绝缘膜(11)上的包括电路形成区域及第1密封环(4)上方在内的区域中的第1保护膜(6)、和形成在第1保护膜(6)上且比第1密封环(4)更靠内侧的第2保护膜(7)。第1保护膜(6)具有与第2保护膜(7)接触的第1表面、位于第1密封环(4)的正上方的第2表面、和从第1表面连接到第2表面的第3表面。第2保护膜(7)的端部位于比第3表面更靠内侧的位置上。

Description

半导体装置及倒装芯片安装件
技术领域
本发明涉及具有在芯片区域的周围形成的密封环的半导体装置。
背景技术
一般，在制造半导体装置时，在设于晶片状态的半导体基板上的多个芯片区域中分别集成所需的电路。多个芯片区域彼此之间由被设置成格子状的划线区域(scribe line)分隔开。沿着这种划线区域切割晶片，分离成单个的芯片。
但是，在切割晶片来分割成单个的芯片时，划线周边的芯片区域受到机械冲击，有时会影响分离后的芯片(即半导体装置)。具体而言，在半导体装置的切割截面产生裂痕、缺口等而影响半导体装置的电路形成区域。此外，半导体装置的电路形成区域有时也会被外界环境中所包含的水分、离子等影响。
为了在这些影响中保护半导体装置的电路形成区域，有时会在切割位置处的内侧、即芯片(die)的边缘部附近设置被称为密封环的保护结构。此外，作为保护半导体装置的表面的单元，有时也在该表面设置保护膜。
作为这种结构的一例，列举专利文献1。以下，说明其记载的内容。
图11表示专利文献1的半导体装置100的示意结构。半导体装置100采用半导体基板101而构成。在半导体基板101上层叠多个层(在此是3层)的层间绝缘膜111a、111b及111c(以后，有时将这些膜统称为层间绝缘膜111)。此外，设置形成有布线、电路等的电路形成区域102、和进行切割的切割区域103，其间，在层间绝缘膜111中设置密封环104。
密封环104对因从通过切割而露出的层间绝缘膜111的切断面入侵的水分及因应力而产生的裂痕伸张起到障壁的作用。此外，密封环104包括连续层叠的多个密封层(省略单个图示)，构成最上部的密封层105例如由铝形成。
在层间绝缘膜111上，形成第1保护膜106，以便连密封层105也覆盖，该第1保护膜106由通过等离子体氮化形成的氮化硅膜构成。进一步，在第1保护膜106上形成由聚酰亚胺膜构成的第2保护膜107。在此，第1保护膜106及第2保护膜107覆盖电路形成区域102上、密封环104上及切割区域103上。
【在先技术文献】
【专利文献】
【专利文献1】日本特开2010-206226号公报
发明内容
-发明想要解决的课题-
但是，在以上说明的结构中，有时会产生聚酰亚胺膜即第2保护膜107的形状的精度降低、甚至由此引起的剥离等。
鉴于此，本发明的目的在于在具有密封环及保护膜的半导体装置中，可得到确保保护膜的形状的精度、耐剥离性且可靠性高的半导体装置。
-用于解决课题的技术方案-
为了达到所述目的，本申请的发明人研讨了产生聚酰亚胺膜即第2保护膜的形状精度降低、剥离等不良情况的原因。其结果，得到了如下的见解：在第2保护膜的端部位于密封环上或其外侧的情况下，形成第2保护膜时的形状偏差(端部位置偏差等)、衬底形状等是产生所述不良情况的原因。并且，为了抑制这种不良情况，构思了如下情况：规定第2保护膜的端部相对于密封环的位置关系等、密封环与其附近的结构。
基于以上情况，本发明的半导体装置具备：基板，其具有电路形成区域；层间绝缘膜，其形成在基板上；第1密封环，其形成在层间绝缘膜中，且包围电路形成区域；第1保护膜，其形成在层间绝缘膜上的包括所述电路形成区域及第1密封环上方在内的区域中；和第2保护膜，其形成在第1保护膜上且比第1密封环更靠内侧，第1保护膜具有与第2保护膜接触的第1表面、位于第1密封环的正上方的第2表面、和从第1表面向第2表面延伸的第3表面，第2保护膜的端部位于比第3表面更靠内侧的位置上。
根据这种半导体装置，对于第2保护膜而言，能够抑制密封环存在的影响，从而提高形状精度、耐剥离性。
另外，也可以在第1保护膜的第1密封环的正上方具有第1开口部。
此外，也可以在第1保护膜的第1密封环的外侧具有第2开口部。
由此，在切割时等能够阻断冲击、应力等将第1保护膜作为路径而从密封环的外侧向电路形成区域内传播。由此，能够进一步可靠地抑制半导体装置的可靠性、耐湿性等的降低。
此外，在层间绝缘膜中，具有包围第1密封环的至少1个第2密封环。
由此，多个密封环以双重以上的方式包围电路形成区域，使在从层间绝缘膜的切断面入侵的水分、应力引起的裂痕的伸展等中保护电路形成区域的效果更加显著。在此，第1密封环位于最内侧(电路形成区域侧)，第2保护膜的端部处于比位于第1密封环上方的第3表面更靠内侧的位置上，可确保提高第2保护膜的形状的精度、耐剥离性的效果。
此外，第2开口部也可以配置在第1密封环与第2密封环之间。
此外，第2开口部形成为贯通第1保护膜。
由此，进一步巩固阻断冲击、应力等的传播路径的效果。
此外，第2开口部也可以形成为避免到达第1保护膜正下方的层间绝缘膜内。
由此，即使在层间绝缘膜中形成了电路、布线等，也可以避免这些电路、布线露出。有时在密封环的外侧也会设置例如检查用的布线等，因此期望避免该布线露出。此外，还能够避免构成密封环的密封层自身的露出。
此外，第2开口部也可以配置成包围第1密封环。
此外，第2开口部也可以配置成连续包围第1密封环。
由此，进一步巩固阻断冲击、应力等的传播路径的效果。
此外，也可以在第1保护膜的所述第1密封环的正上方具有第1开口部，在第1保护膜的所述第1密封环的外侧具有第2开口部，第2开口部比第1开口部深。
此外，也可以在第1保护膜的第2密封环的外侧具有第3开口部。
由此，进一步巩固阻断冲击、应力等的传播路径的效果。
此外，第3开口部比第2开口部深。
此外，第2开口部比第3开口部深。
第2密封环也可以是位于最外侧的密封环。
此外，也可以在第1保护膜的所有密封环的正上方配置开口部。
此外，第1密封环也可以包括被层叠的多个密封层、和在最上层的密封层上连接形成的间隙层。
由此，能够抑制间隙层下方的密封层被氧化、腐蚀而劣化由密封环保护半导体装置的效果的情形。若间隙层由耐氧化性比其正下方的密封层还要出色的材料构成，则能够更显著地发挥该效果。
例如，密封层可以由铜(Cu)构成，间隙层由铝(Al)构成。
此外，间隙层的宽度可以大于最上层的密封层的宽度。
由此，能够通过间隙层覆盖最上层的密封层，因此能够使由间隙层保护密封环的效果更加显著。
此外，第2保护膜的端部也可以位于第3表面与电路形成区域之间。
由此，提高第2保护膜保护电路形成区域的同时，能够提高第2保护膜的形状的精度、耐剥离性。
此外，第2保护膜的端部所处的部分的第1保护膜的上表面可以实质上平坦。
由此，更可靠地提高第2保护膜的形状的精度、耐剥离性。
此外，也可以在第1密封环与电路形成区域之间具备避开了电路及布线的形成的隔离区域，在隔离区域，第1保护膜的上表面实质上平坦，第2保护膜的端部位于隔离区域上。
由此，能够确保密封环与电路形成区域之间的距离，并能够提高在水分、裂痕等中保护电路形成区域的效果。此外，第2保护膜的端部所处的区域变宽，因此即使在形成第2保护膜时存在端部位置的偏差，也能够稳定地形成端部处于所需的区域中的第2保护膜。
此外，层间绝缘膜也可以包括低介电常数膜。
此外，层间绝缘膜也可以包括超低介电常数膜。
也就是说，层间绝缘膜可以是整体由低介电常数膜(low-k膜)或超低介电常数膜(Extremely low-k(ELK)膜)构成、或者由包括低介电常数膜或超低介电常数膜的层叠结构构成。由此，能够实现半导体装置的高速化、低功耗化。
此外，也可以在基板的背面，在电路形成区域下具备排列成格子状的多个凸块(bump)。
由此，在电路形成区域内具备多个凸块，能够实现可进行倒装芯片安装等的半导体装置。
此外，凸块也可以仅配置在电路形成区域下，而在密封环下不配置凸块。
此外，第1保护膜也可以由氮化硅膜构成，第2保护膜由聚酰亚胺膜构成。
作为各个材料的例，可以是这种结构。
此外，第2保护膜的表面也可以位于比第1保护膜的第2表面高的位置上。
接着，本发明的倒装芯片安装件具有本发明的任一半导体装置被倒装芯片安装在安装基板上的结构。
这种倒装芯片安装件可应对安装后的半导体装置的可靠性高且安装方式的高密度化。
-发明效果-
根据本发明的技术，在具备密封环及保护膜的半导体装置中，可提高保护芯片表面的保护膜的形状的精度、耐剥离性等，能够获得可靠性高的半导体装置。
附图说明
图1(a)及(b)是示意性表示本发明的一实施方式的示例性半导体装置的剖视图及俯视图。
图2是示意性表示本发明的一实施方式的示例性半导体装置的变形例的剖视图。
图3是示意性表示本发明的一实施方式的示例性半导体装置的变形例的剖视图。
图4是示意性表示本发明的一实施方式的示例性半导体装置的变形例的剖视图。
图5(a)及(b)是示意性表示本发明的一实施方式的示例性半导体装置的变形例的剖视图及俯视图。
图6是示意性表示本发明的一实施方式的示例性半导体装置的变形例的剖视图。
图7是示意性表示本发明的一实施方式的示例性半导体装置的变形例的剖视图。
图8是示意性表示本发明的一实施方式的示例性半导体装置的变形例的剖视图。
图9是示意性表示在本发明的一实施方式的示例性半导体装置中设置的凸块(bump)的俯视图。
图10是示意性表示本发明的一实施方式的示例性半导体装置利用凸块进行了倒装芯片安装的样子的剖视图。
图11是示意性表示背景技术的半导体装置的剖视图。
具体实施方式
以下，参照附图说明本发明的半导体装置。图1(a)及(b)是示意性表示示例性半导体装置50的图，作为剖视图的图1(a)对应于作为俯视图的图1(b)的Ia-Ia′线。
如图1(a)所示，半导体装置50利用作为硅基板等的半导体基板1而形成。半导体基板1上形成有层间绝缘膜11，该层间绝缘膜11具有层叠了多个层(在图1的例中是3层)的绝缘膜11a、11b及11c的结构。此外，在半导体装置50的中央侧，设有形成布线、电路等的电路形成区域2，按照包围其周围的方式，在外侧设有切割区域3。
在电路形成区域2的层间绝缘膜11中，按照与在半导体基板1上形成的晶体管等元件电连接的方式，形成有布线及接触部(省略图示)。
此外，在电路形成区域2与切割区域3之间按照被嵌入层间绝缘膜11中的方式形成有密封环4。密封环4具有连续层叠了密封层4a、4b、和间隙层5的结构，密封层4a、4b利用在层间绝缘膜11的各层形成的接触部及布线层的形成工序而形成，间隙层5形成在最上部。
密封层4a、4b利用例如铜(Cu)而形成，在密封层与层间绝缘膜11之间形成有例如由TaN构成的屏蔽金属层(省略图示)。由此，避免构成密封层(接触部及布线层)的材料直接与层间绝缘膜11接触。
此外，在密封环4的最上部，在层间绝缘膜11的开口部(更详细而言是绝缘膜11c的开口部)也可以设置间隙层5，作为相对于层间绝缘膜11的上表面呈凸形状(向上方突出的形状)的密封层。间隙层5形成为覆盖所述开口部。
在层间绝缘膜11上按照覆盖包括间隙层5上在内的从电路形成区域2到切割区域3的范围的方式形成第1保护膜6。第1保护膜6例如优选通过等离子体氮化形成的氮化硅膜，膜厚可以是0.6μm左右。但是，材料、膜厚都不限于此。
此外，间隙层5的上表面具有沿着绝缘膜11c的开口部而凹下去的形状，在其上方，第1保护膜6的上表面呈凹状，从而形成开口部31。
另外，在第1保护膜6上形成有第2保护膜7。对于第2保护膜7的材料及膜厚而言，优选例如由聚酰亚胺形成，且将膜厚设为5μm左右。但是并不限于此。
在此，本申请的发明人发现，当第2保护膜7形成为在密封环4上方或比密封环4更靠外侧(切割区域3)的部分具有端部时，会产生第2保护膜7的形状的精度降低、甚至由此引起的剥离等。其原因在于第2保护膜7的形状偏差(端部位置偏差等)、衬底形状等的影响。
作为具体例，假设密封环4(间隙层5)的宽度为4μm，覆盖密封环4之上的第1保护膜6的突出部8的宽度为10μm。此外，设计成第2保护膜7的端部位于第1保护膜6的突出部8上。此时，若假设第2保护膜7的端部的位置偏差在±5μm以上，则第2保护膜7的端部的截面形状随着部位而具有较大的差异。结果，有可能产生第2保护膜7的形状的精度降低、甚至由此引起的剥离等。
此外，第2保护膜7的端部位于(从电路形成区域2侧看时)密封环4的外侧的结构也是不希望的。这是因为，密封环4和追随其上部形状的第1保护膜6的突出程度(凸起的程度)依赖于表面形态，有时不能形成均匀膜厚的第2保护膜7。
根据以上可知，第2保护膜7的端部位于从电路形成区域2看时比密封环4更靠内侧的位置上，没有到达第1保护膜6的突出部8。这也可以解释成如下情形。也就是说，第1保护膜6的表面之中，将比密封环4更靠内侧且大致被第2保护膜7覆盖的平坦面设为第1表面6a、将密封环4上方的面设为第2表面6b、将从第1表面连接到第2表面的面设为第3表面6c。此时，第2保护膜7的端部从电路形成区域侧看时位于比第3表面6c更靠内侧的位置上。此时，若将第2保护膜7的端部位置偏差设为±5μm，则第2保护膜7的端部会位于从突出部8(第3表面6c)向内侧靠近5μm以上的位置上。
根据以上可知，能够避免第2保护膜7的端部到达突出部8。
由此，第2保护膜7形成在位于电路形成区域2侧的平坦的部分的第1保护膜6上，能够抑制形状的精度降低、剥离等。
另外，间隙层5由例如铝(A1)形成。这样，由于铝的耐氧化性优于铜，因此成为密封环4的最上层即间隙层5的耐氧化性比其正下方的密封层4b的耐氧化性更出色的结构。其结果，能够抑制密封环4被氧化、腐蚀，且能够抑制保护半导体装置50的效果劣化。
但是，间隙层5、其下方的密封层4b等的材料并不限于所述的铝及铜。此外，构成层间绝缘膜11的各绝缘膜11a、11b及11c没有特别的限定，例如，也可以是通过CVD(Chemical Vapor Deposition)法利用TEOS(tetra ethyl orthosilicate)形成的氧化硅膜(TEOS氧化膜)。
(变形例)
接着，说明本发明的实施方式的变形例。图2是表示变形例的半导体装置50a的示意性剖面的图。
关于图2所示的半导体装置50a，对于与图1(a)及(b)的半导体装置50相同的构成要素赋予与图1(a)相同的符号，以下详细说明差异点。
如果是图1(a)的半导体装置50，则在由Cu构成的密封层4b上，按照嵌入设置在绝缘膜11c中的开口部中且与密封层4b上相接的方式，设置由Al构成的间隙层5。间隙层5比绝缘膜11c的上表面更突出。
相对于此，若是半导体装置50a，则绝缘膜11c的开口部被通过电镀法等形成的由Cu构成的密封层9嵌入，该密封层9与密封层4b的上表面相接。另外，按照覆盖密封层9的方式，在绝缘膜11c上形成由Al构成的间隙层5。间隙层5具有比密封层9还宽的宽度，因此完全覆盖密封层9的上表面。
这种构成在间隙层5的耐氧化性比其正下方的密封层9还出色的情况下等特别有效。
在半导体装置50a中，对于第2保护膜7而言，从电路形成区域2看时位于比密封环4更靠内侧的位置上，不会到达第1保护膜6的突出部8。由此，能够抑制第2保护膜7的形状的精度降低、剥离等，从而能够得到可靠性高的半导体装置。
接着，图3是表示其他变形例的半导体装置50b的示意性剖面的图。关于半导体装置50b，对与图1(a)及(b)的半导体装置50相同的构成要素使用与图1(a)相同的符号，以下详细说明差异点。
半导体装置50b除了与半导体装置50a相同的密封环4外，还在其外侧(从电路形成区域2看时是外侧)具备其他的密封环14。以下，将半导体装置50b的密封环4称为第1密封环4，将密封环14称为第2密封环14。第2密封环14与第1密封环4相同，具有嵌入到层间绝缘膜11中的密封层14a及14b、和与密封层14b上面相连接而形成的间隙层15。
另外，在第2密封环14上方，在第1保护膜6中也形成有开口部31。并且，在第1密封环4与第2密封环14之间也形成有开口部32。在此，位于密封环之间的开口部32比位于密封环上方的开口部31深。
由此，由多列密封环双重包围电路形成区域2，从而能够在从层间绝缘膜11的切断面入侵的水分、因应力产生的裂痕的伸展等之中进一步可靠地保护电路形成区域2。在此，例示了双重包围的例，但是通过设置多个第2密封环14，也可以三重或三重以上包围电路形成区域2，进一步进行可靠的保护。
如以上所述，在通过多个密封环包围电路形成区域2的情况下，第2保护膜7的端部位于比追随最内侧的密封环(第1密封环4)上的形状的第1保护膜6的突出部8更靠内侧的位置上。由此，抑制第2保护膜7的形状的精度降低、剥离等，从而能够得到可靠性高的半导体装置。
另外，在设置多列密封环的情况下，也希望第2保护膜7的端部所处的区域的衬底表面(第1保护膜6的表面)平坦。
此外，在半导体装置50b中，作为构成层间绝缘膜11的绝缘膜11d，使用低介电常数膜(low-k膜)或介电常数比低介电常数膜还低的超低介电常数膜(Extremely low-k(ELK)膜)。
由于低介电常数膜(超低介电常数)在一般情况下膜密度较低，因此吸湿性、透湿性较高。因此，在使用低介电常数膜的情况下，特别需要抑制水分的入侵来抑制相对介电常数的增加、布线的可靠性降低等。同样，由于低介电常数膜(超低介电常数)的机械性能较脆弱，因此还需要抑制因应力引起的裂痕的伸展。因此，如半导体装置50b那样，设置多列密封环来更可靠地保护电路形成区域2的构成是有效的。
另外，所谓低介电常数膜是介电常数比氧化硅膜(相对介电常数为3.5～4.0左右)低的膜，是相对介电常数为2.7～3.0左右的膜(例如是SiOF膜，但并不限于此)。此外，超低介电常数是介电常数更低的膜，是相对介电常数为2.7左右以下的膜(例如是SiCOH膜，但并不限于此)。
另外，如图4所示，也可以在最内侧的密封环(第1密封环4)与电路形成区域2之间设置未设有电路、布线等的隔离区域21，并且第2保护膜7的端部位于该隔离区域21内的上表面平坦的第1保护膜6上。若是这种结构，则第1密封环4和电路形成区域2被隔离，因此在从层间绝缘膜11的切断面入侵的水分、因应力产生的裂痕的伸展等之中能够进一步可靠地保护电路形成区域2。并且，能够确保第2保护膜7的端部所处的平坦的区域较宽，在通过产生端部位置偏差的方法形成第2保护膜7的情况下也能够稳定地形成第2保护膜7。另外，在图4中，示出了设置多个列的密封环的情况，但是在密封环为单个的情况下，当然也能够设置隔离区域21。
接着，图5(a)及(b)表示另一变形例的半导体装置50c的示意性剖视图及俯视图。图5(a)对应于图5(b)的Va-Va′线。
关于半导体装置50c，对与图1(a)及(b)的半导体装置50相同的构成要素使用与图1(a)及(b)相同的符号，以下详细说明差异点。
根据半导体装置50c，在密封环4的外侧(从电路形成区域2侧看时的外侧)，在第1保护膜6中设置开口部13。由此，能够阻断切割晶片时从外侧向电路形成区域2内的冲击、应力等的传播路径。也就是说，在不存在开口部13的情况下，第1保护膜6成为传播路径，冲击、应力等被传递至电路形成区域2，但是通过设置开口部13而能够阻断这种传递。特别是，使开口部13贯通第1保护膜6，冲击、应力等更不易被传递，因此可提高保护电路形成区域2的效果。另外，与开口部13相同，对于开口部31、32也能够期待缓和应力的效果。
但是，期望开口部13不到达第1保护膜6正下方的层间绝缘膜11内部。也就是说，假设形成为开口部13除去了层间绝缘膜11的上部的一部分，则存在使设置在层间绝缘膜11内的布线等露出的危险，因此期望避免这种情况。
在此，认为也可以在密封环的外侧设置例如检查用的布线等，因此期望避免该露出。此外，若开口部13到达层间绝缘膜11内部，则由于开口部13的宽度等，认为也会使构成密封环的密封层自身露出。也期望避免这种情况。
此外，优选开口部13在俯视半导体装置50c时是闭环形状(闭合成一圈的框状)。在图5(b)中，例示了绕密封环4的外侧(第1保护膜6的突出部8的外侧)一圈的封闭的四角形。由此，对于来自任何方向的冲击、应力等，都能够阻断传递至电路形成区域2内的路径，进一步巩固保护效果。
在具备多个密封环的情况下也可以设置开口部13。例如，在图6的构成中，与图3的例子相同，具备第1密封环4及第2密封环14，在第2密封环14的外侧设有开口部13。此外，在图7的构成中，在最内侧的密封环4的外侧设有开口部13。另外，在图8的构成中，在第1密封环4与第2密封环14之间、以及第2密封环14的外侧分别设有开口部13。
以上，在图5(a)及(b)、图6、图7、图8例示的各种变形结构中，都是第2保护膜7的端部位于密封环4的内侧(设有多个密封环的情况下，是最内侧的第1密封环4的内侧)，不会到达追随密封环4上部的形状、即第1保护膜6的突出部8。由此，抑制第2保护膜7的形状的精度降低、剥离等，从而能够得到可靠性高的半导体装置。
特别是，在密封环为1个且具备开口部13(图5(a)及(b)的例)、以及在最内侧的密封环的外侧具备开口部13的情况下(图7及图8的例)，假设是第2保护膜7的端部位于(第1)密封环4的外侧的设计，则更容易产生第2保护膜7的形状的精度降低及由此引起的剥离等。也就是说，各部的尺寸随着位置偏差等而产生第2保护膜7的端部位于开口部13上的可能性，容易产生端部形状的异常。因此，在这种情况下，能够更显著地发挥使第2保护膜7的端部位于比(第1)密封环4更靠内侧的效果。
在具有以上图示并例示的密封环及保护膜的结构的半导体装置的电路形成区域2中，例如图9所示，能够将多个(在本例中是16个)凸块24排列成格子状(矩阵状)。通过排列这种凸块24，能够在有限的电路形成区域2内设置多个凸块24。凸块24例如由Sn-Ag系无铅焊料构成。但是，并不限于此，可以使Sn-Cu系、Sn-Cu-Ni系等焊料，也可以是其他材料。
凸块24的配置间隔例如是160μm。由此，在配置了凸块24的情况下，如图10例示的那样，对有机基板25等进行倒装芯片安装，能够实现半导体装置的高密度安装。另外，在图10中，表示了半导体装置50等中形成有保护膜的一侧为下方的情况，省略了半导体基板1的图示。
如图10所示，在形成于半导体装置中的凸块24的下部形成有电极焊盘27。电极焊盘27例如由铝构成，设置在层间绝缘膜11上的第1保护膜6及第2保护膜7被开口的部分。虽然省略了图示，但是在层间绝缘膜11内设有与电极焊盘27连接的布线等。
另外，在凸块24与电极焊盘27之间，期望具备衬底势垒金属28(underbarrier metal，UBM)。一般，衬底势垒金属28形成为辅助在电极焊盘27与形成在电极焊盘27上的凸块24之间的接合强度的金属层。作为其材料，例如可列举镍(Ni)，但是并不限于此。
在倒装芯片安装后的半导体装置与有机基板25之间，填充底层填料26。底层填料26具有防止来自外部的湿气、灰尘等的同时缓和有机基板25的弯曲等引起的应力并确保连接可靠性的功能。作为材料，例如是热固化型液状密封件，更具体而言，也可以由环氧树脂、固化剂、填料等构成。
-工业可用性-
本发明的技术在具有密封环及保护膜的半导体装置中，可确保保护膜的形状的精度、耐剥离性来提高可靠性，因此在隔着底层填料而在基板上对芯片进行倒装芯片安装的倒装芯片安装件等中也有用。
-符号说明-
1                     半导体基板
2                     电路形成区域
3                     切割区域
4                     (第1)密封环
4a、4b                密封层
5                     间隙层
6                     第1保护膜
7                     第2保护膜
8                     突出部
9                     密封层
11                    层间绝缘膜
11a、11b、11c、11d    绝缘膜
13                    开口部
14                    (第2)密封环
14a、14b              密封层
15                    间隙层
21                    隔离区域
24                    凸块
25                    有机基板
26                    底层填料
27                    电极焊盘
28                    衬底势垒金属
31、32                开口部
50、50a、50b、50c     半导体装置

Claims (28)

1.一种半导体装置，具备：
基板，其具有电路形成区域；
层间绝缘膜，其形成在所述基板上；
第1密封环，其形成在所述层间绝缘膜中，且包围所述电路形成区域；
第1保护膜，其形成在所述层间绝缘膜上的包括所述电路形成区域及所述第1密封环上方在内的区域中；和
第2保护膜，其形成在所述第1保护膜上且比所述第1密封环更靠内侧，
所述第1保护膜具有与所述第2保护膜接触的第1表面、位于所述第1密封环的正上方的第2表面、和从所述第1表面连接到所述第2表面的第3表面，
所述第2保护膜的端部位于比所述第3表面更靠内侧的位置上。
2.根据权利要求1所述的半导体装置，其中，
在所述第1保护膜的所述第1密封环的正上方具有第1开口部。
3.根据权利要求2所述的半导体装置，其中，
在所述第1保护膜的所述第1密封环的外侧具有第2开口部。
4.根据权利要求3所述的半导体装置，其中，
在所述层间绝缘膜中，具有包围所述第1密封环的至少1个第2密封环。
5.根据权利要求4所述的半导体装置，其中，
所述第2开口部配置在所述第1密封环与所述第2密封环之间。
6.根据权利要求3所述的半导体装置，其中，
所述第2开口部形成为贯通所述第1保护膜。
7.根据权利要求4所述的半导体装置，其中，
所述第2开口部形成为避免到达所述第1保护膜正下方的所述层间绝缘膜内。
8.根据权利要求4所述的半导体装置，其中，
所述第2开口部配置成包围所述第1密封环。
9.根据权利要求8所述的半导体装置，其中，
所述第2开口部配置成连续包围所述第1密封环。
10.根据权利要求1所述的半导体装置，其中，
在所述第1保护膜的所述第1密封环的正上方具有第1开口部，
在所述第1保护膜的所述第1密封环的外侧具有第2开口部，
所述第2开口部比所述第1开口部深。
11.根据权利要求4所述的半导体装置，其中，
在所述第1保护膜的所述第2密封环的外侧具有第3开口部。
12.根据权利要求11所述的半导体装置，其中，
所述第3开口部比所述第2开口部深。
13.根据权利要求11所述的半导体装置，其中，
所述第2开口部比所述第3开口部深。
14.根据权利要求4所述的半导体装置，其中，
所述第2密封环是位于最外侧的密封环。
15.根据权利要求4所述的半导体装置，其中，
开口部配置在所述第1保护膜的所有密封环的正上方。
16.根据权利要求1所述的半导体装置，其中，
所述第1密封环包括被层叠的多个密封层、和在最上层的所述密封层上连接形成的间隙层。
17.根据权利要求16所述的半导体装置，其中，
所述间隙层的宽度比所述最上层的密封层的宽度大。
18.根据权利要求16或17所述的半导体装置，其中，
所述密封层由铜构成，
所述间隙层由铝构成。
19.根据权利要求1所述的半导体装置，其中，
所述第2保护膜的端部位于所述第3表面与所述电路形成区域之间。
20.根据权利要求1所述的半导体装置，其中，
所述第2保护膜的端部所处的部分的所述第1保护膜的上表面实质上是平坦的。
21.根据权利要求1所述的半导体装置，其中，
在所述第1密封环与所述电路形成区域之间具有避开了电路及布线的形成的隔离区域，
在所述隔离区域，所述第1保护膜的上表面实质上平坦，
所述第2保护膜的端部位于所述隔离区域上。
22.根据权利要求1所述的半导体装置，其中，
所述层间绝缘膜包括低介电常数膜。
23.根据权利要求1所述的半导体装置，其中，
所述层间绝缘膜包括超低介电常数膜。
24.根据权利要求1所述的半导体装置，其中，
在所述基板的背面，在所述电路形成区域下具备排列成格子状的多个凸块。
25.根据权利要求24所述的半导体装置，其中，
所述凸块仅配置在所述电路形成区域下，在所述密封环之下没有配置所述凸块。
26.根据权利要求1所述的半导体装置，其中，
所述第1保护膜由氮化硅膜构成，
所述第2保护膜由聚酰亚胺膜构成。
27.根据权利要求1所述的半导体装置，其中，
所述第2保护膜的表面位于比所述第1保护膜的第2表面还高的位置上。
28.一种倒装芯片安装件，其在安装基板上对权利要求1的半导体装置进行倒装芯片安装。
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