CN113035835A - 半导体结构及半导体结构制作方法 - Google Patents

Abstract

本发明实施例属于半导体制作技术领域，涉及一种半导体结构及半导体结构制作方法。该半导体结构的基底上设置有芯片结构和密封结构，密封结构包括金属墙体和位于金属墙体顶部的阻挡墙体，金属墙体和阻挡墙体均环绕芯片结构设置。在晶圆切割的过程中，阻挡墙体可以阻止切割产生的裂纹在金属墙体背离基底一侧的层间介质层内向芯片结构延伸，进而避免芯片结构失效。

Description

半导体结构及半导体结构制作方法

技术领域

本发明实施例涉及半导体制造技术领域，尤其涉及一种半导体结构及半导体结构制作方法。

背景技术

制作在晶圆上的芯片需要切割封装后才能运用在电子设备中，在晶圆的切割过程中容易产生裂纹，并且裂纹容易向芯片内部延伸，容易造成芯片失效。

发明内容

本发明实施例提供一种半导体结构及半导体结构制作方法，以解决在晶圆的切割程中产生的裂纹向芯片结构延伸，容易造成芯片结构失效的技术问题。

本发明实施例提供了一种半导体结构包括：基底以及位于所述基底上的芯片结构和密封结构；所述密封结构包括金属墙体和位于所述金属墙体顶部的阻挡墙体；其中，所述金属墙体和所述阻挡墙体均环绕所述芯片结构设置。

可选的，多个所述阻挡墙体环绕所述芯片结构间隔的设置。

可选的，所述多个阻挡墙体均位于所述金属墙体的顶部。

可选的，还包括：密封层，位于所述密封结构背离所述基底的一侧。

可选的，所述阻挡墙体与所述密封层为一体结构。

可选的，所述阻挡墙体的材质为绝缘材料。

可选的，所述阻挡墙体覆盖所述金属墙体的部分顶面。

可选的，所述金属墙体包括沿垂直于所述基底方向依次层叠设置的多个子墙体，相邻所述子墙体在所述基底上的投影至少部分重合。

可选的，每一所述子墙体与所述芯片结构中的金属层同层设置。

可选的，位于所述密封结构之间的切割道，所述阻挡墙体上方的密封层顶表面高于所述切割道上方的密封层顶表面。

本发明实施例还提供一种半导体结构制作方法，包括：

提供基底；

在所述基底上形成芯片结构和密封结构，

所述密封结构包括金属墙体和位于所述金属墙体顶部的阻挡墙体；

其中，所述金属墙体和所述阻挡墙体均环绕所述芯片结构设置。

可选的，所述在所述基底上形成芯片结构和密封结构的步骤，包括：

在所述基底上依次形成若干子层间介质层、顶层介质层以及顶层金属层，其中，若干子墙体分别位于所述子层间介质层和顶层介质层中；

去除部分所述顶层金属层以形成与所述子墙体接合的金属块；

在所述金属块上形成覆盖层；

在所述覆盖层上形成具有开口的光刻胶层，所述开口位于所述子墙体上方；

以所述光刻胶层为掩膜蚀刻所述覆盖层，以形成暴露所述子墙体上方的所述金属块的阻挡槽；

在所述阻挡槽中填充阻挡材料形成所述阻挡墙体。

可选的，还包括：所述覆盖层上还形成有密封材料，部分所述密封材料填充在所述阻挡槽内，以形成所述阻挡墙体，部分所述密封材料覆盖在所述覆盖层上以形成密封层。

可选的，还包括：位于所述密封结构之间的切割道，所述阻挡墙体上方的密封层顶表面高于所述切割道上方的密封层顶表面。

可选的，所述覆盖层和所述顶层介质层的材质相同。

本实施例提供的半导体结构及半导体结构制作方法，基底上设置有芯片结构和密封结构，密封结构包括金属墙体和位于金属墙体顶部的阻挡墙体，金属墙体和阻挡墙体均环绕芯片结构设置。在晶圆切割的过程中，阻挡墙体可以阻止裂纹向芯片结构延伸，进而避免芯片结构失效。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的半导体结构的俯视图；

图2为本发明实施例提供的半导体结构的剖视图一；

图3为本发明实施例提供的半导体结构的剖视图二；

图4为本发明实施例提供的半导体结构制作方法的流程图；

图5为本发明实施例提供的半导体结构制作方法中形成顶层金属层后的结构示意图；

图6为本发明实施例提供的半导体结构制作方法中形成金属块后的结构示意图；

图7为本发明实施例提供的半导体结构制作方法中形成覆盖层后的结构示意图；

图8为本发明实施例提供的半导体结构制作方法中形成光刻胶层后的结构示意图；

图9为本发明实施例提供的半导体结构制作方法中形成阻挡槽后的结构示意图；

图10为本发明实施例提供的半导体结构制作方法中形成阻挡墙体后的结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种半导体结构，通过在金属墙体的顶端设置阻挡墙体；在晶圆切割产生裂纹时，阻挡墙体可以阻止裂纹在金属墙体顶部的层间介质层上向芯片结构延伸，以避免芯片结构的失效。

请参照图1，本实施例提供半导体结构包括基底11以及位于基底11上的芯片结构10和密封结构20，示例性的，基底11可以包括硅晶圆、锗晶圆、氮化镓晶圆、锗化镓晶圆或SOI晶圆等。芯片结构10设置在基底上，本实施例对芯片结构10不作限制，不同的芯片种类对应的芯片结构10可以不同，例如，逻辑芯片的芯片结构10可以包括前段的器件结构和后段的金属互连结构；动态随机存储器芯片的芯片结构10可以包括前段的器件结构、中段的电容结构以及后段的金属互连结构。示例的，器件结构包括平面晶体管、埋入式栅极晶体管、鳍式晶体管或环栅式晶体管等。密封结构20环绕设置在芯片结构10外围，密封结构20之间为切割道21。

请参照图1和图2，其中，图2为相邻的密封结构20之间的剖视图。本实施例中，密封结构20包括金属墙体40和位于金属墙体40顶部的阻挡墙体501，金属墙体40和阻挡墙体501环绕芯片结构10设置。进一步地，半导体结构还包括层间介质层和刻蚀停止层，金属墙体40和阻挡墙体501位于层间介质层和刻蚀停止层内，层间介质层、刻蚀停止层以及金属墙体40可以阻止外界的空气、水蒸气等与芯片结构10接触，对实现芯片结构10进行保护。

层间介质层和刻蚀停止层可以由绝缘材料构成，示例性的，层间介质层的材质可以为氧化硅。当然，本实施例对此不作限制，本实施例中层间介质层还可以为氮氧化硅、氮化硅等的材质。金属墙体40的材质可以包括铜、钨、铝等，本实施例对金属墙体40不作限制。刻蚀停止层的材料可以为氮氧化硅、碳氮化硅等材料，需要注意的是层间介质层和刻蚀停止层的材质不同。

在一些实施例中，金属墙体40可以包括沿垂直于基底方向依次层叠设置的多个子墙体，相邻子墙体层在基底上的投影至少部分重合。值得说明的是，各子墙体均由金属材质构成，各子墙体的材质可以相同也可以不同，本实施例对此不限制。如此设置，金属墙体40由多个子墙体堆叠形成，可以降低金属墙体40的制作难度；另外，相邻子墙体在基底上的投影至少部分重合，使得相邻子墙体之间至少部分接合，可以提高密封效果。

相应的，层间介质层包括沿垂直于基底方向依次层叠设置的多个子层间介质层，每一子层间介质层至少与一个子墙体同层设置；制作时，可以先形成一子层间介质层，之后在子层间介质层上形成槽口，在槽口内形成子墙体；如此往复，以形成密封结构20；当然，也可以先形成金属层，去除部分金属层以形成子墙体，之后形成与该子墙体同层设置的子层间介质层；如此往复，也可形成密封结构20。进一步的，子层间介质层之间还设置有刻蚀停止层。

进一步地，每一子墙体与芯片结构10中的一个金属层同层设置。如此，芯片结构10中的金属层与子墙体可以同时形成，简化了半导体结构的制作步骤，进而降低了半导体结构的制作难度。

在每一子墙体与芯片结构10中的一个金属层同层设置的实现方式中，构成层间介质层的各子层间介质层的材质可以相同、部分相同或者完全不同，构成金属墙体40的各子墙体的材质也可以相同、部分相同或者完全不同。

以图2所示为例，在一些可实现的方式中，金属墙体40可以包括沿远离基底(图中未示出)方向依次层叠设置的6个子墙体，分别为第一子墙体4011、第二子墙体4012、第三子墙体4013、第四子墙体4014、第五子墙体4015以及第六子墙体4016；其中，第一子墙体4011和第五子墙体4015可以由钨构成，第二子墙体4012、第三子墙体4013、第四子墙体4014可以由铜构成，第六子墙体4016可以由铝构成。进一步地，在第一子墙体4011和第五子墙体4015垂直于基底的侧面以及靠近基底的侧面上均设置阻挡层4017，相同的，在第六子墙体4016与基底平行的两个侧面上也均设置阻挡层4017；示例性的，阻挡层4017的材质可以包括钛或者氮化钛。层间介质层可以包括第一子层间介质层601、第二子层间介质层602和第三子层间介质层603，刻蚀停止层可以包括第一子刻蚀停止层701和第二子刻蚀停止层702。其中，第一子刻蚀停止层701位于第一子层间介质层601和第二子层间介质层602之间，第二子刻蚀停止层702位于第二子层间介质层602和第三子层间介质层603之间。

本实施例中，金属墙体40设置在层间介质层内，也就是说层间介质层包裹在金属墙体40与基底垂直的侧壁的同时，至少部分层间介质层还覆盖在金属墙体40背离基底的顶部上。

阻挡墙体501设置在金属墙体40的顶部。具体的，阻挡墙体501位于金属墙体40背离基底的一侧，并且阻挡墙体501正对金属墙的顶部设置。如图2和图3所示，当切割晶圆在切割道21上形成切缝30时，阻挡墙体501可以阻止金属墙体40背离基底一侧的层间介质层内的裂纹向芯片结构10延伸，进而避免失效。

进一步地，阻挡墙体501背离基底的底端与至少部分金属墙体40的顶端接触，以避免阻挡墙体501和金属墙体40之间具有缝隙，裂纹沿该缝隙向芯片结构10延伸。

在一些实施例中，阻挡墙体501可以位于层间介质层内，也就说，阻挡墙沿垂直于基底方向的厚度小于金属墙体40顶端的层间介质层厚度。

在其他实施例中，阻挡墙体501沿垂直于基底方向的厚度等于金属墙体40顶端的层间介质层厚度；制作时，可以在层间介质层背离基底的侧面上形成阻挡槽，阻挡槽向阻挡墙体501的顶端延伸，并且阻挡槽的槽底与金属墙体40顶端接触，阻挡墙体501填充在阻挡槽内。如此设置，可以进一步避免在形成切缝30时，裂纹沿金属墙体40背离基底一侧的层间介质层向芯片结构10延伸。

在上述实现方式中，阻挡墙体501设置在金属墙体40的顶端，示例性的，阻挡墙体501覆盖金属墙体40的至少部分顶面，进而避免裂纹沿阻挡墙体501和金属墙体40之间向芯片结构10延伸，进而提高对芯片结构10的密封效果。

以图2所示结构为例，金属墙体40的第六子墙体4016位于金属墙体40的顶端，阻挡墙体501在基底上的投影位于第六子墙体4016在基底上的投影内部，使得阻挡墙体501覆盖部分第六子墙体4016。

请参照图1和图3，本实施例中，制作时可以在基底上(例如硅晶圆上)制作多个芯片结构10，每一半导体结构的外围均形成密封结构20；之后对硅晶圆进行切割，以在相邻的密封结构20之间形成切缝30，进而得到多个芯片。

本实施例提供的半导体结构，基底上设置有芯片结构10和密封结构20，密封结构20包括金属墙体40和位于金属墙体40顶部的阻挡墙体501，金属墙体40和阻挡墙体501均环绕芯片结构10设置。在晶圆切割形成切缝30的过程中，阻挡墙体501可以阻止裂纹在金属墙体40背离基底一侧的层间介质层内向芯片结构10延伸，进而避免芯片结构10失效。

在一些实施例中，阻挡墙体501可以为多个，多个阻挡墙体501环绕芯片结构10间隔的设置；并且多个阻挡墙体501均位于金属墙体40的顶部。如此设置，多个阻挡墙体501可以提供多重保护，进一步提高保护效果。

在一些实施例中，多个阻挡墙体501均位于同一金属墙体40的顶部，例如，多个阻挡墙体501间隔的设置在同一第六子墙体4016的顶部，在提高保护效果的同时，降低了密封结构的占用面积。

本实施例提供的半导体结构，还包括设置在密封结构20背离基底一侧的密封层50。密封层50覆盖在密封结构20上，可以进一步提高对芯片结构10的保护效果和密封效果。示例性的，密封层50可以位于层间介质层背离基底的一侧。

进一步地，密封层50与阻挡墙体501可以为一体结构；如此设置，可以通过同一制作步骤形成阻挡墙体501和密封层50，简化了半导体结构的制作难度。

进一步的，位于阻挡墙体501上方的密封层50的顶表面高于位于切割道21上方的密封层50的顶表面。具体的，阻挡墙体501与切割道21之间上方的密封层50具有一斜坡。如此设置，可以缓冲在切割道上切割时对密封结构的侧向压力，提高密封结构的稳定性。

阻挡墙体501的材质包括绝缘材质；示例性的，阻挡墙体501的材质可以包括氮化硅、氮氧化硅等。在密封层50与阻挡墙体501为一体结构的实现方式中，密封层50的材质与阻挡墙体501的材质相同。

本发明实施例还提供一种半导体结构制作方法，用于制作上述实施例中的半导体结构，半导体结构的基底上设置有芯片结构和密封结构，密封结构包括金属墙体和位于金属墙体顶部的阻挡墙体，金属墙体和阻挡墙体均环绕芯片结构设置。在晶圆切割的过程中，阻挡墙体可以阻止裂纹在金属墙体背离基底一侧的层间介质层内向芯片结构延伸，进而避免芯片结构失效。

请参照图4，本发明实施例还提供一种半导体结构制作方法，包括：

S101：提供基底。

示例性的，基底可以包括硅晶圆、锗晶圆、氮化镓晶圆、锗化镓晶圆、砷化镓晶圆或SOI晶圆等半导体材质的晶圆。

在形成基底之后，本实施例提供的半导体结构制作方法还包括：

S102：在基底上形成芯片结构和密封结构，密封结构包括金属墙体和位于金属墙体顶部的阻挡墙体；其中，金属墙体和阻挡墙体均环绕芯片结构设置。

具体的，可以在硅晶圆上形成间隔设置的多个芯片结构，每一芯片结构外围均形成有密封结构，相邻芯片结构外围的密封结构之间为切割道。本实施例中，金属墙体顶部设置有阻挡墙体，可以在晶圆切割时即在切割道上形成切缝时，阻止裂纹沿金属墙体背离基底的一侧向芯片结构延伸，进而避免芯片结构的失效。

本实施例对芯片结构不作限制，不同的芯片种类对应的芯片结构10可以不同，例如，逻辑芯片的芯片结构10可以包括前段的器件结构和后段的金属互连结构；动态随机存储器芯片的芯片结构10可以包括前段的器件结构、中段的电容结构以及后段的金属互连结构。示例的，器件结构包括平面晶体管、埋入式栅极晶体管、鳍式晶体管或环栅式晶体管等。

本实施例中，在基底上形成芯片结构和密封结构的步骤，包括：

如图5所示，在基底(图中未示出)上形成若干子层间介质层、若干子墙体以及顶层金属层402。具体的，在基底上依次形成第一子层间介质层601、第二子层间介质层602和顶层介质层6031，其中，第一子墙体4011和第二子墙体4012位于第一子层间介质层601中，第三子墙体4013和第四子墙体4014位于第二子层间介质层602中，第五子墙体4015位于顶层介质层6031中，顶层金属层402位于顶层介质层6031上，顶层金属层402与子墙体接合，具体的，与第五子墙体4015接合。其中，在形成子墙体时即可同时形成芯片结构(图中未示出)，子墙体位于芯片结构的外侧，且环绕芯片结构设置。具体的，可以在相同的沉积、光刻、刻蚀等工艺步骤中同时形成芯片结构和子墙体。

进一步的，还包括形成刻蚀停止层，所述刻蚀停止层可以包括第一子刻蚀停止层701和第二子刻蚀停止层702。其中，第一子刻蚀停止层701位于第一子层间介质层601和第二子层间介质层602之间，第二子刻蚀停止层702位于第二子层间介质层602和顶层介质层6031之间。

如图6所示，在形成顶层金属层402之后，还包括：去除部分顶层金属层402，以形成分别与子墙体和顶层介质层接合的金属块403。示例性的，可以通过光刻、蚀刻等方式去除部分顶层金属层402。具体的，金属块403也可以作为子墙体，并环绕芯片结构设置。

如图7所示，在形成金属块403之后，还包括：在金属块403上形成覆盖层，覆盖层的材质可以与顶层介质层的材质相同以达到更好的结合效果，使得在晶圆切割时，不易发生剥离。覆盖层和顶层介质层的材质均为氧化硅，覆盖层和顶层介质层共同组成第三子层间介质层603，第三子层间介质层603包覆金属块403。如图8所示，在形成覆盖层之后，在所述覆盖层上形成具有开口71的光刻胶层70，开口71位于子墙体上方。

如图9所示，在形成光刻胶层之后，以光刻胶层为掩膜蚀刻部分覆盖层，以形成暴露金属块403的阻挡槽603；如图10所示，在阻挡槽603中填充阻挡材料形成阻挡墙体501。

在上述实现方式中，金属块403可以作为子墙体，金属块403以及其他子墙体构成金属墙体40。

如此设置，通过蚀刻的方式形成阻挡槽603，之后在阻挡槽603内形成阻挡墙体501，提高了阻挡墙体501的位置和尺寸精度；另外，阻挡槽603由覆盖层背离基底的顶面延伸至金属块403，进而暴露对应的金属块403，在形成阻挡墙体501时，阻挡墙体501与金属块403接触，可以避免裂纹沿阻挡墙体501和金属墙体40之间向芯片结构延伸。

示例性的，子墙体和金属块403的材质可以包括铜、钨、铝等，本实施例对金属墙体40不作限制。

子墙体可以为多个，多个子墙体层叠设置，每一子墙体与芯片结构中的一个金属层同层设置，可以简化半导体结构的制作难度。值得说明的是，相邻子墙体在基底上的投影至少部分重叠，以避免相邻子墙体之间形成缝隙。

以图10所示为例，多个子墙体可以包括沿远离基底(图中未示出)方向依次设置的第一子墙体4011、第二子墙体4012、第三子墙体4013、第四子墙体4014以及第五子墙体4015，其中第一子墙体4011和第五子墙体4015可以由钨构成，第二子墙体4012、第三子墙体4013、第四子墙体4014可以由铜构成，金属块403可以由铝构成。进一步地，在第一子墙体4011和第五子墙体4015垂直于基底的侧面以及靠近基底的侧面上均设置阻挡层4017，相同的，在金属块403与基底平行的两个侧面上也均设置阻挡层4017；示例性的，阻挡层4017的材质可以包括钛或者氮化钛。

继续参照图10，本实施例提供的半导体结构制作方法，制作阻挡墙体501的步骤包括：在覆盖层上还形成有密封材料，部分密封材料填充在阻挡槽603内，以形成阻挡墙体501，部分密封材料覆盖在覆盖层上以形成密封层50。

如此设置，密封层50与阻挡墙体501为一体结构，通过同一制作步骤形成阻挡墙体501和密封层50，简化了半导体结构的制作难度，同时增大了密封效果。

示例性的，密封层50可以为氮化硅层。相应的，阻挡墙体501也由氮化硅构成。

进一步的，位于阻挡墙体501上方的密封层50顶表面高于位于切割道21上方的密封层50顶表面。具体的，阻挡墙体501与切割道21之间上方的密封层50具有一斜坡。如此设置，可以缓冲在切割道21上切割时对密封结构的侧向压力，提高密封结构的稳定性。

本实施例提供的半导体结构制作方法制作的半导体结构，基底上设置有芯片结构和密封结构，密封结构包括金属墙体40和位于金属墙体40顶部的阻挡墙体501，金属墙体40和阻挡墙体501均环绕芯片结构10设置。在切割晶圆形成切缝的过程中，阻挡墙体501可以阻止裂纹在金属墙体40背离基底一侧的层间介质层内向芯片结构延伸，进而避免芯片结构失效。

以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (15)

1.一种半导体结构，其特征在于，包括：

基底以及位于所述基底上的芯片结构和密封结构；

所述密封结构包括金属墙体和位于所述金属墙体顶部的阻挡墙体；

其中，所述金属墙体和所述阻挡墙体均环绕所述芯片结构设置。

2.根据权利要求1所述的半导体结构，其特征在于，多个所述阻挡墙体环绕所述芯片结构间隔的设置。

3.根据权利要求2所述的半导体结构，其特征在于，所述多个阻挡墙体均位于所述金属墙体的顶部。

4.根据权利要求1-3任一项所述的半导体结构，其特征在于，还包括：

密封层，位于所述密封结构背离所述基底的一侧。

5.根据权利要求4所述的半导体结构，其特征在于，所述阻挡墙体与所述密封层为一体结构。

6.根据权利要求5所述的半导体结构，其特征在于，所述阻挡墙体的材质为绝缘材料。

7.根据权利要求6所述的半导体结构，其特征在于，所述阻挡墙体覆盖所述金属墙体的部分顶面。

8.根据权利要求1-3任一项所述的半导体结构，其特征在于，所述金属墙体包括沿垂直于所述基底方向依次层叠设置的多个子墙体，相邻所述子墙体在所述基底上的投影至少部分重合。

9.根据权利要求8所述的半导体结构，其特征在于，每一所述子墙体与所述芯片结构中的金属层同层设置。

10.根据权利要求6所述的半导体结构，其特征在于，还包括：

位于所述密封结构之间的切割道，所述阻挡墙体上方的密封层顶表面高于所述切割道上方的密封层顶表面。

11.一种半导体结构制作方法，其特征在于，包括：

提供基底；

在所述基底上形成芯片结构和密封结构，

所述密封结构包括金属墙体和位于所述金属墙体顶部的阻挡墙体；

其中，所述金属墙体和所述阻挡墙体均环绕所述芯片结构设置。

12.根据权利要求11所述的半导体结构制作方法，其特征在于，所述在所述基底上形成芯片结构和密封结构的步骤，包括：

在所述基底上依次形成若干子层间介质层、顶层介质层以及顶层金属层，其中，若干子墙体分别位于所述子层间介质层和顶层介质层中；

去除部分所述顶层金属层以形成与所述子墙体接合的金属块；

在所述金属块上形成覆盖层；

在所述覆盖层上形成具有开口的光刻胶层，所述开口位于所述子墙体上方；

以所述光刻胶层为掩膜蚀刻所述覆盖层，以形成暴露所述子墙体上方的所述金属块的阻挡槽；

在所述阻挡槽中填充阻挡材料形成所述阻挡墙体。

13.根据权利要求12所述的半导体结构制作方法，其特征在于，还包括：所述覆盖层上还形成有密封材料，部分所述密封材料填充在所述阻挡槽内，以形成所述阻挡墙体，部分所述密封材料覆盖在所述覆盖层上以形成密封层。

14.根据权利要求13所述的半导体结构制作方法，其特征在于，还包括：

位于所述密封结构之间的切割道，所述阻挡墙体上方的密封层顶表面高于所述切割道上方的密封层顶表面。

15.根据权利要求13所述的半导体结构制作方法，其特征在于，所述覆盖层和所述顶层介质层的材质相同。

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