KR20070011130A - 반도체 장치 - Google Patents

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semiconductor
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다께시 유자와
마사또시 다가끼
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세이코 엡슨 가부시키가이샤
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Abstract

패드의 하방에 반도체 소자를 형성할 수 있어, 신뢰성이 높은 반도체 장치를 제공한다. 반도체 장치는 소자 형성 영역(10A, 10B)을 갖는 반도체 층(10)과, 상기 반도체 층(10)의 상방에 형성되고, 제1폭을 갖는 제1 도전층과, 상기 제1 도전층에 접속되고, 상기 제1폭보다도 작은 제2폭을 갖는 제2 도전층과, 상기 반도체 층(10)의 상방에 형성된 층간 절연층(50, 60)과, 상기 층간 절연층(50, 60)의 상방에 형성된 전극 패드(62)로서, 상기 소자 형성 영역(10A)과 평면에서 봐서 중복되는 상기 전극 패드(62)와, 상기 반도체 층(10)에 있어서, 상기 전극 패드(62)의 적어도 일부의 끝의 연직 하방으로부터, 외측에 위치하는 소정의 범위에 형성된 소자 금지 영역(12)을 포함한다. 상기 소자 금지 영역(12)에는 상기 제1 도전층과 상기 제2 도전층이 접속되어 있는 접속부가 배치되어 있지 않다.
반도체 장치, 층간 절연층, 반도체 층, 도전층, 전극 패드, 소자 금지 영역, 접속부, 패시베이션 층, 트랜지스터

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 제1 실시형태에 관한 반도체 장치를 설명하는 도면.
도 2는 제1 실시형태에 관한 반도체 장치를 설명하는 도면.
도 3은 제2 실시형태에 관한 반도체 장치를 설명하는 도면.
도 4는 제2 실시형태에 관한 반도체 장치를 설명하는 도면.
도 5는 제3 실시형태에 관한 반도체 장치를 설명하는 도면.
도 6의 (A), (B)는 제1 내지 제3 실시형태의 변형예에 관한 반도체 장치를 설명하는 도면.
도 7은 변형예에 관한 반도체 장치를 설명하는 도면.
도 8의 (A), (B)는 소자 금지 영역에 형성되지 않는 도전층의 예를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 층
10A, 10B : 소자 형성 영역
12, 12a, 12b : 금지 영역
20 : 소자 분리 절연층
22 : 오프셋 절연층
30, 40 : MIS 트랜지스터
32, 42 : 게이트 절연층
34, 44 : 게이트 전극
36, 46 : 불순물 영역
50 : 층간 절연층
52 : 배선층
60 : 층간 절연층
62 : 전극 패드
70 : 패시베이션층
72 : 개구
80 : 범프
100 : MIS 트랜지스터
102 : 게이트 절연층
104 : 게이트 전극
106 : 불순물 영역
108 : 오프셋 불순물 영역
[특허문헌 1] 일본 특허 공개 2002-319587호 공보
본 발명은 반도체 장치에 관한 것이다.
종래, 패드의 하방에 MIS 트랜지스터 등의 반도체 소자를 배치하면, 본딩 시의 스트레스 등에 의해 MIS 트랜지스터 등의 반도체 소자의 특성이 손상되는 경우가 있어, 반도체 칩에 있어서 패드 형성부와, 반도체 소자가 형성되는 영역은, 평면적으로 봐서 분리되어 형성되어 있었다. 그러나, 최근의 반도체 칩의 미세화 및 고집적화에 따라, 패드의 하방에도 반도체 소자를 배치하는 것에 대한 요망이 발생하게 되었다. 이러한 기술의 일례가 특허문헌 1에 개시되어 있다.
본 발명의 목적은, 전극 패드의 하방에 반도체 소자를 형성할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것에 있다.
(1) 본 발명의 반도체 장치는,
소자 형성 영역을 갖는 반도체 층과,
상기 반도체 층의 상방에 형성되고, 제1폭을 갖는 제1 도전층과,
상기 제1 도전층에 접속되고, 상기 제1폭보다도 작은 제2폭을 갖는 제2 도전층과,
상기 반도체 층의 상방에 형성된 층간 절연층과,
상기 층간 절연층의 상방에 형성된 전극 패드로서, 상기 소자 형성 영역과 평면에서 봐서 중복되는 상기 전극 패드와,
상기 반도체 층에서, 상기 전극 패드의 적어도 일부의 끝의 연직 하방으로부터, 외측에 위치하는 소정의 범위에 형성된 소자 금지 영역을 포함하고,
상기 소자 금지 영역에는 상기 제1 도전층과 상기 제2 도전층이 접속되어 있는 접속부가 배치되어 있지 않다.
본 발명의 반도체 장치에 있어서, 전극 패드를 형성함으로써, 전극 패드의 적어도 일부의 끝의 연직 하방으로부터, 외측에 위치하는 소정의 범위에서, 스트레스가 가해지기 쉽고 응력이 발생하기 쉽다. 그 때문에 이 소정의 범위에 배치되는 층간 절연층에서는 크랙이 발생하기 쉽고, 예를 들면 이 소정의 범위의 반도체 층에 MIS 트랜지스터 등의 소자가 형성되어 있는 경우, MIS 트랜지스터의 특성을 열화시키는 한가지 원인이 될 수 있다. 그래서, 본 발명에 따른 반도체 장치에서는 이 소정의 영역을 소자 금지 영역으로 함으로써 상기 문제를 회피할 수 있다. 또한 본 발명에서는 전극 패드의 하방에 있어서 소자를 형성하더라도 문제가 없는 장소에는, 소자를 배치함으로써 소자의 집적도를 높여, 미세화 및 신뢰성의 향상이 도모된 반도체 장치를 제공할 수 있다. 그리고, 본 발명에 따르면, 소자 금지 영역에는 상기 제1 도전층과 상기 제2 도전층이 접속되어 있는 접속부가 배치되어 있지 않음으로써, 해당 도전층에 크랙 등의 문제를 발생시키지 않는다.
또한 본 발명에 있어서 소자 형성 영역이란, MIS 트랜지스터, 다이오드, 저항 등 각종 소자를 형성하는 영역을 말한다. 또한 본 발명에 있어서, 특정한 A층(이하, 「A층」이라고 함)의 상방에 형성된 특정한 B층(이하, 「B층」이라고 함)이라고 할 때, A층 위에 직접 B층이 형성된 경우와, A층 위에 다른 층을 개재시켜 B 층이 형성된 경우를 포함하는 의미이다.
본 발명에 따른 반도체 장치는 또한 하기의 양태를 들 수 있다.
(2) 본 발명에 있어서,
상기 전극 패드는 짧은 변과 긴 변을 갖는 직사각형이며,
상기 소자 금지 영역은 상기 전극 패드의 상기 짧은 변의 연직 하방으로부터 외측에 위치하는 소정의 영역일 수 있다.
(3) 본 발명에 있어서,
상기 소자 금지 영역은 소자 주위를 둘러싸도록 형성되어 있을 수 있다.
(4) 본 발명에 있어서,
상기 소자 금지 영역은 상기 전극 패드의 상기 끝의 연직 하방으로부터, 외측을 향해 1.0㎛ 내지 2.5㎛의 거리를 갖는 범위일 수 있다.
(5) 본 발명에 있어서,
상기 전극 패드의 상방으로서, 상기 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층을 포함하고,
상기 소자 금지 영역은 상기 전극 패드의 상기 끝의 연직 하방으로부터, 외측을 향해 상기 패시베이션층의 막 두께에 상당하는 거리를 갖는 영역일 수 있다.
(6) 본 발명에 있어서,
상기 개구에 형성된 범프를 포함할 수 있다.
(7) 본 발명의 반도체 장치는,
소자 형성 영역을 갖는 반도체 층과,
상기 반도체 층의 상방에 형성된 층간 절연층과,
상기 층간 절연층의 상방에 형성된 전극 패드와,
상기 전극 패드의 상방으로서, 상기 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 상기 패시베이션층과,
상기 개구에 형성된 범프로서, 상기 소자 형성 영역과 평면에서 봐서 중복되는 상기 범프와,
상기 반도체 층에 있어서, 상기 범프의 적어도 일부의 끝의 연직 하방으로부터, 외측 및 내측에 위치하는 소정의 범위에 형성된 소자 금지 영역을 포함하고,
상기 소자 금지 영역에는 상기 제1 도전층과 상기 제2 도전층이 접속되어 있는 접속부가 배치되어 있지 않다.
본 발명의 반도체 장치에 있어서, 전극 패드 상에 범프를 형성함으로써, 범프의 적어도 일부의 끝의 연직 하방으로부터, 외측 및 내측에 위치하는 소정의 범위에서, 스트레스가 가해지기 쉽고 응력이 발생하기 쉽다. 그 때문에 이 소정의 범위에 배치되는 층간 절연층에서는 크랙이 발생하기 쉽고, 예를 들면 이 소정의 범위의 반도체 층에 MIS 트랜지스터 등의 소자가 형성되어 있는 경우, MIS 트랜지스터의 특성을 열화시키는 한가지 원인이 될 수 있다. 따라서, 본 발명에 따른 반도체 장치에서는 이 소정의 영역을 소자 금지 영역으로 함으로써 상기 문제를 회피할 수 있다. 또한 본 발명에서는 전극 패드의 하방에 있어서 소자를 형성하더라도 문제가 없는 장소에는, 소자를 배치함으로써 소자의 집적도를 높여, 미세화 및 신뢰성의 향상이 도모된 반도체 장치를 제공할 수 있다. 그리고, 본 발명에 따르면, 소자 금지 영역에는 상기 제1 도전층과 상기 제2 도전층이 접속되어 있는 접속부가 배치되어 있지 않음으로써, 해당 도전층에 크랙 등의 문제를 발생시키지 않는다.
(8) 본 발명에 있어서,
상기 범프는 짧은 변과 긴 변을 갖는 직사각형이며,
상기 소자 금지 영역은 상기 범프의 상기 짧은 변의 연직 하방으로부터 외측 및 내측에 위치하는 소정의 영역일 수 있다.
(9) 본 발명에 있어서,
상기 소자 금지 영역은 소자 주위를 둘러싸도록 형성되어 있을 수 있다.
(10) 본 발명에 있어서,
상기 소자 금지 영역은 상기 범프의 상기 끝의 연직 하방으로부터, 외측을 향해 2.0㎛ 내지 3.0㎛의 거리를 갖고, 또한 내측을 향해 2.0㎛ 내지 3.0㎛의 거리를 갖는 영역일 수 있다.
(11) 본 발명에 있어서,
상기 소자 형성 영역에는 트랜지스터가 형성되어 있을 수 있다.
(12) 본 발명에 있어서,
상기 소자 금지 영역은 저전압 구동 트랜지스터의 소자 금지 영역일 수 있다.
(13) 본 발명에 있어서,
상기 소자 금지 영역에 고내압 트랜지스터가 형성되어 있을 수 있다.
(14) 본 발명에 있어서,
상기 제1 도전층에 상기 제2 도전층이 접속되어 있는 형상은 T자 형상 혹은 L자 형상일 수 있다.
(15) 본 발명에 있어서,
상기 제1 도전층 및 상기 제2 도전층은 폴리실리콘층일 수 있다.
<실시형태>
1. 제1 실시형태
도 1은 본 실시형태에 따른 반도체 장치를 모식적으로 도시하는 단면도이며, 도 2는 본 실시형태에 따른 반도체 장치에 있어서, 전극 패드의 형상과 소자 금지 영역의 관계를 모식적으로 도시하는 평면도이다. 또한 도 1의 단면은 도 2의 X-X선에 따른 단면이다.
도 1에 도시한 바와 같이 본 실시형태에 따른 반도체 장치는 반도체 층(10)을 갖는다. 반도체 층(10)으로서는 단결정 실리콘 기판, 절연층 상에 형성된 반도체 층(SOI:Silicon on Insulator)이고, 반도체 층이 실리콘층, 게르마늄층 및 실리콘 게르마늄층인 기판 등을 이용할 수 있다.
반도체 층(10)에는 소자 분리 절연층(20)이 형성되어 있다. 소자 분리 절연층(20)은 STI법, LOCOS 법 및 세미리세스 LOCOS법에 의해 형성되어 있을 수 있다. 또한 도 1에는 STI법에 의해 형성된 소자 분리 절연층(20)을 나타낸다. 소자 형성 영역(10A)은 후술하겠지만, 전극 패드의 하방에 형성되는 영역이다. 소자 금지 영역(12)은 도 2에 있어서의 회색 에리어이며, 전극 패드의 끝의 연직 하방으로부터, 외측의 소정의 범위의 반도체 층(10)이다. 이 영역에 대해서도 후술한다. 또한 본 실시형태에 따른 반도체 장치에서는 소자 금지 영역(12)의 외측에 소자 형성 영역(10B)이 더 형성되어 있다.
소자 형성 영역(10A)에는 저전압 구동의 MIS(Metal Insulator Semicondoctor) 트랜지스터(30)가 형성되어 있다. 또한 소자 형성 영역(10B)에 있어서도 소자 형성 영역(10A)과 마찬가지로 MIS 트랜지스터(40)가 형성되어 있다. MIS 트랜지스터(30)는 게이트 절연층(32)과, 게이트 절연층(32) 위에 형성된 게이트 전극(34)과, 반도체 층(10)에 형성된 불순물 영역(36)을 포함한다. 불순물 영역(36)은 소스 영역 또는 드레인 영역으로 된다. MIS 트랜지스터(40)는 MIS 트랜지스터(30)와 같은 구조를 갖고, 게이트 절연층(42), 게이트 전극(44) 및 불순물 영역(46)을 포함하고, 오프셋 영역에 절연층이 형성되어 있지 않은 저전압 구동의 트랜지스터이다.
MIS 트랜지스터(30, 40)의 상방에는 MIS 트랜지스터(30, 40)를 피복하도록 형성된 층간 절연층(50)과, 층간 절연층(60)이 순차적으로 형성되어 있다. 층간 절연층(50) 및 층간 절연층(60)은 공지의 일반적인 재료를 이용할 수 있다. 층간 절연층(50) 위에는 소정의 패턴을 갖는 배선층(52)이 형성되고, 배선층(52)과 MIS 트랜지스터(30)의 불순물 영역(36)은 컨택트층(54)에 의해 전기적으로 접속되어 있다.
층간 절연층(60) 위에는 전극 패드(62)가 형성되어 있다. 전극 패드(62)는 배선층(52)과 컨택트층(64)에 의해 전기적으로 접속되어 있을 수 있다. 전극 패드(62)는 알루미늄 또는 구리 등의 금속으로 형성되어 있을 수 있다.
본 실시형태에 따른 반도체 장치는 도 1에 도시한 바와 같이 패시베이션층(70)을 더 갖는다. 패시베이션층(70)에는 전극 패드(62)의 적어도 일부를 노출시키는 개구(72)가 형성되어 이루어진다. 개구(72)는 도 1 및 도 2에 도시한 바와 같이 전극 패드(62)의 중앙 영역만을 노출시키도록 형성되어 있어도 된다. 즉, 패시베이션층(70)은 전극 패드(62)의 주연부를 피복하도록 형성되어 있을 수 있다. 패시베이션층은 예를 들면 SiO2, SiN, 폴리이미드 수지 등으로 형성되어 있을 수 있다. 또한 본 실시형태에 따른 반도체 장치에서는 전극 패드라고 할 때, 개구(72)가 형성된 영역을 포함하고, 배선부에 비해서 폭이 넓은 영역을 말한다.
본 실시형태에 따른 반도체 장치에서는 적어도 개구(72)에는 범프(80)가 형성되어 있다. 즉, 전극 패드(62)의 노출면 상에 범프(80)가 형성되어 있다. 본 실시형태에 따른 반도체 장치에서는 범프(80)는 패시베이션층(70) 위에 이르도록 형성되어 있는 경우를 도시한다. 범프(80)는 1층 또는 복수층으로 형성되고, 금, 니켈 또는 구리 등의 금속으로 형성되어 있을 수 있다. 또한 범프(80)의 외형은 특별히 한정되는 것은 아니며, 사각형(정사각형 및 직사각형을 포함한다), 혹은 원형을 하고 있어도 된다. 또한 범프(80)의 외형은 전극 패드(62)보다도 작아도 된다. 이때, 범프(80)는 전극 패드(62)와 오버랩되는 영역 내에만 형성되어 있어도 된다.
또한 도시하지 않았지만, 범프(80)의 최하층에는 배리어층이 형성되어 있어도 된다. 배리어층은 전극 패드(62)와 범프(80) 양자의 확산 방지를 도모하기 위 한 것이다. 배리어층은 1층 또는 복수층으로 형성할 수 있다. 배리어층을 스퍼터링에 의해서 형성해도 된다. 또한 배리어층은 전극 패드(62) 및 범프(80)의 밀착성을 높이는 기능을 더 갖고 있어도 된다. 배리어층은 티탄 텅스텐(TiW)층을 갖고 있어도 된다. 복수층으로 구성되는 경우, 배리어층의 최외측 표면은 점프(80)를 석출시키는 전기 도금 급전용의 금속층(예를 들면 Au층)이어도 된다.
다음에 소자 금지 영역(12)에 대해서 설명한다. 전술한 바와 같이 소자 금지 영역(12)은 전극 패드(62) 끝의 연직 하방으로부터, 외측에 위치하는 반도체 층(10)으로서, 소정 범위의 영역이다.
소자 금지 영역(12)에서는 제1층째의 도전층으로서 반도체 층(10) 위에 도전층(14)을 배치할 수 있다. 그러나, 소자 금지 영역(12)에 있어서의 제1층째의 도전층으로서, T자 형상 혹은 L자 형상의 도전층을 배치하지 않는다. 소자 금지 영역(12)에 배치할 수 없는 도전층으로서는 예를 들면 도 8의 (A)에 도시한 바와 같이 X방향으로 연장되는 제1 도전층(142)과, 해당 제1 도전층(142)의 도중에서 Y방향으로 분기하는 제2 도전층(144)을 갖는 T자 형상의 도전층(140)이 있다. 특히, 도전층(140)이, 제1폭을 갖는 제1 도전층(142)과, 제1 도전층(142)에 접속되어 제1폭보다도 작은 제2폭을 갖는 제2 도전층(142)으로 구성되어 있는 경우에는 제1 도전층(142)과 제2 도전층(144)의 경계(160)(「접속부」라고도 함) 부근에서 크랙 등의 불량이 발생하기 쉽다. 또한 소자 금지 영역(12)에 배치할 수 없는 도전층으로서는 도 8의 (B)에 도시한 바와 같이 X방향으로 연장되는 제1 도전층(152)과, 해당 제1 도전층(152)의 단부로부터 Y방향으로 연장되는 제2 도전층(154)을 갖는, L자 형상의 도전층(150)이 있다. 특히, 도전층(150)이, 제1폭을 갖는 제1 도전층(152)과, 제1 도전층(152)에 접속되어 제1폭보다도 작은 제2폭을 갖는 제2 도전층(154)으로 구성되어 있는 경우에는 제2 도전층(152)과 제2 도전층(154)의 경계(170)(「접속부」라고도 함) 부근에서 크랙 등의 불량이 발생하기 쉽다.
소자 금지 영역(12)에 배치할 수 있는 도전층(14)으로서는 예를 들면 게이트 전극(34, 44)에 접속되는 배선층 등이 있다. 도전층(14)은 게이트 전극(34, 44)과 동일한 공정으로 형성할 수 있고, 폴리실리콘층을 가질 수 있다. 폴리실리콘층은 도전층(14)의 일부이어도 된다. 폴리실리콘층은 금속층에 비해서 스트레스에 의해서 크랙이 발생하기 쉽기 때문에 본 실시형태와 같이 도전층(14)의 형상을 규제함으로써, 불량이 없는 도전층(14)을 형성할 수 있다.
소자 금지 영역(12)의 범위는, 전극 패드(62) 끝의 연직 하방으로부터, 외측(개구(72)와 반대측)을 향해, 패시베이션층(70)의 막 두께에 상당하는 거리를 갖는 범위로 할 수 있다. 예를 들면 전극 패드(62)의 끝으로부터 외측을 향해, 1.0㎛ 내지 2.5㎛의 거리를 갖는 범위로 할 수 있다. 이와 같이 소자 금지 영역(12)의 범위를 규정한 이유는 이하와 같다.
우선, 전극 패드(62)가 형성됨으로써 전극 패드(62)의 끝이 위치하는 층간 절연층(60)에 응력이 발생하게 된다. 그 후, 도 1에 도시한 바와 같이 전극 패드(62) 위에 형성된 범프(80)가 형성됨으로써 범프(80)의 내부 응력에 의한 계속적인 응력이 더욱 가해진다. 이들 응력의 영향을 받아, 층간 절연층(50, 60)에서는, 이들 응력이 발생하고 있는 위치(전극 패드(62)의 끝)로부터 크랙이 발생하는 경우 가 있다. 이러한 크랙은 최하층의 층간 절연층에까지 도달하게 되는 경우가 있어, 그 영역에 형성되어 있는 반도체 소자의 특성에 변동을 부여한다. 예를 들면 이 영역에 MIS 트랜지스터가 형성되어 있으면, 게이트 절연층의 열화를 초래하여, 리크 전류를 증대시키게 되는 경우가 있다.
또한 패시베이션층(70)은 상면의 높이가 균일한 면 위에 형성되는 것이 아니라, 전극 패드(62)의 형상에 따라 단차가 발생하게 된다. 그 단차가 있는 영역에서는 예를 들면 COF(Chip On Film) 실장을 할 때에, 필름에 형성된 접속선(리드선)을 통하여 범프(80)와 접속할 때에 그 접촉 접합에 의한 스트레스가 집중하기 쉽고, 이것도 층간 절연층(50, 60)에 크랙이 발생하는 한가지 원인이 될 수 있다. 그리고, 이 단차는, 전극 패드(62)의 끝으로부터 외측을 향해, 거의 패시베이션층(70)의 막 두께에 상당하는 거리를 갖는 위치에 발생하기 쉽다. 상기의 문제를 고려하여, 소자 금지 영역(12)의 범위를 규정할 수 있다.
이상과 같이 본 실시형태에 따른 반도체 장치에서는 전극 패드(62)의 하방에 위치하는 반도체 층은 소자 형성 영역(10A)이며, 전극 패드(62) 끝의 연직 하방으로부터, 외측을 향해 소정의 영역에는 소자 금지 영역(12)이 형성되어 있다. 전극 패드(62)의 끝으로부터 외측을 향해 소정의 영역은 스트레스가 가해지기 쉽고 응력이 발생하기 쉽다. 그 때문에 이 소자 금지 영역(12)의 상방에 배치되는 층간 절연층(50, 60)에서는 크랙이 발생하기 쉽고, 예를 들면 이 영역에 MIS 트랜지스터 등의 반도체 소자가 형성되어 있는 경우, MIS 트랜지스터의 특성을 열화시키는 한가지 원인이 될 수 있다. 따라서, 본 실시형태에 따른 반도체 장치에서는 이 소정 의 범위를 소자 금지 영역(12)으로 함으로써 상기 문제를 회피할 수 있다. 또한 전극 패드(62) 끝의 연직 하방보다 내측에 위치하는 반도체 층(10)에는 소자 형성 영역(10A)를 형성할 수 있고, 전극 패드(62) 밑에서 반도체 소자를 배치할 수 있다. 즉, 본 실시형태에 따르면, 전극 패드(62)의 하방으로서, 반도체 소자를 형성하더라도 신뢰성에 영향을 주지 않는 장소에는 반도체 소자를 배치하는 한편, 소자 금지 영역(12)에는 반도체 소자를 배치하지 않음으로 집적성을 높임으로써, 미세화를 도모할 수 있고, 또한 신뢰성도 유지된 반도체 장치를 제공할 수 있다.
또한 본 실시형태의 반도체 장치에 따르면, 소자 금지 영역(12)에 있어서의 제1층째의 도전층으로서, T자 형상 혹은 L자 형상의 도전층을 형성하지 않음으로써 도전층(14)의 신뢰성을 높일 수 있다. 또한 소자 금지 영역(12)의 범위는 제1층째로 한정되지 않고, 예를 들면 제2층째 이후에 형성된 도전층에도 적용할 수 있다.
2. 제2 실시형태
다음에 본 발명의 제2 실시형태에 대해서 도 3 및 도 4를 참조하면서 설명한다.
도 3은 본 실시형태에 따른 반도체 장치를 모식적으로 도시하는 단면도이며, 도 4는 본 실시형태에 따른 반도체 장치에 있어서, 전극 패드의 형상과 금지 영역의 관계를 모식적으로 도시하는 평면도이다. 또한 도 3의 단면은 도 4의 X-X선에 따른 단면이다. 본 실시형태에 있어서 제1 실시형태와 실질적으로 동일한 부재에는 동일 부호를 붙이고, 그 상세한 설명을 생략한다.
본 실시형태에 따른 반도체 장치는 소자 금지 영역(12)으로서, 제1 실시형태 에서 설명한 전극 패드(62)에 기인하는 것에, 또한 범프(80)에 기인하는 것을 고려한 점에서 제1 실시형태와 상이하다. 즉, 본 실시형태에서는 소자 금지 영역(12)은 전극 패드(62)에 기인하는 제1 소자 금지 영역(12a)과, 범프(80)에 기인하는 제2 소자 금지 영역(12b)을 합한 영역을 포함한다. 이 소자 금지 영역(12)에서는 제1 실시형태에서 설명한 바와 같이 대표적으로는 MIS 트랜지스터(30, 40)로 예시되는 구조의 MIS 트랜지스터를 배치하지 않는다.
제1 소자 금지 영역(12a)은 제1 실시형태에서 설명한 바와 같은 범위를 갖는다. 즉, 제1 소자 금지 영역(12a)의 범위는, 전극 패드(62) 끝의 연직 하방으로부터, 외측(개구(72)와 반대측)을 향해, 패시베이션층(70)의 막 두께에 상당하는 거리를 갖는 범위로 할 수 있다. 예를 들면 전극 패드(62)의 끝으로부터 외측을 향해, 1.0㎛ 내지 2.5㎛의 거리를 갖는 범위로 할 수 있다. 이와 같이 소자 금지 영역(12)의 범위를 규정한 이유는 이미 설명했기 때문에 여기서는 기재하지 않는다.
제2 소자 금지 영역(12b)의 범위는, 범프(80) 끝의 연직 하방으로부터, 외측(개구(72)와 반대측)을 향해, 2.0㎛ 내지 3.0㎛, 및 내측(개구(72) 측)을 향해, 2.0㎛ 내지 3.0㎛의 거리를 갖는 범위로 할 수 있다. 이와 같이 제2 소자 금지 영역(12)의 범위를 규정한 이유는 이하와 같다.
범프(80)가 형성되는 과정에서, 범프(80)의 끝 근방에서는 응력이 발생하게 된다. 그리고, 범프(80)가 형성된 후에는 범프(80)의 내부 응력에 의한 계속적인 응력이 범프끝(80) 근방에 걸리게 된다. 이들 응력의 영향을 받아, 층간 절연층(50, 60)에서는 이들 응력이 발생하고 있는 위치로부터 크랙이 발생하는 경우가 있다. 이러한 크랙은 최하층의 층간 절연층에까지 도달하게 되는 경우가 있어, 그 영역에 형성되어 있는 반도체 소자의 특성에 변동을 부여한다. 예를 들면 이 영역에 MIS 트랜지스터가 형성되어 있으면, 게이트 절연층의 열화를 초래하여, 리크 전류를 증대시키게 되는 경우가 있다.
소자 금지 영역(12)에 있어서의 제1층째의 도전층으로서 반도체 층(10) 위에 도전층(14)을 배치할 수 있다. 그러나, 소자 금지 영역(12)에서는 제1층째의 도전층으로서, T자 형상 혹은 L자 형상의 도전층을 배치하지 않는다. 소자 금지 영역(12)에 배치할 수 없는 도전층에 대해서는 제1 실시형태에서 이미 설명했기 때문에 여기서는 기재하지 않는다.
소자 금지 영역(12)에 배치할 수 있는 도전층(14)으로서는 예를 들면 게이트 전극(34, 44)에 접속되는 배선층 등이 있다. 도전층(14)은 게이트 전극(34, 44)과 동일한 공정으로 형성할 수 있고, 폴리실리콘층을 가질 수 있다. 폴리실리콘층은 금속층에 비해서 스트레스에 의해서 크랙이 발생하기 쉽다.
본 실시형태에 따른 반도체 장치에 따르면, 제1 실시형태에서 설명한 전극 패드(62)에 기인하는 제1 소자 금지 영역(12a)과, 범프(80)에 기인하는 제2 소자 금지 영역(12b)을 더불어 소자 금지 영역(12)으로 함으로써 스트레스에 의한 반도체 소자의 특성 열화를 발생시키지 않고서 전극 패드(62) 및 범프(80)의 하방에 반도체 소자를 형성할 수 있다. 그 결과, 반도체 소자가 집적도를 높일 수 있어 미세화를 도모할 수 있고, 또한 신뢰성도 유지된 반도체 장치를 제공할 수 있다. 또한 본 실시형태의 반도체 장치에 따르면, 소자 금지 영역(12)에 있어서의 제1층째 의 도전층으로서, T자 형상 혹은 L자 형상의 도전층을 형성하지 않음으로써, 소자 금지 영역(12)에 형성된 도전층(14)의 신뢰성을 높일 수 있다. 또한 소자 금지 영역(12a 및 12b)의 범위는 제1층째로 한정되지 않고, 예를 들면 제2층째 이후에 형성된 도전층에도 적용할 수 있다.
제2 실시형태에서는 소자 금지 영역(12)으로서, 전극 패드(62)에 기인하는 제1 소자 금지 영역(12a)과, 범프(80)에 기인하는 제2 소자 금지 영역(12b)을 합치는 것이 바람직하지만, 이 양태에 한정되지 않는다. 예를 들면 전극 패드(62)의 단부와 범프(80)의 단부가 근접하고 있는 경우, 혹은 범프에 기인하는 내부 응력이 전극 패드(62)에 기인하는 내부 응력에 비해서 작은 경우 등에는 실질적으로 제2 소자 금지 영역(12b)만을 고려해서 금지 영역을 설정할 수 있다.
3. 제3 실시형태
다음에 본 발명의 제3 실시형태에 대해서 도 5를 참조하면서 설명한다. 도 5는 제3 실시형태에 따른 반도체 장치를 모식적으로 도시하는 단면도이다. 제3 실시형태에 관한 반도체 장치에서는, 소자 금지 영역(12)에, 특정한 반도체 소자가 형성되어 있는 점에서, 제1, 제2 실시형태에 관한 반도체 장치와 상이하다. 이하의 설명에서는 제1 실시형태에 관한 반도체 장치와 상이한 점에 대해서 설명한다. 제1 실시형태에서 설명한 반도체 장치의 부재와 실질적으로 동일한 부재에는 동일한 부호를 붙이고, 그 상세한 설명을 생략한다.
제3 실시형태에 관한 반도체 장치는 도 5에 도시한 바와 같이 소자 형성 영역(10A)과, 그 주위에 형성된 소자 금지 영역(12)을 갖는다. 본 실시형태에 따른 반도체 장치에서는 도 3에서는 도시하지 않았지만, 제1 실시형태에 관한 반도체 장치와 마찬가지로 소자 금지 영역(12)의 외측에 소자 형성 영역(10B)을 더 형성하고 있다.
본 실시형태에 따른 반도체 장치에서는, 소자 금지 영역(12)에 고내압의 MIS 트랜지스터가 형성되어 있다. 구체적으로는 소자 금지 영역(12)에 LOCOS 오프셋 구조를 갖는 MIS 트랜지스터(100)가 형성되어 있다. MIS 트랜지스터(100)는 반도체 층(10) 내에 형성되고, 전계 완화를 위한 오프셋 절연층(22)과, 반도체 층(10) 위에 형성된 게이트 절연층(102)과, 오프셋 절연층(22)의 일부 및 게이트 절연층(102) 상에 형성된 게이트 전극(104)과, 게이트 전극(104)에 외측의 반도체 층에 형성된 소스 영역 또는 드레인 영역으로 되는 불순물 영역(106)을 갖는다. 오프셋 절연층(22) 밑에는, 불순물 영역(106)과 동일한 도전형으로, 불순물 농도가 낮은 오프셋 불순물 영역(108)이 형성되어 있다. MIS 트랜지스터(100)에서는 게이트 전극(104)의 양단부가 오프셋 절연층(22) 상에 형성되어 있다. 즉, 1층째의 도전층인, 게이트 전극(104)의 단부가 반도체 층(10)의 상방에 얇은 게이트 절연층을 개재시켜 배치되어 있다고 하는 구조가 소자 금지 영역(12) 내에는 형성되어 있지 않다. 여기서, 소자 형성 영역(10A)에 형성되어 있는 구조의 MIS 트랜지스터(30)가 소자 금지 영역(12)에 형성되어 있다고 가정한 경우의 문제점에 대해서 이하에 설명한다. MIS 트랜지스터(30)는 MIS 트랜지스터(100)와는 달리, 게이트 전극(34)의 양단부(양측면)이 반도체 층(10) 위에 형성된 구조를 갖는다. 그 때문에 게이트 전극(34)의 양단부가 위치하고 있는 반도체 층(10)에 응력이 발생하기 쉽다. 제1 및 제2 실시형태에 있어서 설명한 바와 같이 소자 금지 영역(12)의 상방의 층간 절연층(50, 60)에서는 크랙이 발생하기 쉽다. 그리고, 이 크랙은 게이트 전극(34)의 단부(측면)에 미치기 쉽고, 이 영향으로 게이트 절연층(32)의 열화를 초래하는 경우가 있다.
그러나, 제3 실시형태에 관한 반도체 장치에 따르면, 소자 금지 영역(12)에서는 오프셋 절연층(22) 상에, 게이트 전극(104)의 양단부(양측면)이 배치되어 있기 때문에, 전술한 바와 같은 응력을 반도체 층(10)에 발생시키지 않고 게이트 절연층(102)의 열화를 억제할 수 있다. 그 때문에 전극 패드(62) 및 범프(80) 밑에 형성되는 소자 형성 영역(10A)뿐만 아니라, 소정의 구조를 갖는 반도체 소자이면, 소자 금지 영역(12) 내에도 배치할 수 있어, 더욱 반도체 칩의 미세화를 도모할 수 있게 된다. 이것은, 한 장의 반도체 웨이퍼로부터 얻어지는 반도체 칩의 개수를 증가시킬 수도 있게 되어, 제조 비용의 삭감도 도모할 수 있다.
제3 실시형태에 있어서도 제1, 제2 실시형태와 마찬가지로, 소자 금지 영역(12)에서는 반도체 층(10) 위에 MIS 트랜지스터(100)와 함께, 도시하지 않은 제1층째의 도전층을 배치할 수 있다. 그러나, 소자 금지 영역(12)에서는 제1층째의 도전층으로서, T자 형상 혹은 L자 형상의 도전층을 배치하지 않는다. 소자 금지 영역(12)에 배치할 수 없는 도전층의 구체예에 대해서는 제1 실시형태에서 이미 설명했기 때문에 여기서는 기재하지 않는다.
소자 금지 영역(12)에 배치할 수 있는 도전층으로서는 예를 들면 MIS 트랜지스터의 게이트 전극(104)에 접속되는 배선층 등이 있다. 도전층은 소자 형성 영 역(10A)의 게이트 전극(34) 및 소자 금지 영역(12)의 게이트 전극(104)과 동일한 공정으로 형성할 수 있고, 적어도 일부에 폴리실리콘층을 가질 수 있다.
본 실시형태에 따른 반도체 장치에 따르면, 전술한 바와 같이 소자 금지 영역(12)에 특정한 MIS 트랜지스터(100)를 형성할 수 있는 이점을 갖고, 또한 제1, 제2 실시형태에서 설명한 바와 같이 소자 금지 영역(12)에 제1층째의 도전층으로서, T자 형상 혹은 L자 형상의 도전층을 형성하지 않음으로써, 소자 금지 영역(12)에 형성된 도전층의 신뢰성을 높일 수 있다.
또한 도 5에는 소자 금지 영역(12) 내에 MIS 트랜지스터(100)가 형성되어 있는 경우를 설명했지만, 이것에 한정되지 않는다. 예를 들면 소자 형성 영역(10A)의 MIS 트랜지스터(30)와 같은 구조를 갖는 MIS 트랜지스터를 소자 금지 영역(12)에 형성할 때에 발생하는, 전술한 문제를 갖지 않는 범위에서, MIS 트랜지스터(100)의 구성 일부가 포함되어 있는 경우도 포함한다. 그 경우에는 편측 오프셋 구조의 MIS 트랜지스터이어도 된다.
4. 변형예
다음에 제1 실시형태 내지 제3 실시형태에 관한 반도체 장치의 변형예에 대해서 도 6의 (A), (B)를 참조하면서 설명한다. 본 변형예는 범프(80)의 형상이 직사각형인 점이 특징이며, 도 6의 (A), (B)는 범프(80), 전극 패드(62) 및 소자 금지 영역(12)의 위치 관계를 모식적으로 도시하는 평면도이다. 또한 이하의 설명에서는 제1 실시형태 내지 제3 실시형태에 관한 반도체 장치와 상이한 점에 대해서만 설명한다.
본 변형예에 관한 반도체 장치에서는 도 1 및 도 3에 참조된 바와 같이, 전극 패드(62)의 상의 개구(72)에 범프(80)가 형성되어 있다. 본 변형예에서는 전극 패드(62)는 직사각형의 형상을 갖는다. 그리고, 전극 패드(62)의 상면에 일부에 개구(72)가 형성되고, 개구(72)에는 범프(80)가 형성되어 있다. 범프(80)는 전극 패드(62)보다 작은 평면 형상을 갖고, 도 6의 (A), (B)에 도시한 바와 같이 평면적으로 보았을 때에, 전극 패드(62)의 내측에 형성되어 있는 것이 바람직하다.
제1 변형예는 제1 실시형태에 관한 변형예이다. 이 변형예에서는 도 6의 (A)에 도시한 바와 같이 소자 금지 영역(12)은 전극 패드(62)의 짧은 변의 끝으로부터 외측에 위치하는 영역에 형성되어 있다. 이 양태에 따르면, 예를 들면 TAB 기술에 의해 실장할 때에, 폴리이미드 수지 등을 포함하는 필름에 형성된 접속선(리드선)의 연신 방향이 전극 패드(62)의 긴 변에 따른 방향일 때에, 이하와 같은 이점이 있다. 즉, 이 경우, 전극 패드(62)는 접속선의 연신 방향으로 인장된 상태가 되고, 특히 전극 패드(62)의 짧은 변 쪽에 스트레스가 가해지게 된다. 그 때문에 특히 전극 패드(62)의 짧은 변의 끝에서, 층간 절연층(50, 60)에 크랙이 발생한다는 문제가 일어나기 쉬워진다. 본 변형예에서는 소자 금지 영역(12)을 전극 패드(62)의 짧은 변 쪽에 형성함으로써, 신뢰성의 저하를 초래하는 장소에, 반도체 소자가 형성되는 것을 확실하게 금지할 수 있다.
제2 변형예는 제2 실시형태에 관한 변형예이다. 이 변형예에서는 도 6의 (B)에 도시한 바와 같이 소자 금지 영역(12)은 전극 패드(62)에 기인하는 제1 금지 영역과 범프(80)에 기인하는 제2 금지 영역을 합한 영역을 소자 금지 영역(12)으로 한다. 즉, 소자 금지 영역(12)은 전극 패드(62)의 짧은 변의 끝으로부터 외측에 위치하는 영역(제1 금지 영역), 및 범프(80)의 짧은 변의 끝으로부터 외측 및 내측에 위치하는 영역(제2 금지 영역)에 형성되어 있다.
특히, 도 7에 도시한 바와 같이 미세화가 도모된 반도체 칩(200)에서는 개구(72) 및 범프(80)의 평면 형상을 직사각형으로 하고, 수많은 개구(72)를 형성하는 구조가 요구되는 경우가 있다. 본 변형예에서는 이와 같이 직사각형의 전극 패드(62)(범프(80))를 갖는 반도체 장치라도, 적절한 영역에 소자 금지 영역(12)을 형성함으로써, 미세화 및 신뢰성의 향상이 도모된 반도체 장치를 제공할 수 있다.
또한 전술한 실시형태에서는 2층의 층간 절연층(50, 60)으로 구성되고, 그 사이에 1층의 배선층(52)이 형성되어 있는 경우를 도시했지만, 이것에 한정되지 않고, 3층 이상의 층간 절연층이 적층되고, 그 층간 절연층의 층 수에 따른 배선층이 복수층에 걸쳐 형성된 구조를 갖고 있어도 된다.
본 발명은 전술한 실시형태에 한정되는 것이 아니라, 여러 가지 변형이 가능하다. 예를 들면 본 발명은 실시형태에서 설명한 구성과 실질적으로 동일한 구성(예를 들면 기능, 방법 및 결과가 동일한 구성, 혹은 목적 및 결과가 동일한 구성)을 포함한다. 또한 본 발명은 실시형태에서 설명한 구성이 본질적이지 않은 부분을 치환한 구성을 포함한다. 또한 본 발명은 실시형태에서 설명한 구성과 동일한 작용 효과를 발휘하는 구성 또는 동일한 목적을 달성할 수 있는 구성을 포함한다. 또한 본 발명은 실시형태에서 설명한 구성에 공지 기술을 부가한 구성을 포함한다.
본 발명에 따르면, 전극 패드의 하방에 반도체 소자를 형성할 수 있어, 신뢰성이 높은 반도체 장치를 제공할 수 있다.

Claims (15)

  1. 소자 형성 영역을 갖는 반도체 층과,
    상기 반도체 층의 상방에 형성되고, 제1폭을 갖는 제1 도전층과,
    상기 제1 도전층에 접속되고, 상기 제1폭보다도 작은 제2폭을 갖는 제2 도전층과,
    상기 반도체 층의 상방에 형성된 층간 절연층과,
    상기 층간 절연층의 상방에 형성된 전극 패드로서, 상기 소자 형성 영역과 평면에서 봐서 중복되는 상기 전극 패드와,
    상기 반도체 층에서, 상기 전극 패드의 적어도 일부의 끝의 연직 하방으로부터, 외측에 위치하는 소정의 범위에 형성된 소자 금지 영역을 포함하고,
    상기 소자 금지 영역에는 상기 제1 도전층과 상기 제2 도전층이 접속되어 있는 접속부가 배치되어 있지 않은 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 전극 패드는 짧은 변과 긴 변을 갖는 직사각형이며,
    상기 소자 금지 영역은 상기 전극 패드의 상기 짧은 변의 연직 하방으로부터 외측에 위치하는 소정의 영역인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 소자 금지 영역은 소자 주위를 둘러싸도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 소자 금지 영역은 상기 전극 패드의 상기 끝의 연직 하방으로부터, 외측을 향해 1.0㎛ 내지 2.5㎛의 거리를 갖는 범위인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 전극 패드의 상방으로서, 상기 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층을 포함하고,
    상기 소자 금지 영역은 상기 전극 패드의 상기 끝의 연직 하방으로부터, 외측을 향해 상기 패시베이션층의 막 두께에 상당하는 거리를 갖는 영역인 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 개구에 형성된 범프를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 소자 형성 영역을 갖는 반도체 층과,
    상기 반도체 층의 상방에 형성된 층간 절연층과,
    상기 층간 절연층의 상방에 형성된 전극 패드와,
    상기 전극 패드의 상방으로서, 상기 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 상기 패시베이션층과,
    상기 개구에 형성된 범프로서, 상기 소자 형성 영역과 평면에서 봐서 중복되는 상기 범프와,
    상기 반도체 층에서, 상기 범프의 적어도 일부의 끝의 연직 하방으로부터, 외측 및 내측에 위치하는 소정의 범위에 형성된 소자 금지 영역을 포함하고,
    상기 소자 금지 영역에는 상기 제1 도전층과 상기 제2 도전층이 접속되어 있는 접속부가 배치되어 있지 않은 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 범프는 짧은 변과 긴 변을 갖는 직사각형이며,
    상기 소자 금지 영역은 상기 범프의 상기 짧은 변의 연직 하방으로부터 외측 및 내측에 위치하는 소정의 영역인 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서,
    상기 소자 금지 영역은 소자 주위를 둘러싸도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서,
    상기 소자 금지 영역은 상기 범프의 상기 끝의 연직 하방으로부터, 외측을 향해 2.0㎛ 내지 3.0㎛의 거리를 갖고, 또한 내측을 향해 2.0㎛ 내지 3.0㎛의 거리를 갖는 영역인 것을 특징으로 하는 반도체 장치.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 소자 형성 영역에는 트랜지스터가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 소자 금지 영역은 저전압 구동 트랜지스터의 소자 금지 영역인 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 소자 금지 영역에 고내압 트랜지스터가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 제1 도전층에 상기 제2 도전층이 접속되어 있는 형상은 T자 형상 혹은 L자 형상인 것을 특징으로 하는 반도체 장치.
  15. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 제1 도전층 및 상기 제2 도전층은 폴리실리콘층인 것을 특징으로 하는 반도체 장치.
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