KR100750446B1 - 반도체 장치 - Google Patents

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마사또시 다가끼
히데아끼 구리따
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세이코 엡슨 가부시키가이샤
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Abstract

패드의 하방에 반도체 소자를 형성할 수 있어, 신뢰성이 높은 반도체 장치를 제공한다. 본 발명의 반도체 장치는, 반도체층(10)과, 상기 반도체층(10)에 형성된, 게이트 절연층(104, 124) 및 게이트 전극(106, 126)을 갖는 트랜지스터(100, 120)와, 상기 트랜지스터(100, 120)의 상방에 형성된 층간 절연층(40)과, 상기 층간 절연층(40)의 상방에 형성되고, 상기 게이트 전극(106, 126)의 적어도 일부와 상방으로부터 보아 중첩되는 전극 패드(42)를 포함하고, 상기 트랜지스터(100, 120)는, 상기 게이트 전극(106, 126)단의 하방에, 상기 게이트 절연층(104, 124)의 막 두께와 비교하여 두꺼운 절연층(102, 122)이 형성되어 있는 고내압 트랜지스터이다.
반도체층, 소자 분리 절연층, 배선층, 콘택트층, 전극 패드, 게이트 전극, 패시베이션층

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1의 (a)는 본 실시 형태에 따른 반도체 장치를 모식적으로 도시하는 평면도, (b)는 (a)의 A-A선을 따라 취한 단면도.
<도면의 주요부분에 대한 부호의 설명>
10: 반도체층
10N: 제1 영역
10P: 제2 영역
12, 14: N형 웰
20: 소자 분리 절연층
32: 배선층
34: 컨택트층
40: 층간 절연층
42: 전극 패드
50: 패시베이션층
52: 개구
60: 범프
100: N 채널형 MIS 트랜지스터
120: P 채널형 MIS 트랜지스터
102, 122: 오프셋 절연층
104, 124: 게이트 절연층
106, 126: 게이트 전극
108, 128: 사이드월 절연층
110, 130: 불순물 영역
112, 132: 저농도 불순물 영역
[특허 문헌1] 일본 특개 2002-319587호 공보
본 발명은, 반도체 장치에 따른 것이다.
종래, 패드의 하방에 MOS 트랜지스터 등의 반도체 소자를 배치하면, 본딩 시의 스트레스 등에 의해, MOS 트랜지스터 등의 반도체 소자의 특성이 손상되는 경우가 있으며, 반도체 칩에 있어서, 패드 형성부와, 반도체 소자가 형성되는 영역은, 평면적으로 보아 분리하여 형성되어 있었다. 그러나, 최근 반도체 칩의 미세화 및 고집적화에 따라, 패드의 하방에도 반도체 소자를 배치하는 것에 대한 요망이 생겨나게 되었다. 이러한 기술의 일례가, 특허 문헌1에 개시되어 있다.
본 발명의 목적은, 패드의 하방에 반도체 소자를 형성할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 것에 있다.
(1) 본 발명에 따른 반도체 장치는,
반도체층과,
상기 반도체층에 형성된, 게이트 절연층 및 게이트 전극을 갖는 트랜지스터와,
상기 트랜지스터의 상방에 형성된 층간 절연층과,
상기 층간 절연층의 상방에 형성되고, 상기 게이트 전극의 적어도 일부와 상방으로부터 보아 중첩되는 전극 패드를 포함하고,
상기 트랜지스터는, 상기 게이트 전극단의 하방에, 상기 게이트 절연층의 막 두께와 비교하여 두꺼운 절연층이 형성되어 있는 고내압 트랜지스터이다.
본 발명에 따른 반도체 장치에 따르면, 전극 패드의 하방에, 트랜지스터가 형성되고, 이 트랜지스터의 게이트 전극은, 평면에서 보았을 때, 전극 패드와 적어도 일부가 중첩되어 있다. 또한, 본 발명에 따른 반도체 장치에 포함되는 트랜지스터는, 게이트 전극단의 하방에 게이트 절연층과 비교하여 막 두께가 큰 절연층을 갖는다. 예를 들면, 게이트 전극의 단부가, 막 두께가 작은 절연층을 개재하여 반도체층 상에 형성되어 있는 경우, 게이트 전극의 단부가 위치하고 있는 반도체층에 응력의 부정합이 발생하는 경우가 있다. 이러한 응력의 부정합은, 전극 패드나 범프 형성 시의 스트레스나 범프의 내부 응력에 의한 계속적인 스트레스를 받음으로 써, 게이트 절연층 등을 열화시키는 하나의 원인으로 되는 경우가 있다. 그 때문에, 리크 전류의 발생 등의 문제를 발생시키고, 특성의 저하를 초래하는 경우가 있지만, 본 발명에 따른 반도체 장치에 따르면, 게이트 전극의 단부는, 게이트 절연층과 비교하여 막 두께가 큰 절연층 위에 형성되어 있기 때문에, 상기 문제를 억제할 수 있다. 그 결과, 전극 패드의 하방에 반도체 소자를 배치했다고 하더라도, 특성의 변동을 초래시키지 않는 반도체 장치를 제공할 수 있다.
또한, 전극 패드(범프) 아래에 반도체 소자를 배치할 수 있음으로써, 반도체 칩의 미세화도 도모할 수 있다. 그 때문에, 반도체 웨이퍼로부터 작성할 수 있는 반도체 칩의 개수를 증가시킬 수 있어, 제조 코스트를 저하시킬 수도 있다.
또한, 본 발명에서, 특정 A층(이하, 「A층」이라고 함)의 상방에 형성된 특정 B층(이하, 「B층」이라고 함)이라고 할 때, A층 위에 직접 B층이 형성된 경우와, A층 위에 다른 층을 개재하여 B층이 형성된 경우를 포함하는 의미이다.
본 발명에 따른 반도체 장치는, 또한, 하기의 양태를 예로 들 수 있다.
(2) 본 발명에 따른 반도체 장치에 있어서,
상기 전극 패드의 상방으로서, 그 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층과,
적어도 상기 개구에 형성된 범프를 더 포함할 수 있다.
(3) 본 발명에 따른 반도체 장치에 있어서,
상방으로부터 보아, 상기 게이트 전극 모두와 상기 전극 패드의 일부가 중첩될 수 있다.
(4) 본 발명에 따른 반도체 장치에 있어서,
상기 절연층은, LOCOS 절연층 또는 트렌치 절연층인 것이 가능하다. 또한, 본 발명에 따른 반도체 장치에 있어서, LOCOS 절연층이라고 할 때, LOCOS법에 의해 형성된 절연층 외, 세미리세스 LOCOS법에 의해 형성된 절연층까지도 포함한다.
<발명을 실시하기 위한 최량의 형태>
이하, 본 발명의 실시 형태에 대하여, 도면을 참조하면서 설명한다.
도 1의 (a)는, 본 실시 형태에 따른 반도체 장치를 모식적으로 도시하는 평면도로, 반도체층 내에 매립된 절연층(회색 영역), 불순물 영역 및 게이트 전극(게이트 절연층)과, 전극 패드와의 위치 관계를 모식적으로 도시하는 평면도이다. 도 1의 (b)는, 도 1의 (a)의 A-A선을 따라 취한 단면도이다. 본 실시 형태에 따른 반도체 장치는, 우선, 반도체층(10) 내에 형성된 소자 분리 절연층(20)에 의해, 획정된, 제1 영역(10N)과, 제2 영역(10P)을 갖는다. 제1 영역(10N)에는, N 채널형 MIS 트랜지스터(100)가 형성되고, 제2 영역(10P)에는, P 채널형 MIS 트랜지스터(120)가 형성되어 있다.
N 채널형 MIS 트랜지스터(100)는, 게이트 전극(106)단의 하방에, 게이트 절연층(104)의 막 두께와 비교하여 두꺼운 절연층(102)(이하, 「오프셋 절연층」이라고도 함)이 형성되어 있는 고내압 트랜지스터이다. P 채널형 MIS 트랜지스터(120)는, 게이트 전극(126)단의 하방에, 게이트 절연층(124)의 막 두께와 비교하여 두꺼운 절연층(122)(이하, 「오프셋 절연층」이라고도 함)이 형성되어 있는 고내압 트랜지스터이다. 또한, 이하의 설명에서는, 반도체층(10)으로서, P형의 단결정 실리 콘 기판을 이용한 경우를 예로서 설명한다. 또한, 본 실시 형태에 따른 반도체 장치에서는, 소자 분리 절연층(20) 및 후술하는 오프셋 절연층(102, 122)은, 세미리세스 LOCOS법으로 형성된 LOCOS 절연층을 채용하고 있지만, 이것에 한정되는 것은 아니다. 예를 들면, LOCOS법으로 형성된 LOCOS 절연층 또는 STI(Shallow Trench Isolation)법에 의해 형성된 트렌치 절연층을 이용해도 된다.
반도체층(10) 내에는, 제1 영역(10N) 및 제2 영역(10P)에 연속한 깊은 N형의 웰(12)이 형성되어 있다. N형 웰(12) 내에서는, 제1 영역(10P)에 N형 웰(12)과 비교하여 얕은 P형 웰(14)이 형성되어 있다. 또한, 도 1의 (b)에는, 도시하지 않지만, 필요에 따라, 제2 영역(10P)에서, N형 웰(12) 내에, 얕은 N형 웰이 형성되어 있어도 된다.
다음으로, N 채널형 MIS 트랜지스터(100) 및 P 채널형 MIS 트랜지스터(120)에 대하여 설명한다.
N 채널형 MIS 트랜지스터(100)는, 제1 영역(10N)의 반도체층(10) 내에 형성된 오프셋 절연층(102)과, N형 웰(14) 위에 형성된 게이트 절연층(104)과, 게이트 전극(106)과, 게이트 전극(106)의 측면에 형성된 사이드월 절연층(108)과, 게이트 전극(106)의 외측의 N형 웰(14) 내에 형성된 불순물 영역(110)을 갖는다. 불순물 영역(110)은, 소스 영역 또는 드레인 영역으로 된다. 오프셋 절연층(102) 아래에는, 불순물 영역(110)과 비교하여 불순물 농도가 낮은 저농도 불순물 영역(112)이 형성되어 있다. 또한, 도 1의 (a)에 도시되어 있는 바와 같이, 상방으로부터 보아, 게이트 전극(126)의 일부와 전극 패드(42)의 일부는 중첩된 구성으로 되어 있 다.
P 채널형 MIS 트랜지스터(120)는, 제2 영역(10P)의 반도체층(10) 내에 형성된 오프셋 절연층(122)과, P형 웰(12) 위에 형성된 게이트 절연층(124)과, 게이트 절연층(124) 위에 형성된 게이트 전극(126)과, 게이트 전극(126)의 측면에 형성된 사이드월 절연층(128)과, 게이트 전극(126)의 외측으로서, P형 웰(12) 내에 형성된 불순물 영역(130)을 갖는다. 불순물 영역(130)은, 소스 영역 또는 드레인 영역으로 된다. 오프셋 절연층(122) 아래에는, 불순물 영역(130)과 비교하여, 불순물 농도가 낮은 저농도 불순물 영역(132)이 형성되어 있다. 또한, 도 1의 (a)에 도시되어 있는 바와 같이, 상방으로부터 보아, 게이트 전극(106)의 모두와 전극 패드(42)의 일부와는 중첩된 구성으로 되어 있다.
N 채널형 MIS 트랜지스터(100) 및 P 채널형 트랜지스터(120)를 피복하도록, 층간 절연층(30, 40) 및 패시베이션층(50)이 순차적으로 형성되어 있다. 층간 절연층(30) 위에는, 배선층(32)이 형성되어 있다. 배선층(32)은, 층간 절연층(30)에 형성된 컨택트층(34)에 의해 N 채널형 MIS 트랜지스터(100), P 채널형 MIS 트랜지스터(120)의 불순물 영역과 전기적으로 접속될 수 있다.
또한, 층간 절연층(40) 위에는, 전극 패드(42)가 형성되어 있다. 전극 패드(42)는, 내부의 각종 배선층(도시 생략)과 접속되어 있다.
층간 절연층(30, 40)으로서는, 공지된 일반적인 재료를 이용할 수 있다. 패시베이션층(50)에는, 전극 패드(42)의 적어도 일부를 노출시키는 개구(52)가 형성되어 이루어진다. 개구(52)는, 전극 패드(42)의 중앙 영역만을 노출시키도록 형성 되어 있어도 된다. 즉, 패시베이션층(50)은, 전극 패드(42)의 주연부를 피복하도록 형성되어 있을 수 있다. 패시베이션층(50)은, 예를 들면, SiO2, SiN, 폴리이미드 수지 등으로 형성될 수도 있다. 또한, 본 실시 형태에 따른 반도체 장치에서는, 전극 패드라고 할 때, 개구(52)에 의한 노출면이 형성된 영역을 포함하며, 배선부와 비교하여 폭이 넓은 영역을 말한다.
본 실시 형태에 따른 반도체 장치에서는, 적어도 개구(52)에는, 범프(60)가 형성되어 있다. 즉, 전극 패드(42)의 노출면 위에, 범프(60)가 형성되어 있다. 본 실시 형태에 따른 반도체 장치에서는, 범프(60)는, 패시베이션층(50) 위에 이르도록 형성되어 있는 경우를 도시한다. 범프(60)는, 1층 또는 복수층으로 형성되며, 금, 니켈 또는 구리 등의 금속으로 형성될 수도 있다. 또한, 범프(60)의 외형은 특별히 한정되는 것은 아니지만, 사각형(정사각형 및 직사각형을 포함함), 혹은 원형을 이루고 있어도 된다. 또한, 범프(60)의 상방으로부터 본 외형은, 전극 패드(42)보다도 작아도 된다. 이 때, 범프(60)는, 전극 패드(42)와 오버랩하는 영역 내에만 형성되어 있어도 된다.
또한, 도시하지 않지만, 범프(60) 아래에는, 배리어층이 형성되어 있어도 된다. 배리어층은, 전극 패드(42)와 범프(60)의 양자의 확산 방지를 도모하기 위한 것이다. 배리어층은, 1층 또는 복수층으로 형성할 수 있다. 배리어층을 스퍼터링에 의해서 형성하여도 된다. 또한, 배리어층은, 전극 패드(42) 및 범프(60)의 밀착성을 높이는 기능을 더 갖고 있어도 된다. 배리어층은, 티탄 텅스텐(TiW)층을 갖고 있어도 된다. 복수층으로 구성되는 경우, 배리어층의 최외측 표면은, 범프(60)를 석출시키는 전기 도금 급전용 금속층(예를 들면 Au층)을 이용할 수 있다.
본 실시 형태에 따른 반도체 장치에 따르면, 범프(60)의 하방에, LOCOS 오프셋 구조를 갖는 MIS 트랜지스터(100, 120)가 형성되어 있다. LOCOS 오프셋 구조를 갖는 MIS 트랜지스터(100, 120)는, 게이트 전극(106, 126)의 단부가 반도체층(10) 내에 형성된 오프셋 절연층(102, 122) 위에 형성되어 있다. 즉, 게이트 전극의 단부가 막 두께가 작은 절연층을 개재하여, 반도체층(10) 위에 형성된다고 하는 구성을 갖고 있지 않다. 그 때문에, 게이트 전극(106, 126)의 단부가 위치하고 있는 반도체층(10)의 응력의 부정합이 완화되게 된다. 응력의 부정합은, 전극 패드(42)나 범프(60) 형성 시의 스트레스나 범프(60)의 내부 응력에 의한 계속적인 스트레스를 받음으로써 게이트 절연층 등을 열화시키는 하나의 원인으로 되는 경우가 있다.
그러나, 본 실시 형태에 따른 반도체 장치에 따르면, 게이트 전극(106, 126)의 단부가 오프셋 절연층 위에 배치되어, 상기 문제를 억제할 수 있는 것이다. 그 결과, 본 실시 형태에 따른 반도체 장치에 따르면, 전극 패드(42)(범프(60)) 아래에, 반도체 소자를 배치한 경우에도, 특성의 열화를 억제할 수 있어, 신뢰성 및 미세화를 도모할 수 있는 반도체 장치를 제공할 수 있다. 또한, 미세화를 도모함으로써, 한장의 웨이퍼로부터 작성할 수 있는 반도체 칩의 개수를 늘릴 수 있다. 이에 의해, 하나의 반도체 칩의 제조 코스트의 삭감을 도모할 수 있다.
또한, 본 실시 형태에 따른 반도체 장치에서는, 2층의 층간 절연층(30, 40) 이 형성되어 있는 경우를 예로서 설명했지만, 이것에 한정되지 않는다. 예를 들면, 3층 이상의 층간 절연층이 적층되어 있어도 된다. 또한, 도 1의 (b)에는, 2개의 MIS 트랜지스터(100, 120)의 상방에 전극 패드(42)(범프(60))가 형성되어 있는 경우를 도시하였지만, 이것에 한정되는 것은 아니고, 3개 이상의 복수의 MIS 트랜지스터가 형성되어 있어도 된다.
또한, 본 발명은, 전술한 실시 형태에 한정되는 것은 아니고, 여러 가지의 변형이 가능하다. 예를 들면, 본 발명은, 실시 형태로 설명한 구성과 실질적으로 동일한 구성(예를 들면, 기능, 방법 및 결과가 동일한 구성, 혹은 목적 및 결과가 동일한 구성)을 포함한다. 또한, 본 발명은, 실시 형태에서 설명한 구성의 본질적이지 않은 부분을 치환한 구성을 포함한다. 또한, 본 발명은, 실시 형태에서 설명한 구성과 동일한 작용 효과를 발휘하는 구성 또는 동일한 목적을 달성할 수 있는 구성을 포함한다. 또한, 본 발명은, 실시 형태에서 설명한 구성에 공지 기술을 부가한 구성을 포함한다.
본 발명에 따르면, 패드의 하방에 반도체 소자를 형성할 수 있어, 신뢰성이 높은 반도체 장치를 제공할 수 있다.

Claims (4)

  1. 반도체층과,
    상기 반도체층에 형성된, 게이트 절연층 및 게이트 전극을 갖는 트랜지스터와,
    상기 트랜지스터의 상방에 형성된 층간 절연층과,
    상기 층간 절연층의 상방에 형성되고, 상기 게이트 전극의 적어도 일부와 상방으로부터 보아 중첩되는 전극 패드를 포함하고,
    상기 트랜지스터는, 상기 게이트 전극단의 하방에, 상기 게이트 절연층의 막 두께와 비교하여 두꺼운 절연층이 형성되어 있는 고내압 트랜지스터인 반도체 장치.
  2. 제1항에 있어서,
    상기 전극 패드의 상방으로서, 그 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층과,
    적어도 상기 개구에 형성된 범프를 더 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상방으로부터 보아, 상기 게이트 전극의 모두와 상기 전극 패드의 일부가 중첩되어 있는 반도체 장치.
  4. 제1항에 있어서,
    상기 절연층은, LOCOS(local oxidation of silicon) 절연층 또는 트렌치 절연층인 반도체 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101531880B1 (ko) * 2008-12-30 2015-06-26 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
US11257774B2 (en) * 2014-08-31 2022-02-22 Skyworks Solutions, Inc. Stack structures in electronic devices including passivation layers for distributing compressive force

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002319587A (ja) * 2001-04-23 2002-10-31 Seiko Instruments Inc 半導体装置
JP3608393B2 (ja) * 1997-08-21 2005-01-12 セイコーエプソン株式会社 半導体装置

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61208271A (ja) * 1985-03-13 1986-09-16 Matsushita Electronics Corp Ｍｉｓ型半導体装置の製造方法
JPH0214527A (ja) * 1988-11-11 1990-01-18 Seiko Epson Corp Ｍｏｓ型半導体装置
JP2598328B2 (ja) 1989-10-17 1997-04-09 三菱電機株式会社 半導体装置およびその製造方法
JPH09283525A (ja) * 1996-04-17 1997-10-31 Sanyo Electric Co Ltd 半導体装置
KR970077390A (ko) 1996-05-15 1997-12-12 김광호 패드를 이용한 반도체 장치
KR100295240B1 (ko) 1997-04-24 2001-11-30 마찌다 가쯔히꼬 반도체장치
JP3276003B2 (ja) 1997-12-15 2002-04-22 日本電気株式会社 半導体集積回路装置およびそのレイアウト方法
KR19990052264A (ko) 1997-12-22 1999-07-05 윤종용 다층 패드를 구비한 반도체 소자 및 그 제조방법
KR19990070614A (ko) 1998-02-23 1999-09-15 구본준 반도체장치의 비트라인 평탄화 방법
US6500750B1 (en) 1999-04-05 2002-12-31 Motorola, Inc. Semiconductor device and method of formation
US20020000665A1 (en) 1999-04-05 2002-01-03 Alexander L. Barr Semiconductor device conductive bump and interconnect barrier
US6268642B1 (en) 1999-04-26 2001-07-31 United Microelectronics Corp. Wafer level package
KR100358567B1 (ko) 1999-12-28 2002-10-25 주식회사 하이닉스반도체 반도체소자의 제조방법
US6683380B2 (en) * 2000-07-07 2004-01-27 Texas Instruments Incorporated Integrated circuit with bonding layer over active circuitry
US20020071293A1 (en) * 2000-07-13 2002-06-13 Eden Richard C. Power semiconductor switching devices, power converters, integrated circuit assemblies, integrated circuitry, power current switching methods, methods of forming a power semiconductor switching device, power conversion methods, power semiconductor switching device packaging methods, and methods a of forming power transistor
JP2002198374A (ja) 2000-10-16 2002-07-12 Sharp Corp 半導体装置およびその製造方法
US6465895B1 (en) 2001-04-05 2002-10-15 Samsung Electronics Co., Ltd. Bonding pad structures for semiconductor devices and fabrication methods thereof
JP4232584B2 (ja) * 2002-10-15 2009-03-04 株式会社デンソー 半導体装置
US6818936B2 (en) * 2002-11-05 2004-11-16 Taiwan Semiconductor Manufacturing Company Scaled EEPROM cell by metal-insulator-metal (MIM) coupling
JP2004200359A (ja) * 2002-12-18 2004-07-15 Ricoh Co Ltd 半導体装置及びその製造方法
JP2004207509A (ja) 2002-12-25 2004-07-22 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4346322B2 (ja) 2003-02-07 2009-10-21 株式会社ルネサステクノロジ 半導体装置
JP2004363173A (ja) 2003-06-02 2004-12-24 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2005050963A (ja) 2003-07-31 2005-02-24 Seiko Epson Corp 半導体装置、電子デバイス、電子機器および半導体装置の製造方法
US7005369B2 (en) * 2003-08-21 2006-02-28 Intersil American Inc. Active area bonding compatible high current structures
EP1519411A3 (en) 2003-09-26 2010-01-13 Panasonic Corporation Semiconductor device and method for fabricating the same
JP2005116974A (ja) * 2003-10-10 2005-04-28 Seiko Epson Corp 半導体装置の製造方法
JP4696532B2 (ja) * 2004-05-20 2011-06-08 株式会社デンソー パワー複合集積型半導体装置およびその製造方法
US7256092B2 (en) * 2004-07-25 2007-08-14 United Microelectronics Corp. Method for fabricating integrated circuits having both high voltage and low voltage devices
JP4305401B2 (ja) * 2005-02-28 2009-07-29 セイコーエプソン株式会社 半導体装置
JP2007043071A (ja) 2005-07-06 2007-02-15 Seiko Epson Corp 半導体装置
JP5234239B2 (ja) 2005-07-06 2013-07-10 セイコーエプソン株式会社 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3608393B2 (ja) * 1997-08-21 2005-01-12 セイコーエプソン株式会社 半導体装置
JP2002319587A (ja) * 2001-04-23 2002-10-31 Seiko Instruments Inc 半導体装置

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