JP2007053285A

JP2007053285A - 半導体装置

Info

Publication number: JP2007053285A
Application number: JP2005238351A
Authority: JP
Inventors: 稔仁 ▲高▼木; Toshihito Takagi
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-08-19
Filing date: 2005-08-19
Publication date: 2007-03-01

Abstract

【課題】工程加工費を削減した信頼性の高い半導体装置を提供する。
【解決手段】半導体基板１０上に形成された電極パッド１２と、電極パッド１２と電気的に接続されるように、電極パッド１２上に形成された外部電極１６と、外部電極１６の直下の半導体基板１０上に層間絶縁膜２０，２２を介して形成された半導体素子２４と、を含み、半導体素子２４のゲート酸化膜２６は、外部電極１６のエッジの真下を避けるように、形成された。
【選択図】図２

Description

本発明は、半導体装置に関するものである。

半導体の集積度が上がるにつれて、チップサイズに占める外部電極領域の割合が大きくなっている。ＩＣによっては、必要とする外部電極数によるパッドリミットでチップサイズが決定されることもあり、この場合には微細化によるシュリンク効果が得られなくなる。このような状況を打開する方法として、回路素子上に外部電極を配置することにより、外部電極領域を必要としない方法が取られるようになってきている。半導体集積回路においてボンディングパッド下に入力や出力となる素子を形成することは、半導体装置の面積縮小および製造コスト削減を行う上で優れている。

特開平１０−２３３５０７号公報

しかしながら、そのボンディング下に素子を形成する上で、問題となるのは、ボンディング工程への影響、外部パッケージからの応力とともに、ボンディング工程でのストレスなどである。半導体集積回路が形成された半導体基板のパッケージングでは、半導体集積回路と外部電極との接続に相応のボンディング強度を必要とするため、加圧や超音波等のストレスをボンディングパッドに対して与えている。それらのストレスはボンディングパッド下でのクラック等を発生させるためにボンディングパッド下の素子形成の実現に対し、大きな課題となっている。

実装時にバンプに荷重がかかった場合、バンプのエッジ直下に力が加わることでバンプ下の素子にダメージが発生しないようにすることが好ましい。特に、ゲート酸化膜にクラックが入ることでゲート金属直下（トランジスタのチャネル部）とのリークが発生しないようにすることが好ましい。また、この様な荷重を緩和する目的にバンプ下に配されることのあるポリイミド等の樹脂を必要としなければ、工程加工費を削減した信頼性の高い半導体装置を提供することができる。

本発明の目的は、工程加工費を削減した信頼性の高い半導体装置を提供することにある。

（１）本発明に係る半導体装置は、半導体基板上に形成された電極パッドと、前記電極パッドと電気的に接続されるように、前記電極パッド上に形成された外部電極と、前記外部電極の直下の前記半導体基板上に層間絶縁膜を介して形成された半導体素子と、を含み、前記半導体素子のゲート酸化膜は、前記外部電極のエッジの真下を避けるように、形成された。本発明によれば、半導体素子のゲート酸化膜を外部電極のエッジの真下に設けないことにより、半導体装置を実装した際の外部電極のエッジを介してゲート酸化膜に加わる機械的な応力を緩和することができ、リーク原因となる薄いゲート酸化膜のクラック発生を防止することができる。また、この様な応力を緩和する目的に外部電極下に配されることのあるポリイミド等の樹脂を必要としないため、工程加工費を削減することができる。これにより、工程加工費を削減した信頼性の高い半導体装置を提供することができる。

（２）この半導体装置は、前記半導体素子の前記ゲート酸化膜は、前記電極パッド開口のエッジの真下を避けるように、形成されてもよい。

以下に、本発明の実施の形態について図面を参照して説明する。

図１は、本発明の実施の形態に係る半導体装置について説明するための図である。図２は、図１のII−II線断面図である。図３は、図１のIII−III線断面図である。本実施の形態に係る半導体装置は、図２及び図３に示すように、Ｐ型半導体基板１０を有する。Ｐ型半導体基板１０上には、Ａｌから成る電極パッド１２が形成されている。電極パッド１２上には、半導体の保護膜となるパッシベーション膜１４が形成され、外部電極としてのバンプ電極１６を載せる電極パッド１２の開口１８がパッシベーション膜１４をエッチングすることにより形成されている。電極パッド１２上には、バンプ電極１６が形成されている。バンプ電極１６は、電極パッド１２と電気的に接続されている。電極パッド１２上には、電極パッド１２の開口１８よりも大きくバンプ電極１６が形成されている。

バンプ電極１６の直下のＰ型半導体基板１０上に層間絶縁膜としての第１及び第２の絶縁膜２０，２２を介して半導体素子としてのＭＯＳトランジスタ２４が形成されている。ＭＯＳトランジスタ２４は、ゲート酸化膜２６、ｎ＋型のソース拡散層２８Ａ及びドレイン拡散層２８Ｂ、ポリシリコン膜からなるゲート電極３０から形成されている。Ｐ型半導体基板１０上に素子を分離するフィールド酸化膜３２が形成されている。ＭＯＳトランジスタ２４は、ゲート電極３０がフィールド酸化膜３２よりも薄いゲート酸化膜２６を介して形成されている。ＭＯＳトランジスタ２４は、ＢＰＳＧ膜からなる第１の絶縁膜２０によって被覆されている。

ソース拡散層２８Ａは、ゲート電極３０、ソース拡散層２８Ａおよびドレイン拡散層２８Ｂ上に形成された第１の絶縁膜２０にエッチングによって形成されたコンタクト３４Ａを介して第１の絶縁膜２０上層のＡｌから成るソース電極３６Ａと接続されている。ドレイン拡散層２８Ｂは、ゲート電極３０、ソース拡散層２８Ａおよびドレイン拡散層２８Ｂ上に形成された第１の絶縁膜２０にエッチングによって形成されたコンタクト３４Ｂを介して第１の絶縁膜２０上層のＡｌから成るドレイン電極３６Ｂと接続されている。ゲート電極３０は、ゲート電極３０、ソース拡散層２８Ａおよびドレイン拡散層２８Ｂ上に形成された第１の絶縁膜２０にエッチングによって形成されたコンタクト３４Ｃを介して第１の絶縁膜２０上層に延びている。

ゲート電極３０、ソース電極３６Ａ及びドレイン電極３６Ｂ上には、ＴＥＯＳ膜からなる第２の絶縁膜２２が形成されている。第２の絶縁膜２２上には、電極パッド１２が形成されている。

ＭＯＳトランジスタ２４のゲート酸化膜２６は、バンプ電極１６のエッジの真下を避けるように、Ｐ型半導体基板１０上に形成されている（図２のＡ，Ｂ部及び図３のＣ，Ｄ部参照）。ＭＯＳトランジスタ２４のゲート酸化膜２６は、電極パッド１２の開口１８のエッジの真下を避けるように、Ｐ型半導体基板１０上に形成されていてもよい（図２のＡ，Ｂ部及び図３のＣ，Ｄ部参照）。バンプ電極１６のエッジを、半導体素子を分離するゲート酸化膜２６より厚いフィールド酸化膜３２上になるように配置してもよい。

バンプ電極１６を配置する場合、バンプ電極１６のエッジまたは電極パッド１２の開口１８のエッジ、もしくはその両方をゲート酸化膜２６より厚いフィールド酸化膜３２上となるように配置してもよい。なお、２層以上の多層プロセスの場合には更に上層の金属配線層によって形成されてもよい。また電極パッド１２は下層に形成されたＭＯＳトランジスタ２４に接続されていてもされていなくてもよい。そして、バンプ電極１６を介して、実装基板にこの半導体装置を搭載する。

なお、トランジスタの種類として、図４に示すように、チャンネル３８とソース拡散層２８Ａまたはチャンネル３８とドレイン拡散層２８Ｂ、もしくはその両方をフィールド酸化膜４０により分離するオフセット構造をとる場合がある。この場合には、素子分離のフィールド酸化膜３２上ではなくゲート酸化膜２６より厚いフィールド酸化膜４０上にバンプ電極１６のエッジまたは電極パッド１２の開口１８のエッジ、もしくはその両方を配置してもよい。

なお、電極パッド１２上に、外部電極として通常のワイヤーボンディングを行ってもよい。このときには、電極パッド１２上には、ボンディングワイヤーが形成される。ゲート酸化膜にかかるワイヤーボンディング時の機械的な衝撃を緩和し、半導体素子の特性の変動を防止することができる。

以上説明したように、本発明の半導体装置は、バンプ電極１６のエッジまたは電極パッド１２の開口１８のエッジ、もしくはその両方の真下に半導体素子のゲート酸化膜２６を設けない。これにより、実装した際に、バンプ電極を介してゲート酸化膜に加わる機械的な応力を緩和することができ、リーク原因となる薄いゲート酸化膜のクラック発生を防止することができる。

また、半導体素子のゲート酸化膜２６をバンプ電極１６のエッジまたは電極パッド１２の開口１８のエッジ、もしくはその両方の真下に設けないことにより、半導体素子上にバンプを配置することによるチップシュリンク効果を維持しながら、リーク原因となる薄いゲート酸化膜のクラック発生を防止することができる。

また、この様な応力を緩和する目的にバンプ電極下に配されることのあるポリイミド等の樹脂を必要としないため、工程加工費を削減することができる。

これにより、半導体素子の特性の変動を、工程加工費を増加させることなく防止することができると共に、多層配線を用いた半導体装置への適用を可能とした信頼性の高い半導体装置を提供することが可能となる。

なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。さらに、本発明は、実施の形態で説明した技術的事項のいずれかを限定的に除外した内容を含む。あるいは、本発明は、上述した実施の形態から公知技術を限定的に除外した内容を含む。

本発明の実施の形態に係る半導体装置を示す図である。図１のII−II線断面図である。図１のIII−III線断面図である。本発明の実施の形態に係る半導体装置を示す断面図である。

符号の説明

１０…半導体基板１２…電極パッド１４…パッシベーション膜１６…バンプ電極（外部電極）１８…開口２０…第１の絶縁膜（層間絶縁膜）２２…第２の絶縁膜（層間絶縁膜）２４…トランジスタ（半導体素子）２６…ゲート酸化膜２８Ａ…ソース拡散層２８Ｂ…ドレイン拡散層３０…ゲート電極３２…フィールド酸化膜３４Ａ…コンタクト３４Ｂ…コンタクト３４Ｃ…コンタクト３６Ａ…ソース電極３６Ｂ…ドレイン電極３８…チャンネル４０…フィールド酸化膜。

Claims

半導体基板上に形成された電極パッドと、
前記電極パッドと電気的に接続されるように、前記電極パッド上に形成された外部電極と、
前記外部電極の直下の前記半導体基板上に層間絶縁膜を介して形成された半導体素子と、
を含み、
前記半導体素子のゲート酸化膜は、前記外部電極のエッジの真下を避けるように、形成されたことを特徴とする半導体装置。
請求項１に記載された半導体装置において、
前記半導体素子の前記ゲート酸化膜は、前記電極パッド開口のエッジの真下を避けるように、形成されたことを特徴とする半導体装置。