JP2007053285A - 半導体装置 - Google Patents
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Abstract
【課題】 工程加工費を削減した信頼性の高い半導体装置を提供する。
【解決手段】 半導体基板10上に形成された電極パッド12と、電極パッド12と電気的に接続されるように、電極パッド12上に形成された外部電極16と、外部電極16の直下の半導体基板10上に層間絶縁膜20,22を介して形成された半導体素子24と、を含み、半導体素子24のゲート酸化膜26は、外部電極16のエッジの真下を避けるように、形成された。
【選択図】 図2
【解決手段】 半導体基板10上に形成された電極パッド12と、電極パッド12と電気的に接続されるように、電極パッド12上に形成された外部電極16と、外部電極16の直下の半導体基板10上に層間絶縁膜20,22を介して形成された半導体素子24と、を含み、半導体素子24のゲート酸化膜26は、外部電極16のエッジの真下を避けるように、形成された。
【選択図】 図2
Description
本発明は、半導体装置に関するものである。
半導体の集積度が上がるにつれて、チップサイズに占める外部電極領域の割合が大きくなっている。ICによっては、必要とする外部電極数によるパッドリミットでチップサイズが決定されることもあり、この場合には微細化によるシュリンク効果が得られなくなる。このような状況を打開する方法として、回路素子上に外部電極を配置することにより、外部電極領域を必要としない方法が取られるようになってきている。半導体集積回路においてボンディングパッド下に入力や出力となる素子を形成することは、半導体装置の面積縮小および製造コスト削減を行う上で優れている。
しかしながら、そのボンディング下に素子を形成する上で、問題となるのは、ボンディング工程への影響、外部パッケージからの応力とともに、ボンディング工程でのストレスなどである。半導体集積回路が形成された半導体基板のパッケージングでは、半導体集積回路と外部電極との接続に相応のボンディング強度を必要とするため、加圧や超音波等のストレスをボンディングパッドに対して与えている。それらのストレスはボンディングパッド下でのクラック等を発生させるためにボンディングパッド下の素子形成の実現に対し、大きな課題となっている。
実装時にバンプに荷重がかかった場合、バンプのエッジ直下に力が加わることでバンプ下の素子にダメージが発生しないようにすることが好ましい。特に、ゲート酸化膜にクラックが入ることでゲート金属直下(トランジスタのチャネル部)とのリークが発生しないようにすることが好ましい。また、この様な荷重を緩和する目的にバンプ下に配されることのあるポリイミド等の樹脂を必要としなければ、工程加工費を削減した信頼性の高い半導体装置を提供することができる。
本発明の目的は、工程加工費を削減した信頼性の高い半導体装置を提供することにある。
(1)本発明に係る半導体装置は、半導体基板上に形成された電極パッドと、前記電極パッドと電気的に接続されるように、前記電極パッド上に形成された外部電極と、前記外部電極の直下の前記半導体基板上に層間絶縁膜を介して形成された半導体素子と、を含み、前記半導体素子のゲート酸化膜は、前記外部電極のエッジの真下を避けるように、形成された。本発明によれば、半導体素子のゲート酸化膜を外部電極のエッジの真下に設けないことにより、半導体装置を実装した際の外部電極のエッジを介してゲート酸化膜に加わる機械的な応力を緩和することができ、リーク原因となる薄いゲート酸化膜のクラック発生を防止することができる。また、この様な応力を緩和する目的に外部電極下に配されることのあるポリイミド等の樹脂を必要としないため、工程加工費を削減することができる。これにより、工程加工費を削減した信頼性の高い半導体装置を提供することができる。
(2)この半導体装置は、前記半導体素子の前記ゲート酸化膜は、前記電極パッド開口のエッジの真下を避けるように、形成されてもよい。
以下に、本発明の実施の形態について図面を参照して説明する。
図1は、本発明の実施の形態に係る半導体装置について説明するための図である。図2は、図1のII−II線断面図である。図3は、図1のIII−III線断面図である。本実施の形態に係る半導体装置は、図2及び図3に示すように、P型半導体基板10を有する。P型半導体基板10上には、Alから成る電極パッド12が形成されている。電極パッド12上には、半導体の保護膜となるパッシベーション膜14が形成され、外部電極としてのバンプ電極16を載せる電極パッド12の開口18がパッシベーション膜14をエッチングすることにより形成されている。電極パッド12上には、バンプ電極16が形成されている。バンプ電極16は、電極パッド12と電気的に接続されている。電極パッド12上には、電極パッド12の開口18よりも大きくバンプ電極16が形成されている。
バンプ電極16の直下のP型半導体基板10上に層間絶縁膜としての第1及び第2の絶縁膜20,22を介して半導体素子としてのMOSトランジスタ24が形成されている。MOSトランジスタ24は、ゲート酸化膜26、n+型のソース拡散層28A及びドレイン拡散層28B、ポリシリコン膜からなるゲート電極30から形成されている。P型半導体基板10上に素子を分離するフィールド酸化膜32が形成されている。MOSトランジスタ24は、ゲート電極30がフィールド酸化膜32よりも薄いゲート酸化膜26を介して形成されている。MOSトランジスタ24は、BPSG膜からなる第1の絶縁膜20によって被覆されている。
ソース拡散層28Aは、ゲート電極30、ソース拡散層28Aおよびドレイン拡散層28B上に形成された第1の絶縁膜20にエッチングによって形成されたコンタクト34Aを介して第1の絶縁膜20上層のAlから成るソース電極36Aと接続されている。ドレイン拡散層28Bは、ゲート電極30、ソース拡散層28Aおよびドレイン拡散層28B上に形成された第1の絶縁膜20にエッチングによって形成されたコンタクト34Bを介して第1の絶縁膜20上層のAlから成るドレイン電極36Bと接続されている。ゲート電極30は、ゲート電極30、ソース拡散層28Aおよびドレイン拡散層28B上に形成された第1の絶縁膜20にエッチングによって形成されたコンタクト34Cを介して第1の絶縁膜20上層に延びている。
ゲート電極30、ソース電極36A及びドレイン電極36B上には、TEOS膜からなる第2の絶縁膜22が形成されている。第2の絶縁膜22上には、電極パッド12が形成されている。
MOSトランジスタ24のゲート酸化膜26は、バンプ電極16のエッジの真下を避けるように、P型半導体基板10上に形成されている(図2のA,B部及び図3のC,D部参照)。MOSトランジスタ24のゲート酸化膜26は、電極パッド12の開口18のエッジの真下を避けるように、P型半導体基板10上に形成されていてもよい(図2のA,B部及び図3のC,D部参照)。バンプ電極16のエッジを、半導体素子を分離するゲート酸化膜26より厚いフィールド酸化膜32上になるように配置してもよい。
バンプ電極16を配置する場合、バンプ電極16のエッジまたは電極パッド12の開口18のエッジ、もしくはその両方をゲート酸化膜26より厚いフィールド酸化膜32上となるように配置してもよい。なお、2層以上の多層プロセスの場合には更に上層の金属配線層によって形成されてもよい。また電極パッド12は下層に形成されたMOSトランジスタ24に接続されていてもされていなくてもよい。そして、バンプ電極16を介して、実装基板にこの半導体装置を搭載する。
なお、トランジスタの種類として、図4に示すように、チャンネル38とソース拡散層28Aまたはチャンネル38とドレイン拡散層28B、もしくはその両方をフィールド酸化膜40により分離するオフセット構造をとる場合がある。この場合には、素子分離のフィールド酸化膜32上ではなくゲート酸化膜26より厚いフィールド酸化膜40上にバンプ電極16のエッジまたは電極パッド12の開口18のエッジ、もしくはその両方を配置してもよい。
なお、電極パッド12上に、外部電極として通常のワイヤーボンディングを行ってもよい。このときには、電極パッド12上には、ボンディングワイヤーが形成される。ゲート酸化膜にかかるワイヤーボンディング時の機械的な衝撃を緩和し、半導体素子の特性の変動を防止することができる。
以上説明したように、本発明の半導体装置は、バンプ電極16のエッジまたは電極パッド12の開口18のエッジ、もしくはその両方の真下に半導体素子のゲート酸化膜26を設けない。これにより、実装した際に、バンプ電極を介してゲート酸化膜に加わる機械的な応力を緩和することができ、リーク原因となる薄いゲート酸化膜のクラック発生を防止することができる。
また、半導体素子のゲート酸化膜26をバンプ電極16のエッジまたは電極パッド12の開口18のエッジ、もしくはその両方の真下に設けないことにより、半導体素子上にバンプを配置することによるチップシュリンク効果を維持しながら、リーク原因となる薄いゲート酸化膜のクラック発生を防止することができる。
また、この様な応力を緩和する目的にバンプ電極下に配されることのあるポリイミド等の樹脂を必要としないため、工程加工費を削減することができる。
これにより、半導体素子の特性の変動を、工程加工費を増加させることなく防止することができると共に、多層配線を用いた半導体装置への適用を可能とした信頼性の高い半導体装置を提供することが可能となる。
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。さらに、本発明は、実施の形態で説明した技術的事項のいずれかを限定的に除外した内容を含む。あるいは、本発明は、上述した実施の形態から公知技術を限定的に除外した内容を含む。
10…半導体基板 12…電極パッド 14…パッシベーション膜 16…バンプ電極(外部電極) 18…開口 20…第1の絶縁膜(層間絶縁膜) 22…第2の絶縁膜(層間絶縁膜) 24…トランジスタ(半導体素子) 26…ゲート酸化膜 28A…ソース拡散層 28B…ドレイン拡散層 30…ゲート電極 32…フィールド酸化膜 34A…コンタクト 34B…コンタクト 34C…コンタクト 36A…ソース電極 36B…ドレイン電極 38…チャンネル 40…フィールド酸化膜。
Claims (2)
- 半導体基板上に形成された電極パッドと、
前記電極パッドと電気的に接続されるように、前記電極パッド上に形成された外部電極と、
前記外部電極の直下の前記半導体基板上に層間絶縁膜を介して形成された半導体素子と、
を含み、
前記半導体素子のゲート酸化膜は、前記外部電極のエッジの真下を避けるように、形成されたことを特徴とする半導体装置。 - 請求項1に記載された半導体装置において、
前記半導体素子の前記ゲート酸化膜は、前記電極パッド開口のエッジの真下を避けるように、形成されたことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005238351A JP2007053285A (ja) | 2005-08-19 | 2005-08-19 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005238351A JP2007053285A (ja) | 2005-08-19 | 2005-08-19 | 半導体装置 |
Publications (1)
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JP2007053285A true JP2007053285A (ja) | 2007-03-01 |
Family
ID=37917519
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2005238351A Withdrawn JP2007053285A (ja) | 2005-08-19 | 2005-08-19 | 半導体装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2007053285A (ja) |
-
2005
- 2005-08-19 JP JP2005238351A patent/JP2007053285A/ja not_active Withdrawn
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