JP2003297865A - ベアチップおよび同ベアチップが実装された電気部品 - Google Patents
ベアチップおよび同ベアチップが実装された電気部品Info
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 ベアチップのバンプを千鳥配列として、被実
装面側にピッチを４０μｍ以下のファインピッチとして
形成されているリード配線上に面実装する際、比較的緩
やかな位置合わせ精度で、隣接するバンプとその間に通
されるリード配線を接触させることなく、ベアチップを
相手方基板に実装可能とする。 【解決手段】 ベアチップ１０をリード配線２１上に面
実装するにあたって、ベアチップ１０のバンプ配列を、
第１列と第２列とを相対的に１／２ピッチずらした千鳥
配列とし、各バンプ１１の横幅をＷ，隣接するバンプ１
１，１１間の距離をＬとして、各列における横幅Ｗと距
離Ｌの関係をＬ−Ｗ＝６〜２０μｍとする。
装面側にピッチを４０μｍ以下のファインピッチとして
形成されているリード配線上に面実装する際、比較的緩
やかな位置合わせ精度で、隣接するバンプとその間に通
されるリード配線を接触させることなく、ベアチップを
相手方基板に実装可能とする。 【解決手段】 ベアチップ１０をリード配線２１上に面
実装するにあたって、ベアチップ１０のバンプ配列を、
第１列と第２列とを相対的に１／２ピッチずらした千鳥
配列とし、各バンプ１１の横幅をＷ，隣接するバンプ１
１，１１間の距離をＬとして、各列における横幅Ｗと距
離Ｌの関係をＬ−Ｗ＝６〜２０μｍとする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣもしくはＬＳ
Ｉなどのベアチップに関し、さらに詳しく言えば、接続
相手となる被実装面側のリード配線のピッチがファイン
ピッチである場合に好適なベアチップのバンプ配列に関
するものである。
Ｉなどのベアチップに関し、さらに詳しく言えば、接続
相手となる被実装面側のリード配線のピッチがファイン
ピッチである場合に好適なベアチップのバンプ配列に関
するものである。
【０００２】
【従来の技術】液晶表示素子の分野において、ベアチッ
プ（ｂａｒｅ ｃｈｉｐ；外装を持たない裸の半導体チ
ップ）は、液晶表示パネルや接続部品としてのフレキシ
ブル配線基板などに実装されており、端子部にベアチッ
プを実装した液晶表示パネルはＣＯＧ（ｃｈｉｐ ｏｎ
ｇｌａｓｓ）型と呼ばれ、ベアチップを実装したフレ
キシブル配線基板はＣＯＦ（ｃｈｉｐ ｏｎ ｆｉｌ
ｍ）と呼ばれている。
プ（ｂａｒｅ ｃｈｉｐ；外装を持たない裸の半導体チ
ップ）は、液晶表示パネルや接続部品としてのフレキシ
ブル配線基板などに実装されており、端子部にベアチッ
プを実装した液晶表示パネルはＣＯＧ（ｃｈｉｐ ｏｎ
ｇｌａｓｓ）型と呼ばれ、ベアチップを実装したフレ
キシブル配線基板はＣＯＦ（ｃｈｉｐ ｏｎ ｆｉｌ
ｍ）と呼ばれている。
【０００３】このＣＯＧやＣＯＦに使用されるＬＳＩベ
アチップは、Ａｕなどをメッキにて積層してなるスタッ
トウォールバンプ（突状電極、以下、単にバンプとい
う。）を備えている。バンプの配列には現在のところ、
ストレート配列と千鳥配列が知られている。
アチップは、Ａｕなどをメッキにて積層してなるスタッ
トウォールバンプ（突状電極、以下、単にバンプとい
う。）を備えている。バンプの配列には現在のところ、
ストレート配列と千鳥配列が知られている。
【０００４】ストレート配列とは、多数のバンプが一定
のピッチで一列状態に並べられている状態のことを言
い、図２にバンプ１１をストレート配列としたＬＳＩベ
アチップ１０の底面を図２に示す。また、図３（ａ）
に、このＬＳＩベアチップ１０をフレキシブル配線基板
２０上に実装したときの接続部分の拡大平面図を示し、
その断面図を図３（ｂ）に示す。
のピッチで一列状態に並べられている状態のことを言
い、図２にバンプ１１をストレート配列としたＬＳＩベ
アチップ１０の底面を図２に示す。また、図３（ａ）
に、このＬＳＩベアチップ１０をフレキシブル配線基板
２０上に実装したときの接続部分の拡大平面図を示し、
その断面図を図３（ｂ）に示す。
【０００５】フレキシブル配線基板２０には、バンプ１
１の接続相手となるインナーリードと呼ばれる複数本の
リード配線２１が形成されているが、近年の電極ピッチ
のファイン化に伴い、リード配線２１のピッチ（隣接す
るリード配線の中心間距離に相当）も４０μｍ以下が要
求されてきている。
１の接続相手となるインナーリードと呼ばれる複数本の
リード配線２１が形成されているが、近年の電極ピッチ
のファイン化に伴い、リード配線２１のピッチ（隣接す
るリード配線の中心間距離に相当）も４０μｍ以下が要
求されてきている。
【０００６】ストレート配列の場合、限られた範囲内に
多くのバンプ１１を並べるため、ファイン化（高精細
化）に伴ってバンプ１１の横幅Ｗ（図３（ａ）参照）が
次第に狭くなる。このファイン化の傾向はますます強く
なり、将来においては、例えば３０μｍピッチのストレ
ート配列のバンプの場合、その横幅Ｗが２０μｍ以下に
なることが予想される。なお、バンプ１１の横幅Ｗとは
バンプの配列方向に沿った幅で、バンプが例えば円形で
ある場合にはその直径となる。
多くのバンプ１１を並べるため、ファイン化（高精細
化）に伴ってバンプ１１の横幅Ｗ（図３（ａ）参照）が
次第に狭くなる。このファイン化の傾向はますます強く
なり、将来においては、例えば３０μｍピッチのストレ
ート配列のバンプの場合、その横幅Ｗが２０μｍ以下に
なることが予想される。なお、バンプ１１の横幅Ｗとは
バンプの配列方向に沿った幅で、バンプが例えば円形で
ある場合にはその直径となる。
【０００７】このように電極のファイン化が進行する状
況下で、ＬＳＩベアチップ実装装置の位置決め精度，リ
ード配線２１の形状のばらつき，フレキシブル配線基板
２０の累積ピッチ公差，ＬＳＩベアチップ実装時のフレ
キシブル配線基板２０の熱膨張などの様々なずれ要因を
考慮すると、確実にＬＳＩベアチップ１０を所定のリー
ド配線２１上に実装するには、フレキシブル配線基板２
０のリード配線２１の寸法や累積ピッチ公差などの寸法
に関してきわめて高い精度が要求され、現状の技術では
対応しきれない。
況下で、ＬＳＩベアチップ実装装置の位置決め精度，リ
ード配線２１の形状のばらつき，フレキシブル配線基板
２０の累積ピッチ公差，ＬＳＩベアチップ実装時のフレ
キシブル配線基板２０の熱膨張などの様々なずれ要因を
考慮すると、確実にＬＳＩベアチップ１０を所定のリー
ド配線２１上に実装するには、フレキシブル配線基板２
０のリード配線２１の寸法や累積ピッチ公差などの寸法
に関してきわめて高い精度が要求され、現状の技術では
対応しきれない。
【０００８】この電極のファイン化に対応するため、Ｌ
ＳＩベアチップにもバンプを千鳥配列とすることが行わ
れ、今後増えてくる傾向にある。なお、千鳥配列とは図
４に示すように、バンプ１１を同一ピッチの例えば上下
２列とし、上側列ＵＬと下側列ＤＬとを相対的に１／２
ピッチずらした配列を言う。図５（ａ）に、千鳥配列に
よるＬＳＩベアチップ１０をフレキシブル配線基板２０
上に実装したときの接続部分の拡大平面図を示し、その
断面図を図５（ｂ）に示す。
ＳＩベアチップにもバンプを千鳥配列とすることが行わ
れ、今後増えてくる傾向にある。なお、千鳥配列とは図
４に示すように、バンプ１１を同一ピッチの例えば上下
２列とし、上側列ＵＬと下側列ＤＬとを相対的に１／２
ピッチずらした配列を言う。図５（ａ）に、千鳥配列に
よるＬＳＩベアチップ１０をフレキシブル配線基板２０
上に実装したときの接続部分の拡大平面図を示し、その
断面図を図５（ｂ）に示す。
【０００９】別の言い方をすれば、千鳥配列は、ストレ
ート配列のバンプの中から、偶数番目のバンプもしくは
奇数番目のバンプのいずれか一方を間引いて別の列に移
した配列であるから、ファイン化しても各バンプ１１の
横幅Ｗを広くとることができる。したがって、ストレー
ト配列の場合よりも、バンブ１１とリード配線２１との
相対的なずれ許容度が大きくなり、ストレート配列のと
きのような厳密な高精度は要求されない。
ート配列のバンプの中から、偶数番目のバンプもしくは
奇数番目のバンプのいずれか一方を間引いて別の列に移
した配列であるから、ファイン化しても各バンプ１１の
横幅Ｗを広くとることができる。したがって、ストレー
ト配列の場合よりも、バンブ１１とリード配線２１との
相対的なずれ許容度が大きくなり、ストレート配列のと
きのような厳密な高精度は要求されない。
【００１０】
【発明が解決しようとする課題】しかしながら、千鳥配
列の場合にはストレート配列とは異なり、リード配線２
１を１本置きにバンプ１１，１１間を通すことになる
が、従来においては、図５（ａ）に示すように、バンプ
の横幅Ｗと隣接するバンプ間距離ＬをＷ：Ｌ＝１：１、
すなわち同一寸法としているため、ＬＳＩベアチップ１
０とフレキシブル配線基板２０との間に位置ずれが生ず
ると、バンプ１１，１１間を通されるリード配線２１が
そのいずれか一方のバンプ１１に接触してしまうことが
ある。
列の場合にはストレート配列とは異なり、リード配線２
１を１本置きにバンプ１１，１１間を通すことになる
が、従来においては、図５（ａ）に示すように、バンプ
の横幅Ｗと隣接するバンプ間距離ＬをＷ：Ｌ＝１：１、
すなわち同一寸法としているため、ＬＳＩベアチップ１
０とフレキシブル配線基板２０との間に位置ずれが生ず
ると、バンプ１１，１１間を通されるリード配線２１が
そのいずれか一方のバンプ１１に接触してしまうことが
ある。
【００１１】また、接触していなくても、リード配線２
１とバンプ１１の距離が近づきすぎると、当初は問題な
くても使用していくうちに使用環境の湿度などによっ
て、絶縁性が悪化して漏れ電流が発生することもある。
１とバンプ１１の距離が近づきすぎると、当初は問題な
くても使用していくうちに使用環境の湿度などによっ
て、絶縁性が悪化して漏れ電流が発生することもある。
【００１２】したがって、本発明の課題は、ＩＣもしく
はＬＳＩベアチップのバンプ配列に千鳥配列を採用する
にあたって、隣接するバンプ間を通されるリード配線と
そのいずれか一方のバンプとの誤接触や異常接近を防止
することにある。
はＬＳＩベアチップのバンプ配列に千鳥配列を採用する
にあたって、隣接するバンプ間を通されるリード配線と
そのいずれか一方のバンプとの誤接触や異常接近を防止
することにある。
【００１３】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、少なくとも１辺に複数のバンプを並べた
バンプ列を備え、被実装面側に特定のピッチで形成され
たリード配線を接続相手とするベアチップにおいて、上
記バンプ列が、第１列と第２列とを相対的に１／２ピッ
チずらした千鳥配列であり、上記各バンプの横幅をＷ，
隣接する上記バンプ間の距離をＬとして、上記各列にお
ける上記横幅Ｗと上記距離Ｌの関係が、Ｌ−Ｗ＝６〜２
０μｍであることを特徴としている。
め、本発明は、少なくとも１辺に複数のバンプを並べた
バンプ列を備え、被実装面側に特定のピッチで形成され
たリード配線を接続相手とするベアチップにおいて、上
記バンプ列が、第１列と第２列とを相対的に１／２ピッ
チずらした千鳥配列であり、上記各バンプの横幅をＷ，
隣接する上記バンプ間の距離をＬとして、上記各列にお
ける上記横幅Ｗと上記距離Ｌの関係が、Ｌ−Ｗ＝６〜２
０μｍであることを特徴としている。
【００１４】これによれば、隣接するバンプ間の距離が
長くなるため、そのバンプ間に余裕をもってリード配線
を通すことができる。なお、本発明には、上記の特徴を
有するベアチップが実装されたＣＯＦおよびＣＯＧ型液
晶表示素子も含まれる。
長くなるため、そのバンプ間に余裕をもってリード配線
を通すことができる。なお、本発明には、上記の特徴を
有するベアチップが実装されたＣＯＦおよびＣＯＧ型液
晶表示素子も含まれる。
【００１５】
【発明の実施の形態】次に、図１を参照して、本発明の
実施形態について説明する。図１は、先に説明した図５
（ａ）と同じくバンプ１１を千鳥配列としたＬＳＩベア
チップ１０をフレキシブル配線基板２０上に実装したと
きの接続部分の拡大平面図で、参照符号は上記従来例の
ものを用いている。
実施形態について説明する。図１は、先に説明した図５
（ａ）と同じくバンプ１１を千鳥配列としたＬＳＩベア
チップ１０をフレキシブル配線基板２０上に実装したと
きの接続部分の拡大平面図で、参照符号は上記従来例の
ものを用いている。
【００１６】まず、フレキシブル配線基板２０のリード
配線２１のピッチ（隣接するリード配線２１の中心間距
離に相当）をＰとすると、本発明は、そのピッチＰが４
０μｍ以下のものに好ましく適用される。ＬＳＩベアチ
ップ１０側のバンプ配列は千鳥配列である。
配線２１のピッチ（隣接するリード配線２１の中心間距
離に相当）をＰとすると、本発明は、そのピッチＰが４
０μｍ以下のものに好ましく適用される。ＬＳＩベアチ
ップ１０側のバンプ配列は千鳥配列である。
【００１７】すなわち、先の図４を参照して、各バンプ
１１は、同一ピッチの例えば上下２列とされ、上側列Ｕ
Ｌと下側列ＤＬとを相対的に１／２ピッチずらした状態
で配列されている。
１１は、同一ピッチの例えば上下２列とされ、上側列Ｕ
Ｌと下側列ＤＬとを相対的に１／２ピッチずらした状態
で配列されている。
【００１８】バンプ配列に千鳥配列を採用した本発明と
上記従来例と異なる点は、各バンプ１１の横幅をＷ，隣
接するバンプ１１，１１間の距離をＬとして、上記従来
例ではＷとＬを同一寸法としているのに対して、本発明
ではＷとＬの関係をＬ−Ｗ＝６〜２０μｍとしている点
である。
上記従来例と異なる点は、各バンプ１１の横幅をＷ，隣
接するバンプ１１，１１間の距離をＬとして、上記従来
例ではＷとＬを同一寸法としているのに対して、本発明
ではＷとＬの関係をＬ−Ｗ＝６〜２０μｍとしている点
である。
【００１９】なお、この実施形態においても、バンプ１
１の横幅Ｗはバンプ配列方向に沿った幅である。また、
この実施形態では、上記従来例と同じくバンプ１１を平
面視で矩形状としているが、バンプ１１は平面視で円形
であってもよく、その場合の横幅Ｗは直径幅となる。
１の横幅Ｗはバンプ配列方向に沿った幅である。また、
この実施形態では、上記従来例と同じくバンプ１１を平
面視で矩形状としているが、バンプ１１は平面視で円形
であってもよく、その場合の横幅Ｗは直径幅となる。
【００２０】このように、Ｌ−Ｗ＝６〜２０μｍとする
ことにより、必要な絶縁間距離を確保しつつ、隣接する
バンプ１１，１１間の距離Ｌが長くなり、したがって、
その間に余裕をもってリード配線２１を通すことができ
る。
ことにより、必要な絶縁間距離を確保しつつ、隣接する
バンプ１１，１１間の距離Ｌが長くなり、したがって、
その間に余裕をもってリード配線２１を通すことができ
る。
【００２１】すなわち、この関係で各バンプ１１を千鳥
配列とすることにより、リード配線２１のピッチＰが４
０μｍ以下の場合で、ＬＳＩベアチップ１０をフレキシ
ブル配線基板２０上に実装する際、それらの間に５μｍ
のずれが生じたとしても、隣接するバンプ１１，１１
と、その間を通されるリード配線２１とが接触しないよ
うにすることができるとともに、十分な絶縁性が長期間
確保される距離とすることもできる。
配列とすることにより、リード配線２１のピッチＰが４
０μｍ以下の場合で、ＬＳＩベアチップ１０をフレキシ
ブル配線基板２０上に実装する際、それらの間に５μｍ
のずれが生じたとしても、隣接するバンプ１１，１１
と、その間を通されるリード配線２１とが接触しないよ
うにすることができるとともに、十分な絶縁性が長期間
確保される距離とすることもできる。
【００２２】本発明によるベアチップは液晶表示素子の
端子部上にも実装されるが、その被実装面がフレキシブ
ル配線基板である場合、その各種寸法精度（例えば累積
ピッチ公差，リード配線の線幅寸法など）の緩和が見込
めるため、生産工程におけるフレキシブル配線基板の歩
留まりが向上しコスト的メリットが受けられる。
端子部上にも実装されるが、その被実装面がフレキシブ
ル配線基板である場合、その各種寸法精度（例えば累積
ピッチ公差，リード配線の線幅寸法など）の緩和が見込
めるため、生産工程におけるフレキシブル配線基板の歩
留まりが向上しコスト的メリットが受けられる。
【００２３】なお、一般的なベアチップは、その底面の
４辺にバンプ列を備えているが、必ずしもその４辺のバ
ンプ列をすべて本発明の千鳥配列とする必要はなく、特
定のファインピッチ、例えば４０μｍ以下のリード配線
を接続相手とするバンプ列のみを本発明の千鳥配列とす
ればよい。
４辺にバンプ列を備えているが、必ずしもその４辺のバ
ンプ列をすべて本発明の千鳥配列とする必要はなく、特
定のファインピッチ、例えば４０μｍ以下のリード配線
を接続相手とするバンプ列のみを本発明の千鳥配列とす
ればよい。
【００２４】この意味において、本発明は、例えば底面
の１辺のみにバンプ列を備え、そのバンプ列の接続相手
となるリード配線のピッチが４０μｍ以下であるベアチ
ップにも当然に適用される。
の１辺のみにバンプ列を備え、そのバンプ列の接続相手
となるリード配線のピッチが４０μｍ以下であるベアチ
ップにも当然に適用される。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
ＩＣもしくはＬＳＩベアチップを被実装面側に特定のピ
ッチで形成されたリード配線上に面実装するにあたっ
て、ベアチップのバンプ配列を、第１列と第２列とを相
対的に１／２ピッチずらした千鳥配列とし、各バンプの
横幅をＷ，隣接するバンプ間の距離をＬとして、各列に
おける横幅Ｗと距離Ｌの関係をＬ−Ｗ＝６〜２０μｍと
したことにより、ストレート配列に比べて緩やかな位置
合わせ精度をもって、隣接するバンプと、その間に通さ
れるリード配線を接触させることなく、ベアチップを相
手方基板に実装することができる。
ＩＣもしくはＬＳＩベアチップを被実装面側に特定のピ
ッチで形成されたリード配線上に面実装するにあたっ
て、ベアチップのバンプ配列を、第１列と第２列とを相
対的に１／２ピッチずらした千鳥配列とし、各バンプの
横幅をＷ，隣接するバンプ間の距離をＬとして、各列に
おける横幅Ｗと距離Ｌの関係をＬ−Ｗ＝６〜２０μｍと
したことにより、ストレート配列に比べて緩やかな位置
合わせ精度をもって、隣接するバンプと、その間に通さ
れるリード配線を接触させることなく、ベアチップを相
手方基板に実装することができる。
【図１】本発明の実施形態で、バンプを千鳥配列とした
ベアチップをフレキシブル配線基板上に実装したときの
接続部分を示す拡大平面図。
ベアチップをフレキシブル配線基板上に実装したときの
接続部分を示す拡大平面図。
【図２】バンプをストレート配列としたベアチップの底
面図。
面図。
【図３】バンプをストレート配列とした従来のベアチッ
プをフレキシブル配線基板上に実装したときの接続部分
を示す拡大平面図およびその断面図。
プをフレキシブル配線基板上に実装したときの接続部分
を示す拡大平面図およびその断面図。
【図４】千鳥配列とされたバンプの一部分を示す模式
図。
図。
【図５】バンプを千鳥配列とした従来のベアチップをフ
レキシブル配線基板上に実装したときの接続部分を示す
拡大平面図およびその断面図。
レキシブル配線基板上に実装したときの接続部分を示す
拡大平面図およびその断面図。
１０ ベアチップ
１１ バンプ
２０ フレキシブル配線基板
２１ リード配線
Ｗ バンプの横幅
Ｌ 隣接するバンプ間の距離
Ｐ リード配線のピッチ
Claims (3)
- 【請求項１】 少なくとも１辺に複数のバンプを並べた
バンプ列を備え、被実装面側に特定のピッチで形成され
たリード配線を接続相手とするベアチップにおいて、 上記バンプ列が、第１列と第２列とを相対的に１／２ピ
ッチずらした千鳥配列であり、上記各バンプの横幅を
Ｗ，隣接する上記バンプ間の距離をＬとして、上記各列
における上記横幅Ｗと上記距離Ｌの関係が、 Ｌ−Ｗ＝６〜２０μｍ であることを特徴とするベアチップ。 - 【請求項２】 請求項１に記載のベアチップが実装され
たフレキシブル配線基板。 - 【請求項３】 請求項１に記載のベアチップが端子部に
実装された液晶表示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002095443A JP2003297865A (ja) | 2002-03-29 | 2002-03-29 | ベアチップおよび同ベアチップが実装された電気部品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002095443A JP2003297865A (ja) | 2002-03-29 | 2002-03-29 | ベアチップおよび同ベアチップが実装された電気部品 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003297865A true JP2003297865A (ja) | 2003-10-17 |
Family
ID=29387220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002095443A Pending JP2003297865A (ja) | 2002-03-29 | 2002-03-29 | ベアチップおよび同ベアチップが実装された電気部品 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003297865A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027481A (ja) * | 2005-07-19 | 2007-02-01 | Seiko Epson Corp | 半導体装置 |
| JP2007043071A (ja) * | 2005-07-06 | 2007-02-15 | Seiko Epson Corp | 半導体装置 |
| US7777334B2 (en) | 2005-07-06 | 2010-08-17 | Seiko Epson Corporation | Semiconductor device having active element formation region provided under a bump pad |
| US8878365B2 (en) | 2005-07-13 | 2014-11-04 | Seiko Epson Corporation | Semiconductor device having a conductive layer reliably formed under an electrode pad |
| US9666551B1 (en) | 2015-12-09 | 2017-05-30 | Smasung Electronics Co., Ltd. | Semiconductor chip, semiconductor package including the same, and method of manufacturing semiconductor chip |
-
2002
- 2002-03-29 JP JP2002095443A patent/JP2003297865A/ja active Pending
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| JP2007043071A (ja) * | 2005-07-06 | 2007-02-15 | Seiko Epson Corp | 半導体装置 |
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