KR100560009B1 - 반도체 장치 - Google Patents

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샤프 가부시키가이샤
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Abstract

본 발명의 반도체 장치는, 반도체 칩의 엣지로부터의 거리가 상대적으로 작은 위치에 배치된 외주측 돌기 전극 사이에, 상기 엣지로부터의 거리가 상대적으로 큰 위치에 배치된 내주측 돌기 전극에 접합되는 2개의 내주 내측 리드를 갖고 있다. 이 내주 내측 리드 중의 적어도 1개는, 내주측 돌기 전극과의 접합 위치에 대응하여 굴곡되어 있다.
외측 리드, 내부측 돌기 전극, 엣지측 돌기 전극, 리드 배선, 필름 기판

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1의 (a)는 본 발명에서의 COF의 반도체 칩의 일 실시 형태를 도시하는 평면도이고, 도 1의 (b)는 도 1의 (a)에서의 A 부분을 도시하는 주요부의 평면도.
도 2의 (a)는 상기 COF의 상면도이고, 도 2의 (b)는 도 2의 (a) Q-Q'선 화살 표시 단면도.
도 3은 본 발명에서의 COF의 내측 리드와 돌기 전극을 접합할 때에 이용되는 내측 리드 접합 장치를 도시하는 단면도.
도 4의 (a)는 본 발명에서의 COF의 다른 실시 형태를 도시하는 평면도이고, 도 4의 (b)는 도 4의 (a)에서의 B 부분을 도시하는 주요부의 평면도.
도 5의 (a)는 본 발명에서의 COF의 또 다른 실시 형태를 도시하는 평면도이고, 도 5의 (b)는 도 5의 (a)에서의 C 부분을 도시하는 주요부의 평면도.
도 6∼도 8은 본 발명에서의 COF의 또 다른 실시 형태를 도시하는 평면도.
도 9의 (a)는 종래의 COF를 도시하는 평면도이고, 도 9의 (b)는 도 9의 (a)에서의 X 부분을 도시하는 주요부의 평면도.
도 10의 (a)는 종래의 다른 COF를 도시하는 평면도이고, 도 10의 (b)는 도 10의 (a)에서의 Y 부분을 도시하는 주요부의 평면도.
도 11의 (a)는 종래의 또 다른 COF를 도시하는 평면도이고, 도 11의 (b)는 도 11의 (a)에서의 Z 부분을 도시하는 주요부의 평면도.
<도면의 주요 부분에 대한 부호의 설명>
91 ; 입력측 외측 리드
95 : 출력측 외측 리드
98 : 돌기 전극
98a : 외주측 돌기 전극
98b : 내주측 돌기 전극
100 : 내측 리드
101 : 필름 기판
본 발명은 반도체 장치에 관한 것으로, 상세하게는, 파인 피치화된 내측 리드를 갖는 반도체 장치에 관한 것이다.
액정 드라이버용의 패키지로서, LSI 등으로 이루어지는 반도체 칩을 필름 기판 상에 탑재하여 이루어지는 COF(Chip On Film)가 사용된다. COF의 경우, 반도체 칩의 주연부에, 소정의 배열 피치로 돌기 전극이 설치되어 있다. 그리고, 이 돌기 전극은, 상기 반도체 칩과 상기 필름 기판을 접속하기 위한 상기 필름 기판 상의 내측 리드에 접합되어 있다. 즉, 도 9의 (a)에 도시한 바와 같이, 반도체 칩(16) 상에 돌기 전극(18)이 설치되고, 해당 돌기 전극(18)과, 도시하지 않은 필름 기판 에 지지된 내측 리드(10)가 접속된다. 내측 리드(10)는, 도 9의 (b)에 도시한 바와 같이, 반도체 칩(16)의 단변인 엣지로부터 돌기 전극(18)까지 직선적으로 배치되어, 돌기 전극(18)에 접합되어 있다.
최근, 미세 가공 기술의 발달에 수반하여, 반도체 칩(16)의 입출력 단자를 외부 배선에 접속하기 위해, 돌기 전극 수의 증가에 의한 다출력화가 진행되고 있다. 또한, 반도체 장치의 소형화 등의 점에서 반도체 칩(16)의 축소화가 진행되고 있다. 이와 같은 다출력화나 반도체 칩(16)의 축소화를 실현하기 위해서는, 반도체 칩(16) 상의 돌기 전극(18)의 파인 피치화를 진행시킬 필요가 있다.
구체적으로는, 도 10의 (a)에 도시한 바와 같이, 반도체 칩(16)의 주연부에 일렬로 배열되어 형성되어 있는 돌기 전극(19)을 고밀도로 배치하여, 파인 피치화를 도모하고 있다. 이와 같이, 돌기 전극(19)을 고밀도로 배치하기 위해서는, 도 10의 (b)에 도시한 바와 같이, 돌기 전극(19) 사이의 간격을 좁게 하거나, 혹은, 돌기 전극(19)의 폭을 작게 할 필요가 있다.
그러나, 돌기 전극(19) 사이의 간격이나 돌기 전극(19)의 폭을 작게 하면, 돌기 전극(19)과 내측 리드(11)를 접합할 때의 본딩 정밀도가 저하되게 되는 문제가 발생한다. 즉, 반도체 칩(16) 상의 돌기 전극(19)과 필름 기판 상의 내측 리드(11)는 가열 압착에 의해 접합된다. 이 때, 가열 압착 부분에서, 유기물로 이루어지는 필름 기판이 열팽창하여 10㎛∼20㎛ 정도의 신장이 발생하여, 필름 기판 상의 내측 리드(11)의 위치에 변동이 발생한다. 그 때문에, 반도체 칩(16) 상에 형성된 돌기 전극(19)의 형성 위치에 대응하도록 형성된 필름 기판 상의 내측 리드(11)가, 열팽창에 의해, 상기 돌기 전극(19)의 형성 위치로부터 어긋나게 되는 경우가 있다.
상기 열팽창에 의한 내측 리드(11)와 반도체 칩(16) 상의 돌기 전극(19)의 가열 압착 시의 위치 어긋남은, 반도체 칩(16)이 장방형인 경우에는, 특히 긴 변측의 반도체 칩(16)의 단부의 돌기 전극(19)에서 발생하고, 중앙부의 돌기 전극(19)에서는 발생하지 않는다. 이것은, 필름 기판의 열팽창이 반도체 칩(16)의 단부로 갈수록 누적되어 커지기 때문이다.
상기한 바와 같은 내측 리드(11)의 위치 어긋남은, 돌기 전극(19)과 내측 리드(11)와의 접합에서의 본딩 정밀도를 저하시키는 원인이 된다. 즉, 상기 내측 리드(11)의 위치 어긋남에 의해, 가열 압착에 의한 접합 시에, 내측 리드(11)가 접합되어야 할 돌기 전극(19) 이외의 돌기 전극에 접촉하여, 쇼트나 누설 불량을 초래하게 된다.
이러한 이유로부터, 돌기 전극(19) 사이의 간격이나 돌기 전극(19)의 폭을 작게 하는 것에는 한계가 있으며, 따라서, 내측 리드(11)의 파인 피치화에도 한계가 있다. 구체적으로는, 현재 양산되고 있는 도 10의 (a)에 도시한 COF에서는, 도 10의 (b)에 도시한 바와 같이, 돌기 전극(19)의 폭 w10은 25㎛이고, 돌기 전극(19) 사이의 거리 d10이 15㎛로 되어 있다. 이에 의해, 돌기 전극(19)의 배열 피치 m10은 40㎛로 된다. 즉, 현재의 본딩 정밀도에서는, 상기 COF의 내측 리드의 피치 p10은 40㎛ 정도로 된다. 이와 같이, 도 10의 (a)에 도시한 COF에서는, 상기한 돌기 전 극(19) 사이의 간격을 축소하거나, 돌기 전극(19)의 폭을 축소함으로써, 쇼트나 누설 불량이 발생할 가능성이 있어, 한층 더한 파인 피치화를 도모하는 것은 곤란하였다.
따라서, 파인 피치화를 도모하는 다른 방법으로서, 도 11의 (a)에 도시한 바와 같이, 반도체 칩(16)의 주연부에, 지그재그 형상으로 돌기 전극(17a, 17b)을 배치하는 기술이 제안되어 있다(예를 들면, 일본국 공개 특허 공보 「특개평7-335692호 공보(1995년 12월 22일 공개)」, 일본국 공개 특허 공보 「특개2000-269611호 공보(2000년 9월 29일 공개)」 등). 이와 같이, 지그재그 형상으로 돌기 전극(17a, 17b)을 배치한 경우에는, 외주측에 위치하는 돌기 전극(이하, 외주측 돌기 전극으로 기재함)(17a)은, 도 9의 (a), 도 9의 (b)에 기초하여 설명한 바와 같이, 반도체 칩(16)의 엣지로부터 직선적으로 배치되는 내측 리드(12a)에 접합된다. 또한, 내주측에 위치하는 돌기 전극(이하, 내주측 돌기 전극으로 기재함)(17b)에는, 반도체 칩(16)의 엣지로부터 외주측 돌기 전극(17a) 사이를 관통하여, 1개의 내측 리드(12b)가 배치된다.
이 때, 외주측 돌기 전극(17a) 사이에는, 도 11의 (b)에 도시한 바와 같이, 내주측 돌기 전극(17b)에 접합되는 내측 리드(12b)가 외주측 돌기 전극(17a)에 접촉하지 않도록, 소정의 스페이스가 형성된다. 또한, 내주측 돌기 전극(17b)은, 외주측 돌기 전극(17a) 사이를 관통하는 내측 리드(12b)에 직선적으로 접합되도록 배치된다.
이와 같이, 외주측 돌기 전극(17a) 사이에, 내측 리드(12b)를 배치하기 위한 스페이스가 확보되기 때문에, 외주측 돌기 전극(17a)의 배열 피치는, 도 10의 (a)에 도시한 COF의 돌기 전극(19)의 배열 피치보다 작아진다. 한편, 도 11의 (a)에 도시한 COF에서는, 돌기 전극(17a, 17b)이 지그재그 형상으로 배치되어 있기 때문에, 반도체 칩(16) 상에는, 도 10의 (a)에 도시한 COF와 마찬가지로, 고밀도로 돌기 전극(17a, 17b)을 배치할 수 있다.
그러나, 지그재그 형상으로 돌기 전극이 형성된 상기 종래의 COF이어도, 파인 피치화는 기껏해야 35㎛ 정도라는 문제를 갖고 있다.
즉, 도 11의 (b)에 도시한 바와 같이, 15㎛의 폭 v11을 갖는 내측 리드(12a, 12b)가, 25㎛의 폭 w11을 갖는 돌기 전극(17a, 17b)의 중심을 관통하도록 접합되며, 외주측 돌기 전극(17a) 사이에 배치되는 내측 리드(12b)와 외주측 돌기 전극(17a)과의 거리 f11이 15㎛인 경우, 내측 리드의 피치 p11은 35㎛로 된다.
한층 더한 파인 피치화를 도모하기 위해서는, 돌기 전극(17a)의 폭을 축소하면 되지만, 돌기 전극(17a)의 폭을 작게 함으로써, 반도체 칩(16)과 내측 리드(12a, 12b)와의 가열 압착에 의한 접합 정밀도가 저하되어, 내측 리드(12a, 12b)의 위치 어긋남이 발생하기 쉬워진다. 내측 리드(12b)의 위치 어긋남은, 상기한 바와 같이, 쇼트나 누설 불량을 야기하는 원인이 된다. 그 때문에, 도 11의 (b)에 도시한 COF에서 돌기 전극(17a, 17b)의 폭을 축소하면, 내측 리드(12a, 12b)의 본딩 정밀도를 높여야만 하므로, 현재의 본딩 정밀도로는 내측 리드의 한층 더 한 파일 피치화는 곤란하다.
이와 같이, 종래의 COF에서는, 파인 피치화에 한계가 있어, 35㎛ 이하의 내측 리드 피치를 달성하는 것이 곤란하다고 하는 문제가 있다. 내측 리드의 파인 피치화를 실현할 수 없으면, 반도체 칩의 사이즈의 축소화를 달성할 수 없게 된다. 또한, 웨이퍼 내에서의 반도체 칩의 수율을 향상시킬 수 없어, 비용 삭감을 도모하는 것이 곤란하게 된다.
본 발명의 목적은, 내측 리드의 본딩 정밀도를 향상시키지 않고 현재의 본딩 정밀도로, 내측 리드의 파인 피치화를 실현할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 반도체 장치는, 반도체 칩 상에, 상기 반도체 칩의 엣지로부터의 거리가 상대적으로 작은 위치에 배치된 엣지측 돌기 전극과, 상기 엣지로부터의 거리가 상대적으로 큰 위치에 배치된 내부측 돌기 전극을 포함하며, 필름 기판 상에 형성된 리드 배선이, 상기 엣지측 돌기 전극 및 상기 내부측 돌기 전극에 접합되어 이루어지는 반도체 장치로서, 상호 인접하는 상기 엣지측 돌기 전극 사이에는, 상기 내부측 돌기 전극에 접합되는 적어도 2개의 내부측 돌기 전극용 리드 배선이 설치되고, 상기 내부측 돌기 전극용 리드 배선 중의 적어도 1개는, 상기 내부측 돌기 전극과의 접합 위치에 따라 굴곡되어 있다.
상기 구성에 따르면, 엣지측 돌기 전극 사이에 2개 이상의 내부측 돌기 전극용 리드 배선이 형성되며, 이 중 적어도 1개의 내부측 돌기 전극용 리드 배선이 굴 곡되어 있다. 즉, 내부측 돌기 전극용 리드 배선은, 내부측 돌기 전극의 배치 위치에 따라, 해당 내부측 돌기 전극과의 접합이 가능해지도록 굴곡되어 있다.
이 때문에, 엣지측 돌기 전극 사이에서, 2개 이상의 내부측 돌기 전극용 리드 배선이 상호 접촉하지 않는 범위 내에서, 내부측 돌기 전극용 리드 배선을 파인 피치화하여 형성해도, 해당 내부측 돌기 전극용 리드 배선과 내부측 돌기 전극을 적합하게 접합할 수 있다. 즉, 내부측 돌기 전극용 리드 배선이 내부측 돌기 전극의 배치 위치에 대응하여 굴곡하는 구성으로 함으로써, 엣지측 돌기 전극 사이에서의 내부측 돌기 전극용 리드 배선의 피치에 상관없이, 내부측 돌기 전극의 피치에 따라, 해당 내부측 돌기 전극과 내부측 돌기 전극용 리드 배선을 접합할 수 있다.
따라서, 엣지측 돌기 전극 사이에서의 내부측 돌기 전극용 리드 배선을 파인 피치화함으로써, 내주측 돌기 전극에 접합되는 내부측 돌기 전극용 리드 배선의 수를 증가시킬 수 있다. 그 결과, 리드 배선의 파인 피치화를 도모할 수 있다.
또한, 본 발명의 반도체 장치는, 상기의 반도체 장치에서, 상기 내부측 돌기 전극용 리드 배선은, 상기 내부측 돌기 전극과의 접합 위치보다 상기 엣지측 돌기 전극 사이에서, 피치가 작아지도록 형성되어 있는 것이 바람직하다.
상기의 구성에 따르면, 엣지측 돌기 전극 사이에서의 내부측 돌기 전극용 리드 배선의 피치는, 내부측 돌기 전극에 접합하고 있는 내부측 돌기 전극용 리드 배선의 피치보다 작게 되어 있다. 즉, 엣지측 돌기 전극 사이에는, 내부측 돌기 전극용 리드 배선이 집약하도록 배치되어 있다. 그 때문에, 엣지측 돌기 전극 사이에 의해 많은 내부측 돌기 전극용 리드 배선을 배치할 수 있으므로, 고밀도로 배치 된 내부측 돌기 전극에 접합할 수 있다. 이에 의해, 내부측 돌기 전극의 고밀도화, 및 리드 배선의 파인 피치화를 도모할 수 있다.
또한, 본 발명의 반도체 장치는, 상기의 반도체 장치에서, 상기 반도체 칩은 4개의 엣지를 갖고, 해당 엣지 중의 적어도 1개의 엣지의 주연부에, 상기 엣지측 돌기 전극 및 상기 내부측 돌기 전극이 설치되고, 해당 내부측 돌기 전극의 수는 엣지측 돌기 전극의 수보다 많아도 된다.
상기의 구성에 따르면, 1개의 엣지의 주연부에 설치되는 엣지측 돌기 전극의 수를 내부측 돌기 전극의 수보다 적게 함으로써, 엣지측 돌기 전극 사이에, 내부측 돌기 전극용 리드 배선을 배치하기 위한 영역을 확보하는 것이 가능하게 된다. 이에 의해, 내부측 돌기 전극과 내부측 돌기 전극용 리드 배선과의 접합을 용이하게 할 수 있다. 따라서, 내부측 돌기 전극용 리드 배선과 엣지측 돌기 전극과의 접촉을 방지하여, 리드 배선의 쇼트나 누설 불량을 저감할 수 있다.
또한, 본 발명의 반도체 장치는, 상기의 반도체 장치에서, 상기 내부측 돌기 전극은, 또한, 반도체 칩의 엣지로부터의 거리가 상대적으로 작은 위치에 배치된 제1 내부측 돌기 전극과, 상기 엣지로부터의 거리가 상대적으로 큰 위치에 배치된 제2 내부측 돌기 전극을 포함하며, 상기 제2 내부측 돌기 전극에 접합되는 내부측 돌기 전극용 리드 배선은, 상호 인접하는 상기 제1 내부측 돌기 전극 사이의 적어도 일부에 설치되어 있어도 된다.
상기 구성에 따르면, 반도체 칩의 엣지로부터의 거리가 다른 위치에 배치된 제1 내부측 돌기 전극과 제2 내부측 돌기 전극이 구비되어 있는 경우에도, 제1 내 부측 돌기 전극 사이에, 적어도 1개의 내부측 돌기 전극용 리드 배선을 설치함으로써, 리드 배선의 파인 피치화를 도모할 수 있다.
본 발명의 또 다른 목적, 특징, 및 우수한 점은, 이하에 도시하는 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이익은 첨부 도면을 참조한 다음 설명에서 명백해질 것이다.
〔제1 실시 형태〕
본 발명의 일 실시 형태에 대하여 도 1 내지 도 4에 기초하여 설명하면, 이하와 같다.
본 실시 형태의 COF(Chip On Film, 반도체 장치)는, 도 2의 (b)에 도시한 바와 같이, 필름 기판(101)에 지지된 내측 리드(리드 배선)(100)와, 반도체 칩(96)에 설치된 돌기 전극(98)이 상호 대향하도록 배치되고, 내측 리드(100)와 돌기 전극(98)이 전기적으로 접속되어 있다.
필름 기판(101) 상의 내측 리드(100) 상에는, 내열성이 우수한 폴리이미드계나 폴리우레탄계의 재료로 이루어지는 보호막으로서의 솔더 레지스트(94)가 형성되어 있다. 이 솔더 레지스트(94)는, 도전성이나 이온성의 이물의 부착에 의한 내측 리드(100)의 부식이나 누설 문제점 등을 방지하기 위해 설치되어 있다. 또한, 상기 솔더 레지스트(94)는, 외력에 의한 내측 리드(100)의 단선을 방지하고, 절곡 시에 내측 리드(100)를 보호한다. 또한, 솔더 레지스트(94)는 3㎛∼30㎛의 두께로 형성되어 있다. 또한, 돌기 전극(98)과 내측 리드(100)를 접합하기 위해, 예를 들면, 에폭시계의 언더필재를 유입하여 경화시켜 이루어지는 수지(99)가 형성되어 있 다.
상기 COF는, 도 2의 (a)에 도시한 바와 같이, 반도체 칩(96)의 입출력 단자가 내측 리드(100)(도 2의 (b))를 통해, 외부 배선인 입력측 외측 리드(91)와, 출력측 외측 리드(95)에 접속되어 있다. 일반적으로, 입력측 외측 리드(91)는 비교적 성긴 피치로 형성되고, 출력측 외측 리드(95)는 최근의 다출력화에 수반하여, 파인 피치화되어 있다. 현재는 480 출력의 COF가 양산화되어 있다.
상기 필름 기판(101)은, 폴리이미드계 등의 절연성의 유기물로서, 자유롭게 절곡이 가능한 두께를 갖고 있다. 해당 필름 기판(101)에 지지되는 내측 리드(100)는 동박으로 형성되며, 주석 도금이 실시되어 있다. 내측 리드(100)의 두께는 8㎛∼12㎛이다. 또한, 내측 리드(100)의 길이는, 반도체 칩(96) 상의 돌기 전극(98)의 형성 위치에 따라, 반도체 칩(96)의 단변(엣지)으로부터 100㎛ 이상 500㎛ 이하의 범위 내의 길이로 되도록 형성되어 있는 것이 바람직하다.
또한, 상기 돌기 전극(98)은, 그 형상은 특별히 한정되지 않지만, 예를 들면, 도 1의 (a)에 도시한 바와 같이, 긴 변이 60㎛∼120㎛이고, 짧은 변이 15㎛∼40㎛인 장방형이며, 10㎛∼18㎛의 두께를 갖고 있다. 상기 돌기 전극(98)은 금으로 형성되며, 내측 리드(100)와 금-주석 금속간 접합에 의해 접합된다.
상기 COF의 반도체 칩(96)은, 도 2의 (a)에 도시한 바와 같이, 그 형상은 특별히 한정되지 않지만, 예를 들면, 긴 변이 8㎜∼22㎜이고, 짧은 변이 1㎜∼2.5㎜인 장방형이다. 상기 반도체 칩(96)에는, 도 1의 (a)에 도시한 바와 같이, 그 주연부에 , 반도체 칩(96)의 엣지인 단변에 평행하며, 또한 소정의 배열 피치로 돌기 전극(98a)이 형성되어 있다. 또한, 반도체 칩(96)의 단변으로부터의 거리를 상기 돌기 전극(98a)과는 다르게 하여, 반도체 칩(96)의 단변에 평행하며, 또한 소정의 배열 피치로 돌기 전극(98b)이 형성되어 있다. 즉, 상기 반도체 칩(96)에서는, 그 단변으로부터의 거리를 다르게 하여, 소정 피치로 형성된 돌기 전극(98a) 및 돌기 전극(98b)이 2열로 형성되어 있다.
이하에서는, 반도체 칩(96)의 단변으로부터의 거리가 상대적으로 작은 돌기 전극(98a)을 외주측 돌기 전극(엣지측 돌기 전극)(98a)으로 기재하고, 반도체 칩(96)의 단변으로부터의 거리가 상대적으로 큰 돌기 전극(98b)을 내주측 돌기 전극(내부측 돌기 전극)(98b)으로 기재한다. 또한, 외주측 돌기 전극(98a), 내주측 돌기 전극(98b) 중 어느 한쪽 또는 양방을 가리키는 경우에는, 돌기 전극(98)으로 기재한다.
또한, 본 실시 형태에서는, 도 1의 (a)에 도시한 바와 같이, 반도체 칩(96)이 갖는 4변 중 1변의 주연부에, 외주측 돌기 전극(98a) 및 내주측 돌기 전극(98b)이 2열로 형성되고, 나머지 3변(이하, 다른 변으로 기재함)의 주연부에는, 1열의 돌기 전극만이 배치되어 있는 경우에 대해 설명하지만, 다른 변의 적어도 1변에 2열의 돌기 전극이 배치되어 있어도 된다.
도 1의 (b)에 도시한 바와 같이, 상기 외주측 돌기 전극(98a)의 배열 피치는, 내주측 돌기 전극(98b)의 배열 피치보다 크게 되어 있다. 즉, 외주측 돌기 전극(98a) 사이의 거리는, 내주측 돌기 전극(98b) 사이의 거리보다 크게 되어 있다. 그 때문에, 본 실시 형태에서는, 인접하는 2개의 외주측 돌기 전극(98a)의 설치 위 치에 협지되도록, 2개의 내주측 돌기 전극(98b)이 형성되어 있다. 그렇기 때문에, 내주측 돌기 전극(98b)의 수는 외주측 돌기 전극(98a)의 수와 동등 이상으로 되어 있다.
또한, 도 1의 (a)에 도시한 바와 같이, 내주측 돌기 전극(98b) 중의 양단에 위치하는 돌기 전극은, 반도체 칩(96)의 다른 변에 배치된 돌기 전극과 교차하는 것을 피하기 위해, 외주측 돌기 전극(98a) 중의 양단에 위치하는 돌기 전극보다 내측에 배치되어 있다.
반도체 칩(96) 상에 설치된 외주측 돌기 전극(98a) 및 내주측 돌기 전극(98b)은, 도 1의 (a)에 도시한 바와 같이, 각각, 필름 기판(101)(도 2의 (a))에 설치된 내측 리드(100a, 100b)에 의해, 전기적으로 접합되어 있다. 또한, 이하에서는, 외주측 돌기 전극(98a)에 접합되는 내측 리드(100a)를 외주 내측 리드(100a)로 기재하고, 내주측 돌기 전극(98b)에 접합되는 내측 리드(100b)를 내주 내측 리드(내부측 돌기 전극용 리드 배선)(100b)로 기재한다. 또한, 외주 내측 리드(100a), 내주 내측 리드(100b) 중 어느 한쪽 또는 양방을 가리키는 경우에는, 내측 리드(100)로 기재한다.
외주 내측 리드(100a)·내주 내측 리드(100b)는, 각각, 반도체 칩(96)의 단변으로부터, 외주측 돌기 전극(98a)·내주측 돌기 전극(98b) 각각의, 상기 단변에 평행한 대향하는 2변에 직교하도록 배치된다. 상기 외주 내측 리드(100a)·내주 내측 리드(100b)는, 이 대향하는 2변의 거의 중심을 관통하여, 외주측 돌기 전극(98a)·내주측 돌기 전극(98b) 상에 직선 형상으로 배치되도록 설계되어 있다.
그렇기 때문에, 도 1의 (b)에 도시한 바와 같이, 외주측 돌기 전극(98a)의 배열 피치와, 외주측 돌기 전극(98a)에 접합된 외주 내측 리드(100a)의 피치(이하, 외주 내측 리드(100a)의 접합 피치로 기재함) p(o)1은 거의 동일한 피치로 된다. 또한, 내주측 돌기 전극(98b)의 배열 피치와, 내주측 돌기 전극(98b)에 접합된 내주 내측 리드의 피치(이하, 내주 내측 리드(100b)의 접합 피치로 기재함) p(i)1은 동일한 피치로 된다.
본 실시 형태에서는, 상기한 바와 같이, 외주측 돌기 전극(98a)과 내주측 돌기 전극(98b)이 2열로 형성되어 있기 때문에, 외주 내측 리드(100a)는, 내주측 돌기 전극(98b)에 접촉하지 않도록 형성될 필요가 있다. 또한, 본 실시 형태에서는, 상기한 바와 같이, 인접하는 2개의 외주측 돌기 전극(98b)의 배치 위치에 협지되도록, 2개의 내주측 돌기 전극(98a)이 배치되어 있기 때문에, 외주측 돌기 전극(98a) 사이에는 2개의 내주 내측 리드(100b)가 배치된다. 그 때문에, 외주측 돌기 전극(98a) 사이에 배치되는 2개의 내주 내측 리드(100b)가 상호 접촉하지 않도록, 또한 외주측 돌기 전극(98a)에 접촉하지 않도록 배치할 필요가 있다.
구체적으로는, 도 1의 (a)에 도시한 바와 같이, 외주측 돌기 전극(98a) 상에 배치되는 외주 내측 리드(100a)는, 반도체 칩(96)의 단변으로부터 외주측 돌기 전극(98a) 상에서 직선 형상으로 되며, 또한, 외주측 돌기 전극(98a)의 상기 단변에 평행한 대향하는 2변과 교차하도록 배치된다. 그리고, 외주 내측 리드(100a)가 내주측 돌기 전극(98b)에 접촉하지 않도록, 반도체 칩(96) 상에서의 외주 내측 리드(100a)의 선단부는, 내주측 돌기 전극(98b)의 형성 위치에 달하기 직전의 위치에 배치된다.
이에 대하여, 내주측 돌기 전극(98b) 상에 배치되는 내주 내측 리드(100b)는, 도 1의 (a)에 도시한 바와 같이, 반도체 칩(96)의 단변으로부터 외주측 돌기 전극(98a) 사이에 배치되는 2개의 내주 내측 리드(100b)가, 상호 접촉하지 않도록, 또한 외주측 돌기 전극(98b)에 접촉하지 않도록, 외주측 돌기 전극(98b) 사이에 직선 형상으로 배치된다. 또한, 내주 내측 리드(100b)와 내주측 돌기 전극(98b)과의 접합을 가능하게 하기 위해, 외주측 돌기 전극(98a)의 배치 위치와 내주측 돌기 전극(98b)과의 배치 위치와의 사이에서, 내주측 돌기 전극(98b)의 배치 위치에 따라 내주 내측 리드(100b)가 굴곡되어 있다. 이에 의해, 내주측 돌기 전극(98b)의 상기 단변에 평행한 대향하는 2변을 직선적으로, 내주 내측 리드(100b)가 통과하여, 내주측 돌기 전극(98b)과 내주 내측 리드(100b)가 접합된다.
구체적으로는, 내주측 돌기 전극(98b)과의 접합 위치에 맞춰, 외주측 돌기 전극(98a) 사이에서의 2개의 내주 내측 리드(100b)의 거리를 넓히도록, 상기 내주 내측 리드(100b)는, 외주측 돌기 전극(98a) 사이를 통과한 위치에서 굴곡하고 있다. 또한, 내주 내측 리드(100b)는, 내주측 돌기 전극(98b)의 상기 대향하는 2변과 교차할 수 있도록, 내주측 돌기 전극(98b)의 형성 위치의 직전에서, 다시 굴곡하고 있다.
상기한 바와 같이, 외주측 돌기 전극(98a) 형성 위치와 내주측 돌기 전극(98b)과의 형성 위치와의 사이에서, 내주 내측 리드(98b)를 굴곡시킴으로써, 내주 내측 리드(100b)의 접합 피치와, 외주측 돌기 전극(98a) 사이에 배치되는 2개의 내주 내측 리드(100b)의 피치(이하, 내주 내측 리드(100b)의 전극간 피치로 기재함)를 다르게 할 수 있다. 특히, 내주 내측 리드(100b)의 전극간 피치는, 외주측 돌기 전극(98a) 사이에 배치되는 2개의 내주 내측 리드(100b)가 상호 접촉하지 않을 정도의 크기이면 되기 때문에, 내주 내측 리드(100b)의 접합 피치보다 작게 하는 것이 가능하다. 이에 의해, 내주측 돌기 전극(98b)에 접합되는 내주 내측 리드(100b)의 수를 증사시킬 수 있다.
이와 같이, 외주측 돌기 전극(98a) 사이에 형성되는 내주 내측 리드(100b)의 전극간 피치를 미세화함으로써, 돌기 전극(98)을 고밀도로 배치하고, 돌기 전극(98)의 파인 피치화, 내측 리드(100)의 파인 피치화를 도모할 수 있다.
또한, 상기 내주 내측 리드(100b)는, 후술하는 내주 내측 리드(100b)와 내주측 돌기 전극(98b)과의 접합 시에 발생하는 내주 내측 리드(100b)의 단선이나 크랙을 방지하기 위해, 굴곡 위치에서 R(Radius; 반경) 0.05㎜∼0.2㎜로 하는 것이 바람직하다.
또한, 외주측 돌기 전극(98a) 사이의 거리는, 상기한 바와 같이, 외주측 돌기 전극(98a) 사이에 배치되는 2개의 내주 내측 리드(100b)가 상호 접촉하지 않고, 또한 외주측 돌기 전극(98a)에 접촉하지 않도록 배치할 수 있는 거리이다.
구체적으로는, 외주측 돌기 전극(98a)과 내주 내측 리드(100b)와의 거리는 15㎛ 정도 확보하는 것이 바람직하다. 또한, 내측 리드(100)의 파인 피치화를 도모하기 위해서는, 내주 내측 리드(100b)의 전극간 피치는 30㎛ 이하로 하는 것이 바람직하기 때문에, 내측 리드(100)의 폭은 15㎛ 이하로 하는 것이 바람직하다. 이에 의해, 외주측 돌기 전극(98a) 상에 접합되는 외주 내측 리드(100a)가, 설령 외주측 돌기 전극(98a) 상으로부터 돌출되어 접합된 경우에도, 쇼트나 누설 불량을 방지할 수 있다.
다음으로, 상기 COF의 제조 방법에 대하여 설명한다.
상기 COF의 필름 기판(101)으로서, 상기한 바와 같이 자유롭게 절곡이 가능한 두께이고, 또한 도 2의 (a)에 도시한 바와 같이, 스프로켓 홀(93)을 사용한 장치에서의 반송이 가능해지는 두께의 것을 사용한다. 또한, 이 필름 기판(101)에는, 내측 리드(100)를 형성하기 위한 동박이 5㎛∼9㎛의 두께로 형성되어 있는 것이 바람직하고, 8㎛ 이하인 것이 보다 바람직하다. 동박을 갖는 필름 기판(101)은, 구체적으로는, 상기한 폴리이미드계의 유기물로 이루어지는 기재에, Cr이나 Ni 등의 금속을 스퍼터법에 의해 부착시키고, 이 금속 상에 도금법에 의해 동박을 형성하는 메탈라이즈법에 의해 제작된다. 혹은, 동박에 폴리이미드와니스를 칠하여 경화시키는 캐스팅법에 의해서도 제작할 수 있다.
계속해서, 필름 기판(101) 상의 동박을 에칭하여, 원하는 배선 패턴으로 내측 리드(100)를 형성한다. 상기한 바와 같이, 동박이 5㎛∼9㎛인 박막 형상으로 형성되어 있는 경우에는, 내측 리드(100)의 파인 피치화를 행하는 것이 가능하게 되어 있다. 또한, 필름 기판(101)에 지지되도록 동박을 형성하고 있기 때문에, 내측 리드(100)가 필름 기판(101) 상에 고정되어 있다. 그 때문에, 내측 리드(100)가 갖는 폭이 1㎛∼15㎛로 가늘고, 또한 내주측 돌기 전극(98b)의 배치 위치에 따 라 내측 리드(100b)가 굴곡하는 경우에도, 내측 리드(100)의 변형이나 단선 등의 불량을 초래하지 않는다.
구체적으로는, 두께가 5㎛인 동박을 이용한 경우에는, 내측 리드(100)를 폭 1㎛ 이상 15㎛ 이하로 형성하고, 또한 내측 리드(100)의 피치를 15㎛로 형성하는 것이 가능하다. 또한, 상기의 방법에 의해, 필름 기판(101) 상에 내측 리드(100)를 형성한 경우, 필름 기판(101)과 내측 리드(100)와의 밀착 강도는 5N/cm 이상으로 할 수 있다. 또한, 상기의 방법에 의해 형성된 내측 리드(100)의 길이의 변동은 ±20㎛이다.
이와 같이 내측 리드(100)를 형성한 후, 내측 리드(100)의 소정 영역을 피복하도록 솔더 레지스트(94)를 형성한다.
계속해서, 내측 리드(100)가 형성된 필름 기판(101)과, 돌기 전극(98)이 형성된 반도체 칩(96)을, 내측 리드 접합 장치를 이용하여 접합한다. 즉, 도 3에 도시한 바와 같이, 내측 리드 접합 장치의 본딩 스테이지(112) 상에 반도체 칩(96)을 고정한다. 또한, 상기 내측 리드 접합 장치의 고정 클램퍼(111)를 이용하여, 내측 리드(100) 상의 솔더 레지스트(94)가 형성된 영역에서, 필름 기판(101)을 고정한다. 이 때, 필름 기판(101) 상의 내측 리드(100)와, 반도체 칩(96)에 구비된 돌기 전극(98)이 대향하도록, 필름 기판(101) 및 반도체 칩(96)을 고정한다.
그 후, 필름 기판(101)의 내측 리드(100)와, 반도체 칩(96)의 돌기 전극(98)의 위치 정합을 행하여, 도 3에 도시한 바와 같이, 내측 리드 접합 장치의 가열 툴(110)과 본딩 스테이지(112)를 도면에서의 화살표 방향으로 이동시킨다. 또한, 상기의 위치 정합을 적합하게 행하기 위해, 도 1의 (a)에 도시한 내측 리드(100) 중, 양단에 위치하는 내측 리드(100)에 직교하도록, 50㎛∼100㎛의 길이를 갖는 돌기 형상의 위치 결정 볼록부(도시 생략)를 형성해 두어도 된다.
이에 의해, 필름 기판(101)과 반도체 칩(96)이, 가열 툴(110) 및 본딩 스테이지(112)에 협지되고, 상기 내측 리드(100)와 돌기 전극(98)과의 접합 위치에 수지(99)(도 2의 (b))를 도포하여, 0.5s∼3s 사이의 가열 압착함으로써, 상기 내측 리드(100)와 돌기 전극(98)이 수지(99)에 의해 접합된다. 또한, 이 가열 압착 시에는, 본딩 스테이지(112) 및 가열 툴(110)을 소정 온도로까지 가열하여 행한다. 이와 같이 하여, 내측 리드(100) 표면의 주석과 돌기 전극(98)의 금이 금속간 접합에 의해 전기적으로 접속된다.
상기에서 설명한 바와 같이, 도 1의 (a)에 도시한 COF는, 종래의 내측 리드 접합 장치의 본딩 정밀도로 제조할 수 있다. 즉, 본 실시 형태의 COF는, 종래의 본딩 정밀도로 제조함으로써, 내측 리드의 변형이나 단선, 누설 불량 등을 초래하지 않고, 반도체 칩(96)에 탑재되는 돌기 전극 수를 증가시켜, 내측 리드의 피치를 향상시킬 수 있다.
또한, 본 실시 형태에서는, 내측 리드 접합 장치를 이용하고 있기 때문에, 내측 리드(100)와 돌기 전극(98)과의 가열 압착을 행할 때에 발생하는 응력에 의해, 반도체 칩(96)의 단변 상에 배치되는 내측 리드(100)에 손상(115)이 발생하는 경우가 있다. 이러한 손상(115)은 내측 리드(100)의 단선이나 크랙을 야기한다. 그 때문에, 반도체 칩(96)의 단변 상에 위치하는 내측 리드(100)는, 필름 기판(101) 상에서 직선 형상으로 되도록 형성해 두는 것이 바람직하다.
또한, 도 1의 (a)에 도시한 COF에서는, 인접하는 2개의 외주측 돌기 전극(98a)의 설치 위치에 협지되도록, 2개의 내주측 돌기 전극(98b)이 설치되어 있기 때문에, 외주측 돌기 전극(98a) 사이에는, 2개의 내주 내측 리드(100b)가 배치되어 있지만, 이에 한정되는 것은 아니다. 즉, 도 4의 (a)에 도시한 바와 같이, 인접하는 2개의 외주측 돌기 전극(58a)의 설치 위치에 협지되도록, 3개의 내주측 돌기 전극(58b)을 설치해도 된다. 이 경우, 외주측 돌기 전극(58a) 사이에는, 3개의 내주 내측 리드(50b)가 배치되게 된다.
외주측 돌기 전극(58a) 사이에, 3개의 내주 내측 리드(50b)를 배치한 경우에도, 상기와 마찬가지로, 반도체 칩(96)의 단변으로부터, 외주측 돌기 전극(58a) 사이에 배치되는 3개의 내주 내측 리드(50b)가 상호 접촉하지 않도록, 또한 해당 내주 내측 리드(50b)가 외주측 돌기 전극(58a)에 접촉하지 않도록, 3개의 내주 내측 리드(50b)가 직선 형상으로 배치된다.
그리고, 내주 내측 리드(50b)와 내주측 돌기 전극(58b)과의 접합을 가능하게 하기 위해, 도 4의 (b)에 도시한 바와 같이, 외주측 돌기 전극(58a)의 형성 위치와 내주측 돌기 전극(58b)과의 형성 위치 사이에서, 3개의 내주 내측 리드(50b) 중, 양단의 2개의 내주 내측 리드가 굴곡되어 있다. 이에 대하여, 외주측 돌기 전극(50a) 사이에 배치되는 3개의 내주 내측 리드(50b) 중, 한가운데에 배치되는 내주 내측 리드는, 반도체 칩(96)의 단변으로부터, 내주측 돌기 전극(58b)까지 굴곡되지 않고, 직선 형상으로 배치되어 있다.
이에 의해, 외주측 돌기 전극(50a)의 배열 피치를 작게 함과 함께, 내주측 돌기 전극(58b)의 배열 피치를 작게 할 수도 있기 때문에, 반도체 칩(96) 상에 탑재되는 돌기 전극(58)의 고밀도화를 도모할 수 있다.
또한, 도 4의 (a)에 도시한 COF에서는, 외주측 돌기 전극(50a) 사이에 배치되는 3개의 내주 내측 리드(50b) 중, 한가운데에 배치되는 내주 내측 리드를 굴곡시키지 않고 직선 형상으로 형성하고 있지만, 양단에 배치되는 내주 내측 리드(50b)와 마찬가지로 굴곡시켜도 된다. 혹은, 3개의 내주 내측 리드(50b) 중, 1개만을 굴곡시켜도 된다. 즉, 내주 내측 리드(50b) 중 어느 것을 굴곡시킬지는, 외주측 돌기 전극(50a) 및 내주측 돌기 전극(50b)의 배치 위치에 따라 설정하면 되고, 특별히 한정되는 것은 아니다.
또한, 외주측 돌기 전극 사이에 배치되는 내주 내측 리드의 수도, 상기 2개 또는 3개로 한정되는 것이 아니라, 4개 이상이어도 마찬가지로 적용할 수 있다.
또한, 본 발명은, 상기한 실시 형태에 한정되는 것이 아니라, 본 발명의 범위 내에서 다양하게 변경이 가능하다. 예를 들면, 본 실시 형태에서는, 필름 기판(101) 상의 동박을 사용하여, 내측 리드(100)를 형성하는 방법에 대하여 설명하였지만, 내측 리드(100) 이외의 배선을 형성하는 경우에도, 상기한 방법을 마찬가지로 적용할 수 있다. 또한, 내측 리드(100)와 함께, 다른 배선을 형성하는 것도 가능하다.
또한, 본 실시 형태에서는 COF를 예로 들어 설명하였지만, 이에 한정되는 것도 아니다. 즉, 내측 리드의 피치를 40㎛ 이하로 형성한 경우에, 내측 리드의 강 도나, 내측 리드와 필름 기판과의 밀착 강도 등을 충분히 확보할 수 있는 것이면 된다. 단, TCP(Tape Carrier Package) 등에서는, 내측 리드의 피치를 40㎛ 이하로 한 경우에는, 내측 리드의 강도를 확보할 수 없을 가능성이 있기 때문에, COF 등을 사용하는 것이 바람직하다.
〔제2 실시 형태〕
본 발명의 다른 실시 형태에 대하여 도 5에 기초하여 설명하면, 이하와 같다. 또한, 설명의 편의상, 상기한 제1 실시 형태의 도면에 도시한 부재와 동일한 기능을 갖는 부재에 대해서는, 동일한 부호를 붙이고, 그 설명을 생략한다.
본 실시 형태의 반도체 칩(96)에는, 도 5의 (a)에 도시한 바와 같이, 상기 반도체 칩(96)의 단변으로부터의 거리를 다르게 하여, 소정 피치로 형성된 돌기 전극이 3열로 형성되어 있다. 이하에서는, 반도체 칩(96)의 단변으로부터 각 돌기 전극까지의 거리가 상대적으로 작은 쪽으로부터 순서대로, 제1 돌기 전극(엣지측 돌기 전극)(68a), 제2 돌기 전극(제1 내부측 돌기 전극)(68b), 제3 돌기 전극(제2 내부측 돌기 전극)(68c)으로 기재한다. 또한, 제1 돌기 전극(68a), 제2 돌기 전극(68b), 제3 돌기 전극(68c) 중 어느 한쪽 또는 양방을 가리키는 경우에는, 돌기 전극(68)으로 기재한다.
상기 제2 돌기 전극(68b) 및 제3 돌기 전극(68c) 중, 양단에 위치하는 돌기 전극은, 상기 제1 실시 형태에서 설명한 바와 같이, 반도체 칩(96)의 다른 변에 배치된 돌기 전극과 교차하지 않도록, 제1 돌기 전극(68a) 중의 양단에 위치하는 돌기 전극보다 내측에 배치되어 있다.
또한, 반도체 칩(96) 상에 설치된 각 돌기 전극(68)은, 각각, 필름 기판(101)(도 2의 (a))에 설치된 내측 리드(60a, 60b, 60c)에 의해, 전기적으로 접합되어 있다. 내측 리드(60a, 60b, 60c)는, 상기 제1 실시 형태에서 설명한 바와 같이, 반도체 칩(96)의 단변으로부터, 해당 단변에 평행한 돌기 전극(68)의 대향하는 2변을 통과하도록 배치된다.
또한, 이하에서는, 제1 돌기 전극(68a)에 접합되는 내측 리드(60a)를 제1 내측 리드(60a), 제2 돌기 전극(68b)에 접합되는 내측 리드(60b)를 제2 내측 리드(60b), 제3 돌기 전극(68c)에 접합되는 내측 리드(60c)를 제3 내측 리드(60c)로 기재한다. 또한, 제1 내측 리드(60a), 제2 내측 리드(60b), 제3 내측 리드(60c) 중 어느 한쪽 또는 양방을 가리키는 경우에는, 내측 리드(60)로 기재한다.
상기 제1 돌기 전극(68a)은, 도 5의 (a)에 도시한 바와 같이, 해당 제1 돌기 전극(68a) 사이에서, 제2 내측 리드(60b) 및 제3 내측 리드(60c)가 접촉하지 않고, 또한, 이들의 내측 리드(60b, 60c)가 제1 돌기 전극(68a)에 접촉하지 않는 배열 피치로 반도체 칩(96) 상에 형성되어 있다.
또한, 상기 제2 돌기 전극(68b)은, 제3 내측 리드(60c)가 접촉하지 않고, 또한 제3 내측 리드(60c)가 제2 돌기 전극(68b)에 접촉하지 않도록, 반도체 칩(96) 상에 형성되어 있다. 즉, 상호 인접하는 제2 돌기 전극(68b) 사이에, 상기 제3 내측 리드(60c)가 배치된 전극간 영역과, 제3 내측 리드(60c)가 배치되어 있지 않은 전극간 영역이 교대로 형성되도록, 제2 돌기 전극(68b)이 배치되어 있다.
또한, 상기 제3 돌기 전극(68c)은, 상기 제1 실시 형태에서 설명한 내측 리드 접합 장치의 본딩 정밀도를 고려한 후에 설정되는 최소의 배열 피치로, 반도체 칩(96) 상에 탑재되어 있다.
구체적으로는, 도 5의 (b)에 도시한 바와 같이, 제1 돌기 전극(68a) 상에 배치되는 제1 내측 리드(60a)는, 반도체 칩(96)의 단변으로부터 제1 돌기 전극(68a) 상까지 직선 형상으로 형성되며, 또한, 제1 돌기 전극(68a)의 상기 단변에 평행한 대향하는 2변을 통과하도록 배치된다. 그리고, 제1 내측 리드(60a)가 제2 돌기 전극(68b)에 접촉하지 않도록, 반도체 칩(96) 상에서의 제1 내측 리드(60a)의 선단부는, 제2 돌기 전극(68b)의 형성 위치에 달하기 직전의 위치에 배치된다.
또한, 제1 돌기 전극(68a) 사이에는, 2개의 제2 내측 리드(60b) 및 4개의 제3 내측 리드(60c)가 배치되어 있다. 이들 6개의 내측 리드(60b, 60c)는, 반도체 칩(96)의 단변으로부터 제1 돌기 전극(68a) 사이를 통과할 때까지, 직선 형상으로 배치되어 있다. 이 6개의 내측 리드(60b, 60c) 중, 양단에 위치하는 내측 리드가 제2 내측 리드(60b)로 되며, 해당 제2 내측 리드(60b)에 협지된 4개의 내측 리드가 제3 내측 리드(60c)로 되어 있다.
상기 제2 내측 리드(60b)는, 제2 돌기 전극(68b) 상에 배치되어 접합되기 때문에, 제1 돌기 전극(68a)의 형성 위치와 제2 돌기 전극(68b)과의 형성 위치와의 사이에서 굴곡되어 있다. 이에 의해, 제2 돌기 전극(68b)의 상기 단변에 평행한 대향하는 2변을 직선적으로 통과하도록, 제2 돌기 전극(68b) 상에 제2 내측 리드(60b)를 배치하여, 제2 돌기 전극(68b)과 제2 내측 리드(60b)를 접합할 수 있 다. 또한, 상기 대향하는 2변을 직선적으로 통과한 제2 내측 리드(60b)의 반도체 칩(96) 상에서의 선단부는, 제3 돌기 전극(68c)의 형성 위치에 달하기 직전의 위치에 배치된다. 이에 의해, 제2 내측 리드(60b)가, 제3 돌기 전극(68c)에 접촉되지 않는다.
이와 같이, 제1 돌기 전극(68a) 사이에 배치된 내측 리드(60b, 60c) 중, 양단에 위치하는 내측 리드(60b)가 제2 돌기 전극(68b)에 접합된다. 따라서, 도 5의 (a)에 도시한 바와 같이, 제3 내측 리드(60c)가 배치된 제2 돌기 전극(68b) 사이와, 내측 리드(60)가 배치되어 있지 않은 제2 돌기 전극(68b) 사이가 반복되도록, 제2 돌기 전극(68b)이 배치되어 있다.
또한, 제1 돌기 전극(68a) 사이 및 제2 돌기 전극(68b) 사이에 배치되어 있는 상기 제3 내측 리드(60c)는, 제2 돌기 전극(68b)의 형성 위치와 제3 돌기 전극(68c)과의 형성 위치와의 사이에서 굴곡되어 있다. 이에 의해, 제3 돌기 전극(68c)의 상기 단변에 평행한 대향하는 2변에 교차하도록, 제3 돌기 전극(68c) 상에 제3 내측 리드(60c)를 배치하는 것을 가능하게 하고 있다. 또한, 제3 돌기 전극(68c) 사이에는, 내측 리드(60)는 배치되지 않기 때문에, 상기한 바와 같이, 제3 돌기 전극(68c) 사이의 거리는, 본딩 정밀도를 고려한 후에 설정되는 배열 피치에 기초하여 설정하면 된다.
이상과 같이, 돌기 전극과 내측 리드를 접합하기 위해, 내측 리드를 굴곡시키고 있기 때문에, 돌기 전극 사이에 배치되는 내측 리드의 피치(이하, 내측 리드의 전극간 피치로 기재함)를 파인 피치화할 수 있다. 또한, 돌기 전극 사이에 내 측 리드가 배치되어 있는 경우에는, 돌기 전극 사이의 내측 리드 수에 따라, 배열 피치가 결정된다. 따라서, 도 5의 (a)에 도시한 바와 같이, 반도체 칩(96) 상의 제1 돌기 전극(68a)의 배열 피치는, 제3 돌기 전극(68c)의 배열 피치보다 크게 되어 있다.
또한, 돌기 전극 사이의 내측 리드 수에 따라, 반도체 칩(96) 상에 형성되는 돌기 전극 수도 변화된다. 도 5의 (a)에 도시한 COF에서는, 제1 돌기 전극(68a), 제2 돌기 전극(68b), 제3 돌기 전극(68c)의 순으로 증가하고 있다. 이와 같이, 반도체 칩(96)의 외주측으로부터 내주측을 향하여, 돌기 전극 수를 증가시킴으로써, 돌기 전극(68)과 내측 리드(60)와의 접합을 용이하게 하고 있다. 또한, 반도체 칩(96) 상에 탑재되는 돌기 전극(68)의 고밀도화를 도모하여, 돌기 전극(68)에 접합되는 내측 리드(60)의 파인 피치화를 도모하고 있다.
또한, 본 실시 형태에서는, 제2 돌기 전극(68b) 및 제3 돌기 전극(68c)에 접합하기 위해 내측 리드(60)가 모두 굴곡하고 있지만, 돌기 전극(68)의 배치 위치에 따라, 굴곡하지 않은 내측 리드를 이용해도 된다. 즉, 상기 제1 실시 형태에서 설명한 도 4의 (a) 및 도 4의 (b)에 도시한 COF와 같이, 반도체 칩의 단변으로부터 돌기 전극까지 굴곡하지 않고, 직선 형상으로 배치되는 경우도 있을 수 있다.
또한, 도 5의 (a)에 도시하는 COF에서는, 반도체 칩의 단변으로부터의 거리가 다르도록, 돌기 전극이 3열로 배치되어 있지만, 이에 한정되지 않고, 4열 이상의 돌기 전극이 배치되어 있어도 된다. 즉, 제1 돌기 전극(68a)과 제3 돌기 전극(68c) 사이의 제2 돌기 전극(68b)을 2열 이상으로 형성해도 된다.
혹은, 반도체 칩 상에 랜덤하게 돌기 전극을 배치함으로써, 파인 피치화를 도모하는 것도 가능하다. 즉, 돌기 전극의 배치 위치에 따라, 내측 리드를 적절하게 굴곡시킴으로써, 내측 리드의 파인 피치화를 도모할 수 있다.
〔제3 실시 형태〕
본 발명의 다른 실시 형태에 대하여 도 6 내지 도 7에 기초하여 설명하면, 이하와 같다. 또한, 설명의 편의상, 상기한 제1, 제2 실시 형태의 도면에 도시한 부재와 동일한 기능을 갖는 부재에 대해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
본 실시 형태의 COF는, 상기 제1 실시 형태에서 설명한 도 4의 (a)에 도시한 COF의 내주측 돌기 전극(58b)의 일부를, 나머지 내주측 돌기 전극(58b)과는, 상기 반도체 칩(96)의 단변으로부터의 거리가 다르도록 배치하고 있다. 구체적으로는, 도 6에 도시한 바와 같이, 내주측 돌기 전극(58b)의, 반도체 칩(96)의 단변으로부터의 거리보다 커지는 위치에, 돌기 전극(77)을 배치하고 있다. 또한, 이 돌기 전극(77)은, 외주측 돌기 전극(58a) 및 내주측 돌기 전극(58b)의 배치 방향과는 다른 배치 방향에 배치되어 있다. 즉, 내측 리드(70)가 교차하는 돌기 전극(77)의 대향하는 2변을, 내측 리드(58)가 교차하는 상기 내주측 돌기 전극(58b)의 대향하는 2변에 대하여, 수직이 되도록, 상기 돌기 전극(77)을 배치하고 있다.
이 경우, 도 6에 도시한 COF에서는, 도 4의 (a)에 도시한 COF에서는 내주측 돌기 전극(58b)이 배치되어 있던 위치에 내측 리드(70)가 배치되고, 내주측 돌기 전극(58b)과 돌기 전극(77) 사이에서, 내측 리드(70)가 굴곡되어 있다.
이와 같이, 돌기 전극(77)의 배치 위치에 따라, 돌기 전극(77)과 내측 리드(70)와의 접합 위치가 변화되는 경우에도, 내측 리드(70)를 굴곡시킴으로써, 반도체 칩(96) 상에서의 돌기 전극의 파인 피치화를 실현할 수 있다.
또한, 반도체 칩(96) 상에 배치되어 있는 도시하지 않은 반도체 소자나 칩 배선의 배치 위치에 따라서는, 돌기 전극의 방향을 변화시킬 필요가 있다. 즉, 상기 반도체 소자나 칩 배선은, 반도체 칩(96) 상에 배치되어 있고, 이 반도체 소자 상에 돌기 전극이 형성되어 있다. 그 때문에, 돌기 전극의 배치 위치는, 반도체 소자의 배치 위치에 의존하게 되지만, 내측 리드(70)를 굴곡시킴으로써, 반도체 소자나 칩 배선의 배치 위치에 상관없이, 돌기 전극의 파인 피치화를 실현하는 것이 가능하게 된다.
혹은, 도 7에 도시한 바와 같이, 내측 리드(71)가 교차하는 상기 내주측 돌기 전극(58b)의 대향하는 2변에 대하여, 45°의 각도를 이루도록, 상기 돌기 전극(78)을 배치하는 것도 가능하다. 이 경우에도, 돌기 전극(78)의 배치 위치나 배치 방향에 따라, 내주측 돌기 전극(58b)과 돌기 전극(78) 사이에서 내측 리드(71)가 굴곡되어 있다.
이상과 같이, 내측 리드를 임의로 굴곡시킴으로써, 반도체 칩 상에 탑재되는 돌기 전극의 배치 위치나 배치 방향이 임의로 변경된 경우에도, 내측 리드의 파인 피치화를 도모하는 것이 가능하다.
즉, 상기한 바와 같이, 본 발명의 반도체 장치는, 상기 내부측 돌기 전극의 적어도 일부는, 상기 엣지측 돌기 전극의 배치 방향과는 다른 배치 방향이 되도록 배치되어 있어도 된다. 이 구성에 따르면, 내부측 돌기 전극용 리드 배선은 굴곡되어 형성되기 때문에, 다양한 배치 방향으로 배치된 내부측 돌기 전극에 대해서도, 내부측 돌기 전극용 리드 배선을 접합할 수 있다. 그렇기 때문에, 다양한 배치 방향으로 배치된 내부측 돌기 전극을 갖는 반도체 칩에 접속되는 리드 배선을 파인 피치화할 수 있다.
또한, 본 실시 형태에서는, 도 4의 (a)에 도시한 COF에서 내주측 돌기 전극(58b)이 배치되어 있던 위치에, 내측 리드를 배치하는 구성에 대하여 설명하였지만, 이에 한정되는 것은 아니다. 즉, 상기 실시 형태에서 이용한 도 1의 (a) 및 도 5의 (a)에 도시한 COF에도 적용 가능하다. 또한, 도 6 및 도 7에 도시한 내주측 돌기 전극(58b)의 배열 피치도 적절하게 변경 가능하며, 돌기 전극(77, 78)의 배치 방향도 도 6 및 도 7에 도시한 배치 방향에 한정되지 않는다.
〔제4 실시 형태〕
본 발명의 다른 실시 형태에 대하여 도 8에 기초하여 설명하면, 이하와 같다. 또한, 설명의 편의상, 상기한 제1∼제3 실시 형태의 도면에 도시한 부재와 동일한 기능을 갖는 부재에 대해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
본 실시 형태의 반도체 칩(96)에는, 도 8에 도시한 바와 같이, 상기 반도체 칩(96)의 단변으로부터의 거리를 다르게 하여, 돌기 전극이 2열로 형성되어 있다. 각 열의 돌기 전극 중, 양단에 위치하는 양단 영역에 배치된 돌기 전극(이하, 양단 영역의 돌기 전극으로 기재함)(58)은, 돌기 전극의 폭이 상대적으로 크고 또한 배열 피치가 상대적으로 크게 되어 있다. 이에 대하여, 상기 양단 영역 사이에 협지 되는 영역(이하, 중앙 영역으로 기재함)에 배치된 돌기 전극(이하, 중앙 영역의 돌기 전극으로 기재함)(88)은, 돌기 전극의 폭이 상대적으로 작고 또한 배열 피치가 상대적으로 작게 되어 있다. 중앙 영역에 위치하는 외주측 돌기 전극(88a) 및 내주측 돌기 전극(88b)을, 각각 중앙 영역의 외주측 돌기 전극(88a), 중앙 영역의 내주측 돌기 전극(88b)으로 기재한다.
또한, 이하에서는, 반도체 칩(96)의 단변으로부터 각 돌기 전극까지의 거리가 상대적으로 작은 쪽으로부터 순서대로, 외주측 돌기 전극(58a, 88a), 내주측 돌기 전극(58b, 88b)으로 기재한다. 또한, 외주측 돌기 전극(58a, 88a), 내주측 돌기 전극(58b, 88b) 중 어느 한쪽 또는 양방을 가리키는 경우에는, 돌기 전극(58, 88)으로 기재한다.
상기 반도체 칩(96) 상에 설치된 외주측 돌기 전극(58a, 88a)은, 각각, 필름 기판(101)(도 2의 (a))에 설치된 외주 내측 리드(50a, 80a)에 의해, 전기적으로 접합되어 있다. 또한, 내주측 돌기 전극(58b, 88b)은, 필름 기판(101)에 설치된 내주 내측 리드(50b, 80b)에 의해, 전기적으로 접합되어 있다. 외주 내측 리드(50a, 80a) 및 내주 내측 리드(50b, 80b)는, 상기 제1∼제3 실시 형태에서 설명한 바와 같이, 반도체 칩(96)의 단변으로부터, 해당 단변에 평행한 돌기 전극의 대향하는 2변을 통과하도록 배치된다.
상기 외주측 돌기 전극(58a, 88a)은, 해당 외주측 돌기 전극(58a, 88a) 사이에서 내주 내측 리드(50b, 80b)를 상호 접촉시키지 않고, 또한, 이 내주 내측 리드(50b, 80b)가 외주측 돌기 전극(58a, 88a)에 접촉하지 않는 배열 피치로, 반도 체 칩(96) 상에 탑재되어 있다. 또한, 상기 내주측 돌기 전극(58b, 88b)은, 상기 제1 실시 형태에서 설명한 내측 리드 접합 장치의 본딩 정밀도를 고려한 후에 설정되는 최소의 배열 피치로, 반도체 칩(96) 상에 탑재되어 있다.
구체적으로는, 도 8에 도시한 바와 같이, 외주측 돌기 전극(58a, 88a) 상에 배치되는 외주 내측 리드(50a, 80a)는, 반도체 칩(96)의 단변으로부터 외주측 돌기 전극(58a, 88a) 상까지 직선 형상으로 형성되며, 또한, 상기 단변에 평행한 외주측 돌기 전극(58a, 88a)의 대향하는 2변을 통과하도록 배치된다. 그리고, 외주 내측 리드(50a, 80a)가 내주측 돌기 전극(58b, 88b)에 접촉하지 않도록, 반도체 칩(96) 상에서의 외주 내측 리드(50a, 80a)의 선단부는, 내주측 돌기 전극(58b, 88b)의 형성 위치에 달하기 직전의 위치에 배치된다.
또한, 양단 영역의 외주측 돌기 전극(58a) 사이에는, 3개의 내주 내측 리드(50b)가 배치되어 있다. 한편, 중앙 영역의 외주측 돌기 전극(88a) 사이에는, 4개의 내주 내측 리드(80b)가 배치되어 있다. 이들의 내주 내측 리드(50b, 80b)는, 반도체 칩(96)의 단변으로부터 외주측 돌기 전극(58a, 88a) 사이를 통과할 때까지, 직선 형상으로 배치되어 있다. 그리고, 이들의 내주 내측 리드(50b, 80b)는, 상기 제1 실시 형태에서 설명한 바와 같이, 외주측 돌기 전극(58a, 88a)의 형성 위치와 내주측 돌기 전극(58b, 88b)의 형성 위치와의 사이에서 굴곡되어 있다. 이에 의해, 상기 단변에 평행한 내주측 돌기 전극(58b, 88b)의 대향하는 2변을 직선적으로 통과하도록, 내주측 돌기 전극(58b, 88b) 상에 내주 내측 리드(50b, 80b)를 배치하여 양자를 접합할 수 있다.
이와 같이, 중앙 영역의 돌기 전극(88)의 폭을 작게 하고, 또한, 양단 영역의 돌기 전극(58)에 비해 중앙 영역의 돌기 전극(88)의 파인 피치화를 도모함으로써도, 반도체 칩(96) 상의 돌기 전극(58, 88)의 파인 피치화를 도모할 수 있다.
특히, 상기 제1 실시 형태에서 설명한 바와 같이, 돌기 전극과 내측 리드를 가열 압착하는 경우에는, 상기한 바와 같이, 중앙 영역과 양단 영역에서, 돌기 전극의 배열 피치를 다르게 하는 것이 바람직하다.
즉, 내측 리드 접합 장치에 의해, 돌기 전극과 내측 리드를 가열 압착할 때에는, 통상, 필름 기판(101)(도 2의 (a))에 400℃ 이상의 열이 가해진다. 이 가열에 의해, 필름 기판(101)이 열팽창하여 10㎛∼20㎛ 정도의 신장이 발생한다. 이 필름 기판(101)의 신장에 의해, 필름 기판(101) 상에 형성된 내측 리드(50, 80)의 위치에 변동이 발생한다. 이 변동은, 돌기 전극(58, 88)과 내측 필름(50, 80)과의 접합에 있어서의 위치 어긋남을 야기하는 원인이 된다. 이러한 위치 어긋남은, 중앙 영역의 돌기 전극(88)과 내측 필름(80) 사이보다 오히려 양단 영역의 돌기 전극(58)과 내측 필름(50) 사이에서 발생하기 쉽다.
따라서, 비교적 위치 어긋남이 발생하기 어려운 중앙 영역의 돌기 전극(88)을, 위치 어긋남이 발생하기 쉬운 양단 영역의 돌기 전극(58)보다 파인 피치화하고 있다. 이와 같이, 위치 어긋남이 발생하기 쉬움에 따라, 돌기 전극의 폭이나 배열 피치를 제어함으로써, 내측 리드의 쇼트나 누설 불량을 저감하여, 한층 더한 파인 피치화를 도모하는 것이 가능하게 된다.
이상과 같이, 돌기 전극과 내측 리드를 접합하기 위해, 내측 리드를 굴곡시 키고 있기 때문에, 돌기 전극 사이에 배치되는 내측 리드의 전극간 피치를 파인 피치화할 수 있고, 또한, 각 돌기 전극의 배열 피치도 작게 하는 것이 가능하게 된다. 또한, 내측 리드와 돌기 전극과의 본딩 정밀도에 따라, 양단 영역 및 중앙 영역에서의 돌기 전극의 폭이나 배열 피치를 변화시키고 있기 때문에, 내측 리드와 돌기 전극과의 접속의 신뢰성을 향상시킬 수 있다. 또한, 양단 영역에서의 돌기 전극의 폭은, 중앙 영역에서의 돌기 전극의 폭보다 5㎛ 이상 크게 하는 것이 바람직하다.
이와 같이, 본 발명의 반도체 장치는, 상기 엣지측 돌기 전극 중, 적어도 양단과 그것에 인접하는 위치에 배치되는 엣지측 돌기 전극 사이에 설치되는 상기 내부측 돌기 전극용 리드 배선 수는, 상기 양단 이외의 위치에 배치되는 엣지측 돌기 전극 사이에 설치되는 상기 내부측 돌기 전극용 리드 배선 수보다 적은 것이어도 된다.
양단 이외의 영역에 배치되는 돌기 전극과 리드 배선은, 해당 돌기 전극과 리드 배선의 접합 시에, 비교적 접합 위치에 어긋남이 발생하기 어렵다. 이에 대하여, 양단과 그것에 인접하는 위치에 배치되는 돌기 전극과 리드 배선과의 접합에서는, 접합 위치에 어긋남이 발생하기 쉽다. 접합 위치의 어긋남은, 리드 배선의 쇼트나 누설 불량을 야기하는 원인이 된다.
그 때문에, 상기한 구성을 채용함으로써, 접합 위치에 어긋남이 발생하기 쉬운 양단과 그것에 인접하는 위치에서는, 내부측 돌기 전극용 리드 배선 수를 보다 적게 함으로써, 리드 배선의 쇼트나 누설 불량을 방지하고 있다. 또한, 접합 위치 에 어긋남이 발생하기 어려운 상기 양단 이외의 영역에서는, 내부측 돌기 전극용 리드 배선 수를 보다 많게 함으로써, 리드 배선의 파인 피치화를 도모하고 있다. 이에 의해, 리드 배선의 쇼트나 누설 불량을 방지함과 함께, 리드 배선의 파인 피치화를 도모하는 것이 가능하게 된다.
또한, 본 발명의 반도체 장치는, 상기 엣지측 돌기 전극 및 상기 내부측 돌기 전극 중, 적어도 양단에 배치되는 엣지측 돌기 전극 및 내부측 돌기 전극의 각각이 갖는 폭은, 상기 양단 이외의 위치에 배치되는 엣지측 돌기 전극 및 내부측 돌기 전극의 각각이 갖는 폭보다 큰 것이어도 된다.
상기 구성에 따르면, 돌기 전극과 리드 배선과의 접합 위치의 어긋남이 발생하기 쉬움에 따라, 돌기 전극의 폭을 변화시키고 있다. 이에 의해, 접합 위치의 어긋남이 발생하기 쉬운 양단에 배치되는 돌기 전극에 의한, 리드 배선의 쇼트나 누설 불량의 발생을 방지할 수 있다. 또한, 접합 위치의 어긋남이 발생하기 어려운 상기 양단 이외의 영역에 배치되는 돌기 전극에 의해, 파인 피치화를 도모하는 것이 가능하게 된다.
상기 제1∼제4 실시 형태에서 설명한 바와 같이, 본 발명의 반도체 장치는, 상기 엣지측 돌기 전극 사이에서의 상기 내부측 돌기 전극용 리드 배선은, 1㎛ 이상 15㎛ 이하의 폭을 갖는 것이 바람직하다. 또한, 본 발명의 반도체 장치는, 상기 엣지측 돌기 전극 사이의 거리는 50㎛ 이상 150㎛ 이하인 것이 바람직하다. 또한, 본 발명의 반도체 장치는, 상기 내부측 돌기 전극용 리드 배선은, 상기 내부측 돌기 전극에 접합된 경우에, 상기 엣지로부터, 상기 내부측 돌기 전극의 상기 반도 체 칩의 내부측의 단부까지의 길이가 100㎛ 이상 500㎛ 이하인 것이 바람직하다.
상기의 각 구성에 따르면, 내부측 돌기 전극 및 엣지측 돌기 전극에 접합되는 배선 리드의 파인 피치화를 도모할 수 있다. 구체적으로는, 반도체 칩 상의 엣지에서의 상기 배선 리드의 피치를, 실질적으로 35㎛ 이하로 하는 것이 가능하게 된다.
또한, 본 발명의 반도체 장치는, 상기의 반도체 장치에서, 상기 내부측 돌기 전극 중의 적어도 일부는, 상기 반도체 칩 상의 반도체 소자 및 칩 배선의 적어도 한쪽에 접속되어 있어도 된다.
상기의 구성에 따르면, 반도체 소자의 배치 위치에 맞춰 내부측 돌기 전극이 배치되어 있는 경우에도, 내부측 돌기 전극의 배치 위치에 맞춰 내부측 돌기 전극용 리드 배선을 접합할 수 있다.
본 발명은 상술한 각 실시 형태에 한정되는 것이 아니라, 청구항에 도시한 범위에서 다양한 변경이 가능하며, 다른 실시 형태에 각각 개시된 기술적 수단을 적절하게 조합하여 얻어지는 실시 형태에 대해서도 본 발명의 기술적 범위에 포함된다. 이하, 본 발명을, 실시예에 기초하여 상세히 설명하지만, 본 발명은 이에 한정되는 것은 아니다.
〔제1 실시예〕
도 1의 (a)에 도시한 COF를 형성하기 위해, 도 1의 (b)에 도시한 바와 같이, 반도체 칩(96) 상에, 폭 w1이 25㎛인 외주측 돌기 전극(98a) 및 내주측 돌기 전극(98b)을 형성하였다. 또한, 외주측 돌기 전극(98a) 사이에, 폭이 15㎛인 2개의 내주 내측 리드(100b)를 30㎛의 전극간 피치 p(e)1로 배치하고, 내주 내측 리드(100b)와 외주측 돌기 전극(98a) 사이의 거리 f1을 15㎛으로 하기 위해, 반도체 칩(96) 상에 외주측 돌기 전극(98a)의 배열 피치를 100㎛로 형성하였다. 또한, 내주측 돌기 전극(98b) 사이의 거리가 적어도 15㎛ 확보되도록, 내주측 돌기 전극(98b)을 50㎛의 배열 피치로 형성하였다.
40㎛, 38㎛, 25㎛의 각각의 두께를 갖는 필름 기판(101)(도 2의 (a)) 상에 형성된 5㎛의 동박을 에칭하고, 상기 반도체 칩(96) 상에 형성된 돌기 전극(98)의 배치에 따른 배선 패턴의 내측 리드(100)를, 폭 v1을 15㎛로 하여 형성하였다.
상기 돌기 전극(98)과 내측 리드(100)를 내측 리드 접합 장치(도 3)를 이용하여 접합하여, 도 1에 도시한 COF를 얻었다. 얻어진 COF는, 외주 내측 리드(100a)의 피치 p(o)1이 100㎛의 피치로 형성되었다. 또한, 내주 내측 리드(100b)의 접합 피치 p(i)1은 50㎛로 형성되었다.
따라서, 실질적인 내측 리드의 피치(후술)는, 100㎛/3=33.3㎛로 되어, 파인 피치화를 실현할 수 있었다. 또한, 종래 공지의 내측 리드 접합 장치의 본딩 정밀도로, 상기 돌기 전극(98)과 내측 리드(100)를 접합할 수 있었다. 또한, 접합 시에, 전극간 피치 p(e)1이 30㎛로 형성된 2개의 내주 내측 리드가 박리되거나, 혹은 변형되어, 서로 접촉하지 않았다.
또한, 실질적인 내측 리드의 피치란, 외주 내측 리드 및 내주 내측 리드(100)가 일정한 피치로 형성되어 있다고 가정한 경우의, 반도체 칩(96)의 엣지 부분에서의 내측 리드의 피치이다. 본 실시예에서는, 외주측 돌기 전극 사이에 배치되는 2개의 내주 내측 리드의 전극간 피치 p(e)1은 30㎛이기 때문에, 상기 실질적인 내측 리드의 피치는 실제의 내측 리드의 피치와는 일치하지 않는다. 즉, 본 실시예에서는, 외주 돌기 전극 사이에, 외주 내측 리드와 2개의 내주 내측 리드가 등간격으로 배치되어 있지 않기 때문에, 외주 내측 리드-내주 내측 리드 사이의 거리와, 내주 내측 리드 사이의 거리가 다르다. 그러나, COF에서의 파인 피치화를 평가하기 위해, 상기 실질적인 내측 리드의 피치는, 파인 피치화의 목표로 되기 때문에, 본 실시예 및 이하의 각 실시예에서는, 실질적인 내측 리드의 피치를 평가값으로서 이용하고 있다.
〔제2 실시예〕
도 4의 (a)에 도시한 COF를 형성하기 위해, 도 4의 (b)에 도시한 바와 같이, 반도체 칩(96) 상에, 폭 w2가 25㎛인 외주측 돌기 전극(58a) 및 내주측 돌기 전극(58b)을 형성하였다. 또한, 외주측 돌기 전극(58a) 사이에, 폭이 15㎛인 3개의 내주 내측 리드(50b)를 30㎛의 전극간 피치 p(e)2로 배치하고, 내주 내측 리드(50b)와 외주측 돌기 전극(58a) 사이의 거리 f2를 15㎛로 하기 위해, 반도체 칩(96) 상에 외주측 돌기 전극(58a)을 130㎛의 배열 피치로 형성하였다. 또한, 내주측 돌기 전극(58b) 사이의 거리가 적어도 15㎛는 확보되도록, 내주측 돌기 전극(58b)을 43.3㎛의 배열 피치로 형성하였다.
또한, 상기 실시예 1과 마찬가지로 하여, 필름 기판(101)(도 2의 (a)) 상에 형성된 5㎛의 동박을 에칭하고, 상기 반도체 칩(96) 상에 형성된 돌기 전극(58)의 배치에 따른 배선 패턴의 내측 리드(50)를, 폭 v2를 15㎛로 하여 형성하고, 내측 리드(50b)를, 20㎛의 피치로 배치하였다.
상기 돌기 전극(58)과 내측 리드(50)를 내측 리드 접합 장치(도 3)를 이용하여 접합하여, 도 4의 (a)에 도시한 COF를 얻었다. 얻어진 COF는, 외주 내측 리드(50a)의 피치 p(o)2가 130㎛로 형성되었다. 또한, 내주 내측 리드(50b)의 접합 피치 p(i)2는, 내주측 돌기 전극(58b)의 배열 피치와 마찬가지인 35㎛로 형성되었다.
따라서, 실질적인 내측 리드의 피치는, 130㎛/4=32.5㎛로 되어, 파인 피치화를 실현할 수 있었다. 또한, 종래 공지의 내측 리드 접합 장치의 본딩 정밀도로, 상기 돌기 전극과 내측 리드를 접합할 수 있었다. 또한, 접합 시에, 전극간 피치 p(e)2가 20㎛로 형성된 3개의 내주 내측 리드(50b)가 박리되거나, 혹은 변형되어, 서로 접촉하지 않았다.
〔제3 실시예〕
도 5의 (a)에 도시한 COF를 형성하기 위해, 도 5의 (a)에 도시한 바와 같이, 반도체 칩(96) 상에, 폭이 25㎛인 제1 돌기 전극(68a), 제2 돌기 전극(68b), 제3 돌기 전극(68c)을 형성하였다. 또한, 제1 돌기 전극(68a) 사이에, 폭이 15㎛인 6 개의 제2 내측 리드(60b) 및 제3 내측 리드(60c)를 30㎛의 전극간 피치 p(e)3으로 배치하고, 상기 제2 내측 리드(60b)와 제1 돌기 전극(68a) 사이의 거리 f3을 15㎛로 하기 위해, 반도체 칩(96) 상에 제1 돌기 전극(68a)을 220㎛의 배열 피치로 형성하였다.
또한, 제2 돌기 전극(68b) 사이에, 폭이 15㎛인 4개의 제3 내측 리드(60c)를, 상기와 마찬가지로, 30㎛의 전극간 피치 p(e)3으로 배치하고, 상기 제3 내측 리드(60c)와 제2 돌기 전극(68b) 사이의 거리 f3을 15㎛로 하였다. 또한, 제3 내측 리드(60c)가 배치되어 있지 않는 제2 돌기 전극(68b) 사이의 거리는 적어도 15㎛ 이상을 확보하였다.
또한, 제3 돌기 전극(68c) 사이의 거리가 적어도 15㎛ 확보되도록, 제3 돌기 전극(68c)을 55㎛의 배열 피치로 형성하였다.
또한, 상기 실시예 1과 마찬가지로 하여, 필름 기판(101)(도 2의 (a)) 상에 형성된 5㎛의 동박을 에칭하고, 상기 반도체 칩(96) 상에 형성된 돌기 전극(68)의 배치에 따른 배선 패턴의 내측 리드(60)를, 폭 v3을 15㎛로 형성하고, 제2 내측 리드(60b) 및 제3 내측 리드(60c)를 30㎛의 전극간 피치 p(e)3으로 형성하였다.
상기 돌기 전극(68)과 내측 리드(60)를 내측 리드 접합 장치(도 3)를 이용하여 접합하여, 도 5의 (a)에 도시한 COF를 얻었다. 얻어진 COF는, 제3 내측 리드(60a)의 피치 p(o)3이 220㎛로 형성되었다. 따라서, 실질적인 내측 리드의 피 치는, 220㎛/7=31.4㎛로 되어, 파인 피치화를 실현할 수 있었다. 또한, 종래 공지의 내측 리드 접합 장치의 본딩 정밀도로, 상기 돌기 전극과 내측 리드를 접합할 수 있었다. 또한, 접합 시에, 전극간 피치 p(e)3이 30㎛로 형성된 제2, 제3 내측 리드(60b, 60c)가 박리되거나, 혹은 변형되어, 서로 접촉하지 않았다.
〔제4 실시예〕
도 8에 도시한 COF를 형성하기 위해, 반도체 칩(96) 상에, 외주측 돌기 전극(58a, 88a) 및 내주측 돌기 전극(58b, 88b)을 형성하였다. 양단 영역의 외주측 돌기 전극(58a) 및 내주측 돌기 전극(58b)에는, 폭 w2가 25㎛인 돌기 전극을 이용하고, 중앙 영역의 외주측 돌기 전극(88a) 및 내주측 돌기 전극(88b)에는, 폭 w4가 20㎛인 돌기 전극을 이용하였다.
양단 영역의 외주측 돌기 전극(58a) 및 내주측 돌기 전극(58b)은, 실시예 2와 마찬가지의 배열 피치 및 내측 리드의 피치로 형성하였다.
또한, 중앙 영역의 외주측 돌기 전극(88a)에는, 해당 외주측 돌기 전극(88a) 사이에, 폭이 15㎛인 4개의 내주 내측 리드(88b)를 30㎛의 전극간 피치로 배치하였다. 또한, 내주 내측 리드(80b)와 중앙 영역의 외주측 돌기 전극(88a) 사이의 거리를 15㎛로 하기 위해, 반도체 칩(96) 상에 외주측 돌기 전극(88a) 사이의 거리를 135㎛로 형성하였다. 또한, 내주측 돌기 전극(80b) 사이의 거리가 15㎛로 되도록, 내주측 돌기 전극(88b)을 30㎛의 배열 피치로 형성하였다.
또한, 상기 반도체 칩(96) 상에 형성된 돌기 전극(58, 88)의 배치에 따른 배 선 패턴의 내측 리드(50, 80)를, 폭 15㎛로 형성하였다.
상기 돌기 전극(58, 88)과 내측 리드(50, 80)를 내측 리드 접합 장치(도 3)를 이용하여 접합하여, 도 8에 도시한 COF를 얻었다. 얻어진 COF는, 제2 실시예에서 설명한 바와 같이, 양단 영역의 외주 내측 리드(50a)의 피치 p(o)2가 130㎛로 형성되었다. 따라서, 양단 영역에서의 실질적인 내측 리드의 피치는 130㎛/4=32.5㎛로 되었다.
또한, 중앙 영역의 외주 내측 리드(80a)의 피치 p(o)4가 155㎛의 피치로 형성되고, 중앙 영역에서의 실질적인 내측 리드의 피치는 155㎛/5=31㎛로 되었다. 또한, 내주 내측 리드(50b)의 접합 피치 p(i)4는 30㎛로 형성되었다.
그 결과, 양단 영역 및 중앙 영역의 전체 영역에서의, 실질적인 내측 리드의 피치는 31.8㎛로 되어, 파인 피치화를 실현할 수 있었다. 또한, 종래 공지의 내측 리드 접합 장치의 본딩 정밀도로, 상기 돌기 전극과 내측 리드를 접합할 수 있었다. 또한, 접합 시에, 각 전극간 피치가 30㎛로 형성된 내주 내측 리드(50b, 80b)가 박리되거나, 혹은 변형되어, 서로 접촉하지 않았다.
또한, 두께가 5㎛인 동박을 사용하면, 내측 리드의 피치를 20㎛로 형성할 수 있기 때문에, 양단 영역에서의 실질적인 내측 리드의 피치는 105㎛/4=26.25㎛로 형성할 수 있다. 또한, 중앙 영역에서의 실질적인 내측 리드의 피치는 115㎛/5=23㎛로 형성할 수 있다. 그 결과, 양단 영역 및 중앙 영역의 전체 영역에서의, 실질적인 내측 리드의 피치는 24.3㎛로 되어, 한층 더한 파인 피치화를 실현하는 것이 가 능하게 되었다.
발명의 상세한 설명의 항에서 설명한 구체적인 실시 형태 또는 실시예는, 어디까지나, 본 발명의 기술 내용을 명백하게 하기 위한 것으로, 그와 같은 구체예에만 한정하여 협의로 해석되어서는 안되며, 본 발명의 정신과 다음에 기재하는 특허 청구 사항의 범위 내에서, 다양하게 변경하여 실시할 수 있다.
본 발명에 따르면, 내측 리드의 본딩 정밀도를 향상시키지 않고 현재의 본딩 정밀도로, 내측 리드의 파인 피치화를 실현할 수 있는 반도체 장치를 제공할 수 있다.

Claims (15)

  1. 반도체 칩 상에, 상기 반도체 칩의 엣지로부터의 거리가 상대적으로 작은 위치에 배치된 엣지측 돌기 전극과, 상기 엣지로부터의 거리가 상대적으로 큰 위치에 배치된 내부측 돌기 전극을 포함하며,
    필름 기판 위에 형성된 리드 배선이, 상기 엣지측 돌기 전극 및 상기 내부측 돌기 전극에 접합되어 있고,
    상호 인접하는 상기 엣지측 돌기 전극 사이에는, 상기 내부측 돌기 전극에 접합되는 적어도 2개의 내부측 돌기 전극용 리드 배선이 설치되며,
    상기 내부측 돌기 전극용 리드 배선 중의 적어도 1개는, 상기 내부측 돌기 전극과의 접합 위치에 따라 굴곡되어 있는 반도체 장치.
  2. 제1항에 있어서,
    상기 내부측 돌기 전극용 리드 배선은, 상기 내부측 돌기 전극과의 접합 위치보다 상기 엣지측 돌기 전극 사이에서, 피치가 작아지도록 설치되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 내부측 돌기 전극용 리드선은, 상기 엣지측 돌기 전극의 배치 위치와 상기 내부측 돌기 전극의 배치 위치와의 사이에서 굴곡되어 있는 반도체 장치.
  4. 제1항에 있어서,
    상기 엣지측 돌기 전극 사이에서의 상기 내부측 돌기 전극용 리드 배선은 1㎛ 이상 15㎛ 이하의 폭을 갖는 반도체 장치.
  5. 제1항에 있어서,
    상기 엣지측 돌기 전극 사이의 거리는 50㎛ 이상 150㎛ 이하인 반도체 장치.
  6. 제1항에 있어서,
    상기 내부측 돌기 전극용 리드 배선은, 상기 내부측 돌기 전극에 접합된 경우에, 상기 엣지로부터, 상기 내부측 돌기 전극의 상기 반도체 칩의 내부측의 단부까지의 길이가 100㎛ 이상 500㎛ 이하인 반도체 장치.
  7. 제1항에 있어서,
    상기 반도체 칩은 4개의 엣지를 갖고, 상기 엣지 중의 적어도 1개의 엣지의 주연부에, 상기 엣지측 돌기 전극 및 상기 내부측 돌기 전극이 설치되며,
    내부측 돌기 전극의 수는, 엣지측 돌기 전극의 수보다 많은 반도체 장치.
  8. 제7항에 있어서,
    상기 내부측 돌기 전극 중의 양단에 배치되는 내부측 돌기 전극은, 상기 엣 지측 돌기 전극 중의 양단에 배치되는 엣지측 돌기 전극보다, 상기 엣지에 평행한 방향에서 내측의 위치에 배치되어 있는 반도체 장치.
  9. 제1항에 있어서,
    상기 내부측 돌기 전극 중 적어도 일부는, 상기 엣지측 돌기 전극의 배치 방향과는 다른 배치 방향으로 되도록 배치되어 있는 반도체 장치.
  10. 제9항에 있어서,
    상기 내부측 돌기 전극 중, 상기 엣지측 돌기 전극의 배치 방향과는 다른 배치 방향을 갖는 내부측 돌기 전극은, 다른 내부 돌기 전극보다, 상기 반도체 칩의 엣지로부터의 거리가 상대적으로 커지는 위치에 배치되어 있는 반도체 장치.
  11. 제1항에 있어서,
    상기 엣지측 돌기 전극 중, 적어도 양단과 그것에 인접하는 위치에 배치되는 엣지측 돌기 전극 사이에 설치되는 상기 내부측 돌기 전극용 리드 배선 수는, 상기 양단 이외의 위치에 배치되는 엣지측 돌기 전극 사이에 설치되는 상기 내부측 돌기 전극용 리드 배선 수보다 적은 반도체 장치.
  12. 제11항에 있어서,
    상기 엣지측 돌기 전극 및 상기 내부측 돌기 전극 중, 적어도 양단에 배치되 는 엣지측 돌기 전극 및 내부측 돌기 전극의 각각이 갖는 폭은, 상기 양단 이외의 위치에 배치되는 엣지측 돌기 전극 및 내부측 돌기 전극의 각각이 갖는 폭보다 큰 반도체 장치.
  13. 제1항에 있어서,
    상기 내부측 돌기 전극은, 반도체 칩의 엣지로부터의 거리가 상대적으로 작은 위치에 배치된 제1 내부측 돌기 전극과, 상기 엣지로부터의 거리가 상대적으로 큰 위치에 배치된 제2 내부측 돌기 전극을 더 포함하며,
    상기 제2 내부측 돌기 전극에 접합되는 내부측 돌기 전극용 리드 배선은, 상호 인접하는 상기 제1 내부측 돌기 전극 사이의 적어도 일부에 설치되어 있는 반도체 장치.
  14. 제13항에 있어서,
    상호 인접하는 상기 제1 내부측 돌기 전극 사이 중, 내부측 돌기 전극용 리드 배선이 설치되는 전극간 영역과, 내부측 돌기 전극용 리드 배선이 설치되어 있지 않는 전극간 영역이 교대로 형성되어 있는 반도체 장치.
  15. 제9항에 있어서,
    상기 내부측 돌기 전극 중의 적어도 일부는, 상기 반도체 칩 상의 반도체 소자 및 칩 배선의 적어도 한쪽에 접속되어 있는 것을 특징으로 하는 반도체 장치.
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KR1020030087862A KR100560009B1 (ko) 2002-12-09 2003-12-05 반도체 장치

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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040035747A1 (en) * 2002-08-21 2004-02-26 Butler Michael S. Temporary electronic component-carrying tape with weakened areas and related methods
JP2004349343A (ja) * 2003-05-20 2004-12-09 Seiko Epson Corp 半導体装置の製造方法および電子デバイスの製造方法
JP3736638B2 (ja) 2003-10-17 2006-01-18 セイコーエプソン株式会社 半導体装置、電子モジュール及び電子機器
TWI226111B (en) * 2003-11-06 2005-01-01 Himax Tech Inc Semiconductor packaging structure
JP2005159235A (ja) 2003-11-28 2005-06-16 Seiko Epson Corp 半導体装置及びその製造方法、配線基板、電子モジュール並びに電子機器
JP3807502B2 (ja) 2003-11-28 2006-08-09 セイコーエプソン株式会社 半導体装置の製造方法
JP3687674B2 (ja) * 2003-12-12 2005-08-24 セイコーエプソン株式会社 半導体装置、半導体チップ、電子モジュール並びに電子機器
TWI233714B (en) * 2003-12-23 2005-06-01 Himax Tech Inc Electrical connection structure
JP4245578B2 (ja) * 2004-05-31 2009-03-25 パナソニック株式会社 半導体装置
JP4013071B2 (ja) * 2004-09-06 2007-11-28 セイコーエプソン株式会社 半導体装置
JP2006100385A (ja) 2004-09-28 2006-04-13 Rohm Co Ltd 半導体装置
US11842972B2 (en) 2004-09-28 2023-12-12 Rohm Co., Ltd. Semiconductor device with a semiconductor chip connected in a flip chip manner
US7337415B2 (en) 2004-10-18 2008-02-26 International Business Machines Corporation Systematic yield in semiconductor manufacture
KR100632257B1 (ko) * 2004-11-09 2006-10-11 삼성전자주식회사 액정 디스플레이 구동용 탭 패키지의 배선 패턴 구조
KR100632807B1 (ko) * 2004-11-26 2006-10-16 삼성전자주식회사 반도체 칩 및 그를 포함하는 탭 패키지
KR100788415B1 (ko) * 2006-03-31 2007-12-24 삼성전자주식회사 이엠아이 노이즈 특성을 개선한 테이프 배선기판 및 그를이용한 테이프 패키지
DE102006018275A1 (de) * 2006-04-20 2007-10-31 Conti Temic Microelectronic Gmbh Elektronische Baugruppe sowie Verfahren zur Herstellung einer derartigen elektronischen Baugruppe
KR100834441B1 (ko) 2007-01-11 2008-06-04 삼성전자주식회사 반도체 소자 및 이를 포함하는 패키지
US20090020316A1 (en) * 2007-07-19 2009-01-22 Chia-Hui Wu Method of manufacturing chip on film and structure thereof
JP4472737B2 (ja) * 2007-08-31 2010-06-02 Ｏｋｉセミコンダクタ株式会社 半導体装置、半導体素子及び基板
JP4540697B2 (ja) 2007-08-31 2010-09-08 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP4588748B2 (ja) * 2007-09-25 2010-12-01 Ｏｋｉセミコンダクタ株式会社 Ｃｏｆパッケージ
JP4645635B2 (ja) * 2007-11-02 2011-03-09 セイコーエプソン株式会社 電子部品
TWI373107B (en) * 2008-04-24 2012-09-21 Hannstar Display Corp Chip having a driving integrated circuit and liquid crystal display having the same
JP2009271383A (ja) * 2008-05-09 2009-11-19 Funai Electric Co Ltd 液晶表示装置及び液晶表示装置の製造方法
US8253241B2 (en) * 2008-05-20 2012-08-28 Infineon Technologies Ag Electronic module
WO2010024015A1 (ja) * 2008-09-01 2010-03-04 シャープ株式会社 半導体素子およびそれを備えた表示装置
JP5395407B2 (ja) * 2008-11-12 2014-01-22 ルネサスエレクトロニクス株式会社 表示装置駆動用半導体集積回路装置および表示装置駆動用半導体集積回路装置の製造方法
KR101680115B1 (ko) * 2010-02-26 2016-11-29 삼성전자 주식회사 반도체칩, 필름 및 그를 포함하는 탭 패키지
TWM385093U (en) * 2010-03-08 2010-07-21 Amazing Microelectronic Corp Package structure and electronic apparatus of the same
JP2013026291A (ja) * 2011-07-15 2013-02-04 Sharp Corp 半導体装置
US8665407B2 (en) 2011-11-16 2014-03-04 Shenzhen China Star Optoelectronics Technology Co., Ltd. Chip-on-film structure for liquid crystal panel
CN102508369B (zh) * 2011-11-16 2014-06-25 深圳市华星光电技术有限公司 用于液晶面板的软板上芯片构造
KR101367090B1 (ko) * 2011-12-28 2014-02-25 주식회사 실리콘웍스 소스드라이버 집적회로 및 상기 소스드라이버 집적회로를 구비하는 디스플레이 장치
JP6006527B2 (ja) * 2012-05-16 2016-10-12 シャープ株式会社 半導体装置
JP6006528B2 (ja) * 2012-05-16 2016-10-12 シャープ株式会社 半導体装置
JP6182928B2 (ja) 2013-03-27 2017-08-23 セイコーエプソン株式会社 半導体装置
KR102223125B1 (ko) 2014-03-27 2021-03-05 삼성디스플레이 주식회사 데이터 구동부 및 이를 구비한 표시 장치
KR102243669B1 (ko) 2015-01-26 2021-04-23 삼성전자주식회사 칩 온 필름 패키지 및 이를 포함하는 디스플레이 장치
CN108064417B (zh) * 2015-06-26 2022-01-18 英特尔公司 具有聚集的绝缘线的封装组合件
US9960151B2 (en) * 2016-08-02 2018-05-01 Novatek Microelectronics Corp. Semiconductor device, display panel assembly, semiconductor structure
TWI646877B (zh) * 2018-03-12 2019-01-01 Chipbond Technology Corporation 軟性電路基板之佈線結構
KR102581839B1 (ko) * 2018-10-02 2023-09-22 삼성디스플레이 주식회사 표시 장치
CN109557734A (zh) * 2018-10-31 2019-04-02 武汉华星光电技术有限公司 显示面板及显示模组
KR20220029128A (ko) 2020-09-01 2022-03-08 삼성전자주식회사 반도체 패키지
TWI758963B (zh) * 2020-11-20 2022-03-21 敦泰電子股份有限公司 積體電路之腳位配置方法以及使用其之內嵌式觸控顯示驅動積體電路
JP7108350B1 (ja) * 2022-03-25 2022-07-28 株式会社セレブレクス 狭額縁ディスプレイモジュール及びデータ出力装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3887599T2 (de) * 1987-08-31 1994-05-11 Everett Charles Contact Prod Prüfen von integrierten Schaltungen auf einer bestückten Leiterplatte.
JP3044872B2 (ja) * 1991-09-25 2000-05-22 ソニー株式会社 半導体装置
JPH0697237A (ja) * 1992-09-10 1994-04-08 Hitachi Ltd 半導体装置及びその製造方法
JPH07335692A (ja) 1994-06-10 1995-12-22 Toshiba Micro Comput Eng Corp 半導体集積回路装置
JPH09129686A (ja) * 1995-11-06 1997-05-16 Toshiba Microelectron Corp テープキャリヤ及びその実装構造
JPH1035692A (ja) * 1996-07-18 1998-02-10 Yoshiyuki Kamata 写真プリント収納ケース
KR100404997B1 (ko) * 1999-03-11 2003-11-10 세이코 엡슨 가부시키가이샤 가요성 배선 기판, 필름 캐리어, 테이프형 반도체장치,반도체장치 및 그 제조방법, 회로기판 및 전자기기
JP3986199B2 (ja) 1999-03-16 2007-10-03 カシオ計算機株式会社 フレキシブル配線基板
JP2002083845A (ja) * 2000-07-05 2002-03-22 Sharp Corp フレキシブル配線基板、ｉｃチップ実装フレキシブル配線基板およびこれを用いた表示装置並びにｉｃチップ実装構造、ｉｃチップ実装フレキシブル配線基板のボンディング方法

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JP4271435B2 (ja) 2009-06-03
CN1324701C (zh) 2007-07-04
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