TWI239060B - Semiconductor device - Google Patents

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TWI239060B
TWI239060B TW092134696A TW92134696A TWI239060B TW I239060 B TWI239060 B TW I239060B TW 092134696 A TW092134696 A TW 092134696A TW 92134696 A TW92134696 A TW 92134696A TW I239060 B TWI239060 B TW I239060B
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Kenji Toyosawa
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Sharp Kk
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Description

1239060 玖、發明說明： 【發明所屬之技術領域】 本發明係關於半導體裝置，詳言之，係關於具有微細間 距化之内導線之半導體裝置。 【先前技術】 作為液晶驅動器用之封裝體，有使用在薄膜基板上搭載 LSI等半導體晶片所構成之C〇F (chip 〇n Fiim :薄膜·晶片 接合體型半導體裝置）之情形。使用c〇F之情形，需在I導 體晶片之周緣部以特定支配列間距設置突起電極，而此突 起電極係接合於連接上述半導體晶片與上述薄膜基板用之 上述薄膜基板上之内導線。即，如圖9(a)所示，在半導體晶 片16上設有突起電極18，該突起電極18連接於支持在 示之薄膜基板之内導線10。内導線10如圖9(b)所示，係直線 地由半導體晶片16之端邊之端緣配設至突起電極18 ,而接 合於突起電極1 8。 近年來，隨著微細加工技術之發展，為了將半導體晶片 16之輸出入-端子連接於外部配線，逐漸在進行著利用增加 突起電極之多輸出化，且在半導體裝置之小型化等方面， 也不斷地在進行著半導體晶片16之縮小化。為實現此種多 輸出化與半導體晶片16之縮小化，有必要進行半導體晶片 16上之突起電極18之微細間距化。 丄具體而言，如圖10(a)所示，係在半導體晶片16之周緣部 咼密度地配置排成一排而形成之突起電極19，以 間距化。如此，為了高密度地配置突起電極19,如圖剛 89900 1239060 所示， 有必要窄化突起電極1 9間之間 隔或縮小突起電極1 9 之寬度。
低之問題。也就是說，半導體晶 寸深Π之際之接合精度降 片16上之突起電極19與薄 膜基板上之内導線11係以加熱壓著方式被接合。此時，在 加熱壓著部分，有機物構成之薄膜基板會熱脹而發生脹大 1〇 μπι〜20 μχη程度之現象，導致薄膜基板上之内導線丨〗之 位置可能發生誤差，因此，以對應於形成在半導體晶片16 上之突起電極！9之形成位置之方式所形成之薄膜基板上之 内導線11可能因熱脹而偏移上述突起電極丨9之形成位置。 上述熱脹所引起之内導線11及半導體晶片16上之突起電 極19之加熱壓著時之位置偏移在半導體晶片16為長方形之 情形時，尤其會在長邊侧之半導體晶片16端部之突起電極 19發生，而在中央部之突起電極19不會發生。此係由於薄 膜基板之熱脹愈接近於半導體晶片16端部，愈可能累積而 變大之故。- 上述之内導線1 1之位置偏移會成為突起電極1 9與内導線 1 1之接合精度降低之原因。即，因上述内導線11之位置偏 移，在利用加熱壓著進行接合之際，内導線11可能接觸到 預期接合之突起電極19以外之突起電極而導致短路或漏電 等瑕疵現象。 基於此種理由，突起電極19間之間隔或突起電極19之寬 度之縮小有其極限，因此，内導線11之微細間距化也有其 89900 1239060 極限。具體而言，在目前量產之圖1〇(a)所示之c〇f中，如 圖1〇(b)所示，突起電極19之寬WiQ為25 μιη，突起電極19間 〈距離Α。為15陣，因此，突起電極19之排列間距叫。為 μ也畎疋說，在目前之接合精度上，上 4〇 中，縮小上述突起電極19間之間隔或縮小突起電極19之寬 度時，、有可能造成短路或漏電等瑕戚現象，而難以更進— 步謀求微細間距化。 —因此’作為謀求微細間距化之另一種方法，如圖u⑷所 不有人提出在半導體晶片16周緣部將突起電極H⑺ 配置成叉錯狀之技術（例如日本國公開特許公報「特開平 叩购號公報（1 995年12月22日）」、日本國公開特許公報 特開2_-26961 1號公報（删年9月29曰）等」）。如此， 將哭起電極17a、17b配置成交錯狀時，突起電極（以下稱外 周側突起電極）17a如同依據如圖9(a)、圖9(b)所述，係接人 於由半導體晶片16之端緣直線地配設之内導線⑶。又，： 位於内周側-之突起電極(以下稱内周側突起電極)l?b，由半 導體晶片16端緣通過外周側突起電極na之間，配置^ 導線12b。 | ^ 、此時’在外周側突起電極17a間’如圖11(七)所示’設有特 疋<間隙，以使接合於内周側突起電極17b之内導線丨2匕不 接觸於外周側突起電極17a。又，内周側突起電針7b係配j 成直線地接合料過外周倒突起電極17a間之内導線12b。且 如此，由於在外周側突起電極17a間確保有配置内導線 89900 1239060 12b心間隙，故外周側突起電極i 7a之排列間距亦小於如圖 10(a)所示之COF之突起電極19之排列間距。另一方面，在 圖11(a)所不之COF中，因突起電極17a、17b被配置成交錯 狀，故在半導體晶片16上，與圖1〇(a)所示之c〇F同樣地， 可高密度地配置突起電極17a、nb。 但’即使在哭起電極形成交錯狀之上述以往之C〇F中， 也有微細間距化頂多止於3 5 μ1Ίη程度之問題。 即，如圖ii(b)所示，具有15 (11111寬¥"之内導線12a、12b 通過具有25 μιη寬wu之突起電極17a、17b中心被接合，配 置於外周側突起電極17a間之内導線nb與外周侧突起電極 17a之距離fu為15 μιη時，内導線之間距pu為35 μιη。 為了謀求更進一步之微細間距化，固然只要縮小突起電 極17a之寬度即可，但縮小突起電極17&之寬度時，半導體 曰曰片1 6與内導線1 2a、1 2b之加熱壓著之接合精度可能降低 ’容易發生内導線12a、12b之位置偏移。内導線pb之位置 偏私如上所述’係引起短路或漏電等瑕戚現象之原因。因 此，在圖ll<b)所示之COF中，若縮小突起電極17a、nb之 寬度，則必須提高内導線12a、12b之接合精度，在目前之 接合精度下，内導線之更進一步之微細間距化有困難。 如此，在以往之C0F中，微細間距化有其極限，而有難 以達成3 5 μιτι以下之内導線間距之問題。不能實現内導線之 更微細間距化，即無法達成半導體晶片尺寸之縮小化，且 不能提南在晶圓内之半導體晶片之良率，難以謀求成本之 降低。 89900 1239060 【發明内容】 本發明之目的在於提供不必提高内 、，、、 门n t綠又接合精度，即 可在目蓟之接合精度下，實現内道蟑 I兄円寸線又微細間距化之半導 體裝置。 本發明《半導體裝置係在半導體晶片上，包含配設於盘 該半導體晶片端緣之距離相對較小之位置之端緣侧突起電 極、及配設於與上述端緣之距離相對較大之位置之内部侧 突起電極，且將形成於薄膜基板上之導線配線才矣合於上述 端緣侧突起電極及上述内部側突起電極所構成之半導體裝 置中，在互相相鄰之上述端緣側突起電極間設有接合於2 述内部相Ί冑&電極之至少2條内兽Η則突起電極料線配線 ，上述内部側突起電極用導線配線中至少丨條係依照與上述 内部側突起電極之接合位置彎曲。 依據上述之構成，在端緣侧突起電極間形成至少2條内部 側突起電極用導線配線，其中至少丨條内部側突起電極用導 線配線係彎曲著。即，内部侧突起電極用導線配線係彎曲 成可依照内-部側突起電極之配設位置而與該内部側突起電 極接合之狀態。 因此，在端緣側突起電極間，2條以上之内部側突起電極 用導線配線不相互接觸之範圍内，即使微細間距化而形成 内部側突起電極用導線配線，也可合適地接合該内部側突 起電極用導線配線與内部側哭起電極。即，利用將内部側 笑起電極用導線配線構成可依照内部側突起電極之配雙# 置而彎曲時，可與在端緣側突起電極間之内部側突起電極 89900 1239060 用導線配線之間距無關地，依照内部側突起電極之間距， 接合該内部侧突起電極與内部侧突起電極用導線配線。 因此’將在端緣侧突起電極間之内部侧突起電極用導線 配線微細間距化時，可增加接合於内部侧突起電極之内部 側突起電極用導線配線之數，其結果，可謀求導線配線之 微細間距化。 又’本發明之半導體裝置最好在上述半導體裝置中，將 上述内邵側突起電極用導線配線設置成在上述端緣侧突起 電極間之間距小於與上述内部侧突起電極之接合位置。 依據上述之構成，在端緣側突起電極間之内部側突起電 極用導線配線之間距小於接合於内部侧突起電極之内部側 宍起電極用導線配線間距。也就是說，在端緣側突起電極 間密集地配置著内部側突起電極用導線配線，因此，可在 端緣侧哭起電極間配置更多之内部側突起電極用導線配線 ’故可接合於咼密度配設之内部側突起電極。因此，可謀 求内部側突起電極之高密度化及導線配線之微細間距化。 又’本發-明之半導體裝置也可構成在上述半導體裝置中 ，上述半導體晶片包含4個端緣，在該端緣中至少丨個端緣 之周緣邯’設有上述端緣側突起電極及上述内部側突起電 極，且該内部側突起電極之數多於端緣侧突起電極之數。 依據上述之構成’由於使設於1個端緣之周緣部之端緣側 突起電極之數少於内部側突起電極之數，可在端緣側突起 電極間確保配置内部側突起電極用導線配線用之區域。因 此，可容易接合内部侧突起電極與内部侧突起電極用導線 89900 -10 - 1239060 7 可F；5O 4側哭起電極料線配線與端緣側突 起電極之接觸，降低導線配線之短路或漏電等瑕錢象。 又本％明〈半導體裝置也可構成在上述半導體裝置中 上l内4側犬起電極進—步包含配設於與半導體晶片之 端緣之距離相對較小之位置之第1内周侧突起電極、及配設 於與夕上述端緣之距離相對較大之位置之第2内周側突起電 =’：接合於上述第2内周側突起電極之内部側 導線配線設置於互相鄰接之上述第i内周側突起間: 至少一部分。 一 依據上述〈構成’在包含配設於與半導體晶片之端缘之 :巨離：同之位置之第1内部側突起電極與第2内部倒突起電 極…時’也可在第i内部侧突起電極間設置至少 那側突起電極用導線配線，以謀求導線配線之微細間距：。 以：ϋ:他目的、特徵及優點可由以下之記載充分加 瞭解’且本發明之利益可由參照附圖之下 明確之瞭解。 u又侍更 【實施方式-】 [實施形態1] 兹依據圖說明本發明之—實施形態如下·· 八月ΐ—實施形態之C0F(Chlp0nFilm·•薄膜-晶片接 置）如轉)所示，係將支持於薄膜基板⑼ 工導4 (導線配線）_與設於半導體晶片96之 配置成互相對向，且使内導線⑽與突起電極98電性 在薄膜基板1〇1上之内導線!。。上形成有耐熱性優異之聚 89900 -11 - 1239060 fe亞胺系與聚氨酯系材料構成而作為保護膜之抗焊膜94。 此抗焊膜94<設置係為了防止導電性或離子性異物之附著 所引起之内導線1〇〇之腐蝕及漏電等不利現象。又，上述抗 沣膜94可防止外力所引起之内導線i 〇〇之斷線，在彎曲時保 護内導線1〇〇。又，抗焊膜94係以3 μιη〜3〇 μιη之厚度形成 。另外，為了接合突起電極98與内導線1〇〇，例如形成有流 入環氧系塾底材料而使其硬化之樹脂9 9。 上述COF如圖2(a)所示，經由内導線ι〇0(圖2(b))將半導體 晶片96之輸出入端子連接至外部配線之輸入側外導線91、 與輪出側外導線9 5。一般’輸入侧外導線91係以較粗之間 距形成，輸出側外導線95則配合近年來之多輸出化而趨向微 細間距化。目前，480輸出之COF已經達到量產化之階段。 上述薄膜基板1 0 1係由聚醯亞胺系等絕緣性之有機物所 構成，具有可自由彎曲之厚度。支持於該薄膜基板1〇1之内 導線1 0 0係以銅络所形成，並被施以艘錫。内導線1⑼之厚 度為8 μΐϋ〜12 μιη。又，内導線100之長度最好依照半導體 晶片96上之-哭起電極98之形成位置而形成距離半導體晶片 96之端邊（edge) 100 μιη以上500 μιη以下之範圍内之長度。 又’上述突起電極98之形狀並無特別限定，例如如圖1 (a) 所示，呈現長邊為60 μιη〜120 μπι，短邊為15 μιη〜4〇 pm 之長方形型怨’具有10 μπι〜18 μπι之厚度。上述突起電極 9 8係以金所形成，利用金-錫金屬間接合法接合於内導線 100 α 上述COF之半導體晶片96如圖2(a)所示，其形狀並無特別 89900 -12 - 1239060 限定，例如如圖2(a)所示，呈現長邊為8mm〜22mm，短邊 為1 mm〜2.5 mm之長方形型態。在上述半導體晶片％，如 圖1(a)所示，在其周緣部設有平行於半導體晶片％之邊緣之 端邊，且隔著特定之排列間距之突起電極98a。又，以使其 與半導體晶片96之端邊之距離有異於上述突起電極98&之 方式，形成平行於半導體晶片96之端邊，且隔著特定之排 列間距之突起電極98b。也就是說，在上述半導體晶片外中 ，以與其端邊之距離有異之方式形成有以特定之排列間距 所形成之2排突起電極98a、98b。 以下，將與半導體晶片96之端邊之距離相對較小之突起 電極98a稱為外周側突起電極（端緣側突起電極）9心，將與 半等體晶片96之端邊之距離相對較大之突起電極98b稱為 内周侧突起電極（内部侧突起電極）98b，指外周侧突起電極 98a與内周侧突起電極98b中之一方或雙方時，稱為突起電 極9 8 〇 又，在本貫施形態中，如圖1 (a)所示，雖係以在半導體晶 片96所具有之4邊中之1邊之周緣部形成有外周側突起電極 98a及内周側突起電極98b共2排，在剩下之3邊（以下稱為他 邊）之周緣部僅形成有1排突起電極之情形加以說明，但也 可在他邊之至少1邊配置2排突起電極。 如圖1(b)所示，上述外周侧突起電極98a之排列間距大於 内周側突起電極98b之排列間距。即，外周側突起電極98a 間之距離大於内周侧突起電極9 8b間之距離。因此，在本實 施形態中，以夾入於鄰接之2個外周側突起電極98a之設置 89900 -13 - 1239060 二置〈万式設置2個内周側突起電極_，故内周 極咖之數在外周側突起電極98a之數之同等以上。- 如圖1(a)所不，位於内J3E|〆目丨办士 押….、 内周側哭起電極98b中兩端之突起電 、二 、. 大起％極9以中之兩端之突起電極 又内侧，以避免與配置於半導# 干导to卵片96<他邊之突起電極 相交叉。 設於半導體晶片％上之外 心外W側哭起電極98a及内周側突 起電極98b如圖1 (a)所示，分別访&、人& 刀别被设於薄膜基板101 (圖2(a)) 之内導線100a、100b電性接人。。丁 必r人， 私庄接合。以下，將接合於外周側突 起電極98a之内導線l〇〇a稱為外周内導線1〇〇a，將接合於内 周側突起電極98b之内導線1001)稱為内周内導線（内部側突 起電極用導線配線）l〇〇b。又，指外周内導線1〇〇&、内周内 導線100b中之一方或雙方時，稱為内導線10〇。 外周内導線100a、内周内導線100b分別被配置成與由半 導體晶片96之端邊，平行於外周侧突起電極98a、内周侧突 起電極98b各上述端邊之相對向之2邊成正交。上述外周内 導線100a、内周内導線l〇〇b係被設計成可通過此相對向之2 邊之大致中心而直線狀地配置於外周側突起電極98a、内周 侧突起電極98b上。 故如圖1 (b)所示，外周侧突起電極98a之排列間距與接合 於外周側突起電極98a之外周内導線100a之間距（以下稱外 周内導線100a之接合間距）pOh呈現大致同一間距。又，内 周側突起電極98b之排列間距與接合於内周側突起電極98b 之内周内導線之間距（以下稱内周内導線1 〇〇b之接合間距） 89900 -14- 1239060 Ρ(ι)ι呈現大致同一間距。 在本實施形態中，如上所述，因將外周侧突起電極98a與 内周侧突起電極9 8b形成2排，故有必要以不與内周側突起 電極98b接觸方式形成外周内導線l〇〇a。又，在本實施形態 中，如上所述，以夾入於鄰接之2個外周侧突起電極98a之 設置位置之方式設置2個内周侧突起電極98b，故在外周側 突起電極98a間配置2條内周内導線100b。因此，配置在外 周侧突起電極98a間之2條内周内導線100b有必要配置成不 互相接觸，且不與外周側突起電極98a接觸。 具體而言，如圖1 (a)所示，配置於外周側突起電極98a上 之外周内導線l〇〇a係被配置成由半導體晶片96之端邊在外 周側突起電極98a上成直線狀，且與平行於外周侧突起電極 98a之上述端邊之對向之二邊成交叉。而，以外周内導線 100a不接觸内周侧突起電極98b之方式，將半導體晶片96上 之外周内導線100a之前端部配置於達到内周側突起電極 98b之形成位置之前方位置。 相對地，配置於内周側突起電極98b上之内周内導線1 〇0b 如圖1(a)所.示，以由半導體晶片96之端邊使配置於外周側突 起電極98a間之2條内周内導線l〇〇b不互相接觸且不與外周 側突起電極9 8b接觸之方式，成直線狀被配置於内周側突起 電極98b間。另外，為了可將内周内導線l〇〇b與内周側突起 電極98b接合，在外周側突起電極98a之配設位置與内周侧 突起電極98b之配設位置之間，依照内周側突起電極98b之 配設位置，使内周内導線10 〇b彎曲。使内周内導線1 〇qb直 89900 -15 - 1239060 線地通過平行於内周側突起電極98b之上述端邊之相對向 之二邊，而接合内周側突起電極98b與内周内導線1〇〇b。 具體而言，以對準於與内周侧突起電極98b之接合位置而 擴大在外周側哭起電極98a間之2條内周内導線1〇〇b之距離 之方式，使上述内周内導線100b在通過外周侧突起電極98& 間之位置彎曲。又，上述内周内導線丨〇〇b以可與内周側突 起電極98b之上述相對向之二邊交叉方式，在内周側突起電 極98b之形成位置之前方進一步彎曲。 如上所述，在外周側突起電極98a之形成位置與内周側突 起電極98b之形成位置，使内周侧突起電極98b彎曲時，可 使内周内導線1 00b之接合間距、與配置於外周侧突起電極 98a間之2條内周内導線100b之間距（以下稱内周内導線 100b之電極間間距）有差異。尤其，因内周内導線i〇〇b之電 極間間距只要有可使配置於外周側突起電極98a間之2條内 周内導線100b不互相接觸之程度之大小即可，故可小於内 周内導線1 00b之接合間距，因此，可增加接合於内周側突 起電極98b之内周内導線l〇〇b之數。 如此，利用使設於外周側突起電極9 8 a間之2内周内導線 1 00b之電極間間距微細化時，可高密度地配置突起電極98 ，謀求突起電極98之微細間距化、内導線1 〇〇之微細間距 又，上述内周内導線100b為了防止在後述内周内導線 l〇〇b與内周側突起電極98b接合之際所生之内周内導線 100b之斷線及裂痕，最好在彎曲位置形成R (Radius ;半徑） 89900 -16- 1239060 0.0 5 mm 〜0.2 mm 〇 又，外周側突起電極98a間之距離如上所述，為配置成可 使配置在外周侧突起電極98a間之2條内周内導線l〇〇b不互 相接觸且不與外周侧突起電極98a接觸之距離。 具體而言，外周側突起電極98a與内周内導線100b之距離 以確保15 μπι程度為宜。又，為了謀求内導線}〇〇之微細間 距化，内周内導線l〇〇b之電極間間距以30 μπια下為宜，故 内導線100之寬以15 μιη以下為宜。因此，接合於外周側突 起電極98a上之外周内導線i〇〇a例如在由外周侧突起電極 98a上突出而被接合時，也可防止短路或漏電等瑕疵現象。 其次，說明上述COF之製造方法。 作為上述COF之薄膜基板1 〇 1，如上所述，使用可自由彎 曲之厚度，且如圖2(a)所示，可藉利用定位孔93之裝置輸送 之厚度之薄膜基板。又’形成在此薄膜基板1 〇 1上之内導線 100形成用之銅箔以5 μιη〜9 μιη之厚度較為理想，以8 μιη 以下更為理想。具有銅箔之薄膜基板101，具體上係在上述 聚醯亞胺系-有機物構成之基材上，利用濺射法附著心或N1 等金屬，在此金屬上，利用以電鍍法形成鋼箔之金屬噴鍍 法製造而成，或可利用在銅箔上塗上聚醯亞胺清漆，使其 硬化之鑄造法製造而成。 接著，蝕刻薄膜基板101上之銅箔，以希望之配線圖案形 成内導線1 〇〇。如上所述，形成銅箔5 μιη〜9 μ1:α之薄膜狀時 可施行内導線100之微細間距化。又，因以支持於薄膜基板 101上之方式形成銅箔，故可將内導線1〇〇固定於薄膜基板 89900 -17- 1239060 上。因此，内導線100具有僅1 μηι〜u μηι細之寬度，且 在内導線10 0 b依照内周側笑起電極9 8 b之配設位置彎曲時 ’也不致於導致内導線100之變形及斷線。 具體上，使用厚5 μιη之銅箔時，可以寬丨μπι以上15 μπι 以下形成内導線1〇〇 ’更可以15 μηι形成内導線iQo之間距。 又，以上述方法在薄膜基板101上形成内導線1〇()時，可使 薄膜基板101與内導線100之密接強度達到5 N/cm以上。又， 以上述方法所形成之内導線1〇〇之長度之誤差為±2〇 μΐΏ。 如此形成内導線100後，以包覆内導線1〇〇之特定區域方 式形成抗焊膜94。 接著’利用内導線接合裝置接合形成有内導線！ 00之薄膜 基板101與形成有突起電極98之半導體晶片96。即，如圖3 所示’將半導體晶片96固定於内導線接合裝置之接合台u 2 上。再用上述内導線接合裝置之固定夾π丨將薄膜基板1 〇 j 固定於形成内導線1〇〇上之抗焊膜94之區域。此時，以使薄 膜基板101上之内導線1〇〇與設於半導體晶片96之突起電極 98相對向之-方式固定薄膜基板ι〇1及半導體晶片96。 其後，將薄膜基板101之内導線100與半導體晶片96之突 起電極98定位，如圖3所示，使内導線接合裝置之加熱具丨j 〇 與接a台112向圖中箭號方向移動。又，為了妥適地施行上 述定位，也可以與圖1(a)所示之内導線1〇〇中位於兩端之内 導線100正交方弍形成具有50 μπι〜100 μΐΏ長度之突起狀定 位凸部（未圖示）。 藉此，將薄膜基板1 〇 1與半導體晶片96夾入加熱具11 〇與 89900 -18- l239〇60 接合台Π2 ’將樹脂99(圖2(b))塗敷於上述内導線i〇〇與突起 電極98之接合位置，利用〇.5s〜3s之加熱壓著，以樹脂的 接合上述内導線100與突起電極98。又，在此加熱壓著之際 ’係利用將接合台112及加熱具11〇加熱至特定溫度後進行 。如此即可利用金屬間接合而電性連接内導線1 〇 〇表面之錫 與突起電極98之金。 如以上所說明，圖1(a)所示之COF可利用以往之内導線接 合裝置之接合精度製造。也就是說，本實施形態之C〇F可 利用以往之接合精度製造’且可在不致於發生内導線之變 形或斷線、漏電等瑕痴現·象之情況下，增加搭載於半導體 晶片96之突起電極數，提高内導線之間距。 又’在本實施形態中，因使用内導線接合裝置，故由於 施行内導線100與突起電極98之加熱壓著之際產生之應力 ’有可能在配置於半導體晶片96之端邊上之内導線1〇〇發生 損傷11 5。此種損傷1 1 5可能引起内導線1 〇〇之斷線及裂痕。 因此’位於半導體晶片9 6之端邊上之内導線1 〇 〇最好在薄膜 基板101上以呈現直線狀之方式形成。 又，圖1(a)所示之COF因係以夾入鄰接之2個外周側突起 電極98a之設置位置之方式設置2個内周側突起電極98b，故 在外周侧突起電極98a間配置2條内周内導線100b，但並不 限定於此。即，如圖4(a)所示，也可以夾入鄰接之2個外周 側突起電極5 8a之設置位置之方式設置3個内周侧突起電極 58b。此時，可在外周側突起電極58a間配置3條内周内導線 50b ° 89900 -19· 1239060 在外周側突起電極58a間配置3條内周内導線50b時，也與 上述同彳永地’以由半導體晶片9 6之端邊使配置於外周側突 起電極58a間之3條内周内導線50b不互相接觸且不使該内 周内導線50b接觸外周側突起電極58a之方式，將3條内周内 導線5Ob配置成直線狀。 而’為了可將内周内導線50b與内周側突起電極58b接合 ，如圖4(b)所示，在外周侧突起電極58a之形成位置與内周 側突起電極58b之形成位置之間，使3條内周内導線5〇b牛兩 端之2條内周内導線彎曲。相對地，將在外周側突起電極$ $ a 間配置之3條内周内導線5〇b中配置於正中間之内周内導線 配置成直線狀，而不由半導體晶片96之端邊彎曲至内周侧 笑起電極58b。 藉此，可縮小外周侧突起電極58a之排列間距，並縮小内 周側突起電極58b之排列間距，故可謀求搭載於半導體晶片 96之突起電極58之高密度化。 又在圖4(a)所示之CΟF中’雖將在外周側突起電極5 $a 間配置之3條内周内導線50b中配置於正中間之内周内導線 形成直線狀，而不彎曲。但也可使其與配置在兩端之内周 内導線5〇b同樣地彎曲。或使3條内周内導線5〇b中之1條彎 曲。即，欲使内周内導線50b中之哪1條彎曲，只要依照外 周側笑起電極58a及内周侧突起電極58b之配置位置加以設 定即可，並無特別限定。 '又，在外周側突起電極間配置之内周内導線數也不限定 於上述2條或3條，4條以上也同樣可適用。 89900 -20 - 1239060 另外，本發明並不限定於上述之實施形態，在本發明之 範圍内可作種種變更。例如，在本實施形態中，雖說明有 關使用薄膜基板101上之銅落·形成内導線100之方法，斤在 形成内導線100以外之配線時，也可同樣適用上逑方法。又 ，也可與内導線100同時形成其他配線。 又’在本實施形怨中’雖以C Ο F為例加以說明，作不限 定於此。即，以40 μπι以下形成内導線之間距時，只要能充 分確保内導線之強度及内導線與薄膜基板之密接強度等即 可。但，在採用TCP (Tape Carrier Package :捲帶式承載封 裝）等之情形，内導線之間距在40 μπι以下時，因有可能無 法確保、内導線之強度，故以使用COF等為宜。 [實施形態2] 茲依據圖5說明本發明之另 說明起見，對於具有與前述實施形態丨之圖式所示之構件同 —機能之構件，附以同一符號而省略其說明。 在本實施形態之半導體晶片96中，如圖5(a)所示，以與上 逑半導體晶-片964端邊之距離相異之方式形成有3排以特 定間距形成之突起電極。以下，從由半導體晶片％之端緣 至各笑起電極之距離相對較小之一方依序將其稱為第1突 起電極（端緣側突起電極間）68a、第2突起電極(第i内部側= ,起電極）68b、第3突起電極（第2内部側突起電極）6以。又， 指第}突起電極68a、第2突起電極68b、第3突起電極68。中 之一方或雙方時，稱為突起電極68。 上述第2突起電極68b及第3突起電極68c中位於兩端之突 89900 -21 - 1239060 起電極如前述實施形態1所述，係配設於位於第1外周側突 起電極6 8a中之兩端之突起‘電極之内侧，以避免與配置於半 導體晶片96之他邊之突起電極相交叉。 又，設於半導體晶片96上之各突起電極68分別被設於薄 膜基板101 (圖2(a))之内導線60a、60b、60c電性接合。内導 線60a、60b、60c如前述實施形態1所述，係被配置成由半 導體晶片96之端邊通過平行於該端邊之突起電極68之相對 向之二邊。 以下’將接合於弟1哭起電極68a之内導線60a稱為第1内 導線60a，將接合於第2突起電極68b之内導線60b稱為第2内 導線60b，將接合於第3突起電極6 8c之内導線60 c稱為第3内 導線60c。又，指第1内導線60a、第2内導線60b、第3内導 線60c中之一方或雙方時，稱為内導線60。 上述第1突起電極68a如圖5(a)所示，係以在該第1突起電 極68a間，第2内導線60b及第3内導線60c不接觸且此等内導 線60b、60c不接觸第1突起電極68a之排列間距被形成於半 導體晶片96_上。 又，上述第2突起電極68b係以第3内導線60c不接觸且第3 内導線60c不接觸第2突起電極68b之方式被形成於半導體 晶片96上。即，將第2突起電極6 8b配設成在互相鄰接之第2 突起電極68b間，可交互形成配置上述第3内導線60c之電極 間區域與不配置第3内導線6〇c之電極間區域之狀態。 另外，上述第3突起電極68c係以考慮過前述實施形態1所 述之内導線接合裝置之接合精度後所設定之最小排列間距 89900 -22- 1239060 被搭載於半導體晶片96上。 具體而言，如圖5(b)所示，配置於第1突起電極68a上之第 1内導線60a係被配置成由半導體晶片96之端邊至第1突起 電極68a上形成直線狀，且通過與平行於第1突起電極68&之 上述端邊之對向之二邊。而，以第i内導線6〇a不接觸第2突 起電極68b之方式，將半導體晶片96上之第1内導線60&之前 端部配置於達到第2突起電極68b之形成位置之前方位置。 又，在第1突起電極68a間配置2條第2内導線60b及4條第3 内導線6 0c。此等6條内導線60b、60c由半導體晶片96之端 邊通過第1突起電極68a間而被配置成直線狀。此6條内導線 60b、60c中’位於兩端之内導線為第2内導線6〇b夾在該第2 内導線60b之4條内導線為第3内導線60c。 上述第2内導線6〇b因被配置而接合於第2突起電極68b上 ’故可在第1突起電極68a之形成位置與第2突起電極68b之 形成位置之間彎曲，藉以將第2内導線60b配置成可直線地 通過平行於第2突起電極68b之上述端邊之相對向之2邊，而 接合第2突起電極68b與第2内導線60b。又，直線地通過上 述相對向之2邊之第2内導線60b之半導體晶片96上之前端 邵係配置於達到第3突起電極68c之前方位置，因此，第2内 導線60b不會接觸於第3突起電極68c。 如此，配置於第！突起電極68a間之内導線60b、60c中， 位於兩端之内導線6〇b被接合於第2突起電極68b。因此，如 圖5(a)所示’可將第2突起電極68b配置成可重複形成配置第 J内導線60c之第2突起電極68b間與未配置内導線60之第2 約9〇〇 -23 - 1239060 突起電極68b間之狀態。 又，配置於第1突起電極68a、第2突起電極68b間之上述 第3内導線60c係在第2突起電極68b之形成位置與第3突起 電極68c之形成位置間彎曲，藉以在第3突起電極68c上將第 3内導線60c配置成可與平行於第3突起電極68c之上述端邊 之相對向之2邊交叉。又，在第3突起電極68c間並未配置内 導線60，故如上所述，第3突起電極68c間之距離只要依據 考慮過接合精度後所設定之排列間距加以設定即可。 如上所述，由於為接合突起電極與内導線，而使内導線 ’言曲，故可使配置於突起電極間之内導線之間距（以下稱内 導線之電極間間距）微細間距化。又，突起電極間未配置内 導線之情形，可依照突起電極間之内導線數決定排列間距 。因此，如圖5(a)所示，半導體晶片96上之第】突起電極68a <排列間距大於弟3哭起電極6 8 c之排列間距。 另外，形成於半導體晶片96上之突起電極數也因突起電 k間之内導線數而變化。在圖5(a)所示之c〇F中，依照第^ 哭起電極68-a、第2突起電極68b、第3突起電極68c之順序而 増加。如此，利用使哭起電極數由半導體晶片96之外周側 向内周側增加，可使笑起電極68與内導線6、〇之接合更為容 易。另外，並可謀求搭在於半導體晶片96上之突起電極68 足焉密度化，謀求接合於突起電極68之内導線6〇之微細間 距化。 又，在本貫施形悲中，為了接合於第2突起電極6处及第3 突起電極68c而使内導線60全部彎曲，但也可因應突起電極 89900 -24 - 1239060 68之配置位置而使用不彎曲之内導線。即，如前述實施形 態1所述之圖4(a)及圖4(b)所示之C0F 一般，也有配置成直 線狀而不由半導體晶片之端邊彎曲至突起電極。 又，在圖5(a)所示之C0F中，雖以與半導體晶片之端邊之 距離相異之方式配置3排突起電極，但並不限定於此’也可 配設4排以上之突起電極。即，也可將第1突起電極68a與第 3突起電極68c之間之第2突起電極68b形成2排以上。 或者，也可利用在半導體晶片上隨機地配置突起電極之 方式謀求微細間距化。也就是說可依照突起電極之配設位 置適宜地使内導線彎曲，以謀求内導線之微細間距化。 [實施形態3] 茲依據圖6至圖7說明本發明之另一實施形態如下。又， 為便於說明起見，對於具有與前述實施形態丨、2之圖式所 示之構件同一機能之構件，附以同一符號而省略其說明。 在本實施形態之COF係將前述實施形態】之圖4(a)所示之 C〇F<内周側突起電極58b之一部分配置成在與上述半導 體晶片96之-端緣之距離上與剩下之内周側突起電極5讣相 兴之狀態。.具體而言，如圖6所示，將突起電極77配置於内 周側突起電極58b之大於與半導體晶片96之端緣之距離之 位置。又，此突起電極77係被配置於與外周側突起電極58a 及内周側突起電極58b之配設方向不同之配設方向。即，將 哭起電極77配設成使内導線70所交叉之突起電極77之相對 向<2邊垂直於内導線58所交叉之上述内周側突起電極58b ^相對向之2邊。 89900 -25 - 1239060 此時，在圖6所示之咖中，將内導線觸己置於在圖4(a) 所KCOF中配置内周侧突起電極5朴之位置，使内導㈣ 在内周側突起電極58b與突起電極77彎曲。 如此’即使在因哭起電極77之配設位置而改變突起電極 :與内導線70之接合位置時，也可藉突起電極77之彎曲而 貫現半導體晶片96上之突起電極之微細間距化。 又因配置於半導體晶片96上之未圖示之半導體元件及 曰曰片配、、泉之配置位置，有時有必要改變突起電極之方向。 p上述半導體元件及晶片配線係配置於半導體晶片96上 ，在此半導體晶片96上形成突起電極。因此，突起電極之 酉置置雖依存於半導體元件之配置位置，但利用使内導 線7〇彎曲，即可不受半導體元件及晶片配線之配置位置影 響地實現突起電極之微細間距化。 或如圖7所示，也可將上述突起電極78配置成與内導線71 所父叉之上述内周侧突起電極58b之相對向之2邊成45度。 此時’也可依照突起電極78之配置位置及配置方向，在内 周側笑起電趣58b與突起電極78之間，使内導線71彎曲。 如以上所述，即使在藉使内導線任意彎曲，任意變更搭 載於半導體晶片上之突起電極之配置位置及配置方向時， 也可謀求内導線之微細間距化。 也就是說，如上所述，本發明之半導體裝置也可將上述 内周側突起電極之至少一部分以異於上述端緣側突起電極 '^配置方向之配設方向加以配設。依據此構成，由於内部 側突起電極用導線配線被彎曲形成，可將内部側突起電極 89900 -26- 1239060 用導線配線接合於配設於種種之配設方向之内部侧突起電 極。故可將連接於具有配設於種種之配設方向之内部側突 起電極之半導體晶片之導線配線微細間距化。 又，在本實施形態中，雖係說明將内導線配置於圖4(a) 所不足COF中配置内部侧突起電極58b之位置，但並不限定 方、此P也可適用於前述實施形態中使用之圖丨（a)及圖 5(a)所717〈C〇F。又’圖6及圖7所示之内部側突起電極58b 之排列間距也可適苴地加以變更，突起電極D、Μ之配設 方向也不限定於圖6及圖7所示之配設方向。 。 [實施形態4] 〜/w , 人，為便於 說明起見，對於具有與前述實施形態1至3之圖式所示之構 件同-機能之構件，附以同一符號而省略其說明。 、在本實施形態之半導體晶片96中，如圖8所示，以與上述 + 片％《端緣之距離相異之方式形成2排突起電極 起電極中’配置於兩端之突起電極(以下 域《哭起電極)58係呈現突起電極之寬相對較大且排列間 距相對較大。相對地，西？ w、人+ 士 排W間 下稱中央區域)之突起H一上逑兩端區域之區域(以 4 X大起电(以下稱中央區 係呈現突起電極之寬相、丨 次乏大起電極）88 ㈣較小且排列間距相對㈣ 起電極 88aU„_f_b^ 、'、 區域足外周側笑起電極88a及中央β &、 突起電極88b。 域〈内周側. Γ ，從田牛導體晶片96之端 89900 -27- 1239060 離相對較小之一方依序稱為外周侧突起電極58a、88a、内 周侧突起電極58b、88b。又，指外周侧突起電極58a、88a 、内周侧哭起電極58b、88b中之一方或雙方時，稱為突起 電極58、88。 没置於上逑半導體晶片96上之外周侧突起電極58a、88a 係分別被設於薄膜基板101(圖2(a))之外周内導線5〇a、8〇a 電性接合。又，内周側突起電極58b、88b係分別被設於薄 膜基板101之内周内導線50b、80b電性接合。外周内導線5〇a 、80a及内周内導線50b、80b如前述實施形態3所述，係 被配置成由半導體晶片96之端邊通過平行於該端邊之突起 電極之相對向之2邊。 上述外周侧哭起電極58a、88a係以在、該外周侧突起電極 58a、88a間使内周内導線50b、8〇b不互相接觸且此内周内 導線50b、80b不接觸於外周側突起電極58a、88a之排列間 距被搭載於半導體晶片96上。又，上述内周側突起電極58b 、8 8 b係以考慮過★述貫施形態1所述之内導線接合裝置之 接合精度後-所設定之最小排列間距被搭載於半導體晶片96 上。 具體而T，如圖8所示，配置於外周側突起電極58a、88a 上之外周内導線50a、80a係直線狀地由半導體晶片96之端 邊形成至外周側突起電極58a、88a上，且被配置成通過平 行於上述端邊之外周侧突起電極58a、88a之相對向之2邊。 而’以不使外周内導線50a、80a接觸内周側突起電極58b、 88b之方式，將半導體晶片96上之外周内導線50a、80a之前 899()() -28- 1239060 端邵配置於達到内周侧突起電極58b、88b之形成位置之前 方位置。 又’在兩端區域之外周侧突起電極58a間配置3條内周内 導線50b °另—方面，在中央區域之外周侧突起電極88a間 配置4條内周内導線8〇b。此等内周内導線5〇b、80b係由半 導體晶片9 6之端邊至通過外周側突起電極5 8 a、8 8 a間被配 置成直線狀。而，此等内周内導線50b、8Ob係如前述實施 形態1所述’在外周側突起電極58a、88a之形成位置及内周 側突起電極58b、88b之形成位置之間彎曲著。因此，可以 直線地通過平行於上述端邊之内周侧突起電極5 8b、88b之 相對向之2邊方式，將内周内導線5〇b、80b配置於内周侧突 起電極58b、88b而將兩者接合。 如此，即使在縮小中央區域之突起電極88之寬，以謀求 中央區域之突起電極8 8比兩端區域之突起電極5 8更微細間 距化之情形下，也可謀求半導體晶片96上之突起電極5 8、 88之微細間距化。 尤其，如前述實施形態1所述，加熱壓著突起電極與内導 線時，如上所述，最好使在中央區域與兩端區域之突起電 極之排列間距相異。 即，利用内導線接合裝置加熱壓著突起電極與内導線之 際，通常將400°C以上之熱加在薄膜基板10 1(圖2(a))。此加 熱會使薄膜基板1 0 1熱脹而發生脹大1 〇 μ m〜2 0 μ m程度之 現象。因此薄膜基板1 〇 1之脹大，導致形成於薄膜基板1 〇 1 上之内導線50、80之位置發生誤差。此誤差可能成為引起 89900 -29- Ϊ239060 笑起電極58、88與内導線50、80之接合之位置誤差之原因 此仏置誤差在兩端區域之突起電極5 8與内導線5 0之間比 在中央區域之突起電極88與内導線80之間更容易發生。 因此’將較難發生位置誤差之中央區域之突起電極88形 成比兩端區域之突起電極58更微細間距化。如此，依照發 生位置誤差之容易度控制突起電極之寬度與排列間距時， 即可降低内導線之短路或漏電等瑕疵現象，進一步謀求微 細間距化。 如上所述’為了接合突起電極與内導線而使内導線，故 可使配置於突起電極間之内導線之電極間間距微細間距化 ’且各突起電極之排列間距也可縮小。又，因可依内導線 與哭起電極之接合精度，改變兩端區域及中央區域之突起 電極之支及排列間距，故可提高内導線與突起電極之連接 之可罪性。又’兩端區域之突起電極之寬度最好比中央區 域之突起電極之寬度大5 μιη以上。 如此’本發明之半導體裝置也可構成在上述端緣侧突起 電極中’至-少設在配設於兩端及其鄰接位置之端緣侧突起 電極間之上述内部側突起電極用導線配線數少於設在配設 於上述兩端以外之位置之端緣側突起電極間之上述内部侧 突起電極用導線配線數。 配设於兩端以外之區域之突起電極與内導線在該突起電 極與導線配線之接合之際，其接合位置較難發生誤差。相 對地’配設於兩端及其鄰接位置之突起電極與導線配線之 接合則較答易發生誤差。接合位置之誤差可能成為導線配 89900 -30 - 1239060 線之短路或漏電等瑕疵現象之原因。 因此’採用上述 > 播士 、 冓成時，在接合位置較容易發生誤差 <兩端及其鄰接位置，萨 J精進步減少内邵側突起電極用 寸線配線數，以防止道飧、 、 止寸、、桌配線〈短路或漏電等瑕疵現象。 又在接合&置較難以發生七吳美$ P^、山 一 知王决轰 < 上述兩端以外之區域， 可精進一步増多内部侧突起電極用導線配線數，以謀求導 線配線之微細間距|。 I ^ ^ 泰一 匕Q此，可防止導線配線之短路或漏 電等瑕疵現象，並謀求導線配線之微細間距化。 本1月之半導體裝置也可構成在上述端緣侧突起電 極及上述内部侧突起電極中，至少配設於兩端之端緣側突 起電極及内部侧突起電極之各電極具有之寬度大於配設於 上述兩端以外之位置之端緣侧突起電極及内部侧突起電極 之各電極具有之寬度。 依據上述之構成，可依照突起電極與導線配線之接合位 且之次差髮生之谷易度改變笑起電極之寬度。因此，可藉 配設於較容易發生接合位置之誤差之兩端之突起電極，防 止導線配線之短路或漏電等瑕戚現象，並藉配設於較難以 發生接合位置之誤差之上述兩端以外之區域之突起電極， 謀求微細間距化。 如前述實施形態1〜4所述，本發明之半導體裝置之上述 端緣側突起電極間之上述内部側突起電極用導線配線最好 具有1 μιη以上1 5 μπι以下之寬度。又，本發明之半導體裝置 之上述端緣侧突起電極間之距離最好在50 μηα以上150 μπι 以下。另外’本發明之半導體裝置之上述内部側突起電極 89900 -31 - 1239060 用導線配線在接人*人 、 接口於上迷内邵側笑起電極時，最好由上述 端緣至上述内部倒令4 、 ，、、 大起电極 < 上述+導體晶片之内部侧之 端部之長度在100 μπι以上500 μη!以下。 依據id 口構成，可謀求接合於内部侧突起電極及端緣 侧笑起電極〈導線配線之微細間距化。m，可將半導 體晶片上 < 端邊之上述導線配線之間距實質地控制於μ μπι以下。 又，本發明之半導體裝置也可在上述之半導體裝置中， 將上述内部侧突起電極中之至少—部分連接於上述半導體 晶片上之半導體元件及晶片配線之至少一方。 依據上述之構成，在對正於半導體元件之配置位置而配 設内部側哭起電極時，也可對正内部側突起電極之配置位 置而接合内部側突起電極用導線配線。 本發明並不限定於上述各實施形態，可在申請專利範圍 之項所示之範圍内施行種種變更，適宜地組合分別揭示於 不同之實施形態之技術的方法所得之實施形態，也包含於 本發明之技翁的範圍。 以下，依據實施例，詳細地說明本發明，但本發明並不 限定於此。 [實施例1] 為了形成圖1(a)所示之COF，圖1(b )所示，在半導體晶片 96上形成寬…為25 μιη之外周側突起電極98a及内周侧突起 電極9 8 b。又’在外周側突起電極9 8 a間，以3 0 μ m之電極間 間距p(e)i配置寬15 μΐΉ之2條内周内導線l〇〇b，為了將内周 89900 -32- 1239060 内導線l〇〇b與外周側突起電極98a間之距離匕控制於μ❿ ，在半導體晶片96上以100 μιη之排列間距形成外周側突起 電極98a。又，為了確保外周侧突起電極98b間之距離於至 少15 μιη，以50 μπι之排列間距形成内周侧突起電極9朴。 將形成於具有40 μπι、38 μηι、25 μπι之各厚度之薄膜基 板101 (圖2(a))上之5 μιη之銅搭施以餘刻，以1 $ 之寬vi形 成對應於形成在半導體晶片96上之突起電極98之配置之配 置圖案之内導線1〇〇。 利用内導線接合裝置（圖3)接合上述突起電極％與内導線 1 0 0而仔圖1所示之C Ο F。所得之c 〇 F係以1 0 0 μ m之間距形 成外周内導線1 〇 〇 a之間距ρ (〇 )】。又，以5 〇 μ m形成内周内導 線100b之間距p(i)i。 因此，實質的内導線之間距（後述）為1〇〇 μιη/3 = 33.3 μπι， 故可實現微細間距化。又，可利用以往之内導線接合裝置 之接合精度，接合上述突起電極98與内導線100。又，在接 合之際並無以30 μπι之電極間間距pkh所形成之2條内周内 導線剝離或、變形而相互接觸之現象。 又，所謂實質的内導線之間距係假定外周内導線及内周 内導線100以一定間距形成時之半導體晶片96之端邊部分 之内導線之間距。在本實施例中，配置於外周側突起電極 間之2條内周内導線之電極間間距pkh為30 μπι，故上述實 質的内導線之間距與實際之内導線之間距並不一致。也就 是說，在本實施例中’在外周侧突起電極間，外周内導線 與2條内周内導線並未以等間隔被配置，故外周内導線與内 89900 -33 . 1239060 周内導線之距離和内周内導線間之距離不同。但，為了評 估C〇F之微細間距化，上述實質的内導線之間距係微細間 距化之大致標準’故在本實施例及以下各實施例中，使用 實質的内導線之間距作為評估值。 [實施例2] 為了形成圖4(a)所示之c〇F，圖4(b)所示，在半導體晶片 96上形成寬W2為25 μπι之外周侧突起電極58a及内周侧突起 電極58b。又，在外周侧突起電極58a間，以30 μιη之電極間 間距p(e)2配置寬15 μιη之3條内周内導線5〇b，為了將内周内 導線50b與外周侧突起電極58a間之距離^控制於15 μπι，在 半導體晶片96上以13 0 μιη之排列間距形成外周侧突起電極 58a。又，為了確保内周侧突起電極58b間之距離於至少1 5 μπι，以43.3 μιη之排列間距形成内周側突起電極58b。 又，與上述實施例1同樣地，將形成於薄膜基板丨〇丨（圖 2(a))上之5 μιη之銅箔施以蝕刻，以15 μπχ之寬V2形成對應於 形成在上述半導體晶片96上之突起電極58之配置之配線圖 案之内導線50，以20 μιη之間距配置内導線5〇b。 利用内導線接合裝置（圖3)接合上述突起電極5 8與内導線 50而得圖4(a)所示之COF。所得之c〇F係以130 μιη之間距形 成外周内導線5〇a之間距Ρ(〇)2。又，以與内周側突起電極58b 之排列間距形成同樣之35 μιη形成内周内導線50b之接合間 距P⑴2。 因此’貫奮的内導線之間距為1 3 0 μιη/4二3 2.5 μ m，故可 實現微細間距化。又，可利用以往之内導線接合裝置之接 89900 -34- 1239060 合精度’接合上述突起電杯盥内 、人、w ; % 4一一 Μ泽缘。又，在接合之際並 典以20 μιη之電極間間距（） ^ ρθ)2所形成；3條内周内導線50b 剥離或變形而相互接觸之現象。 [實施例3 ] 為了形成圖5(a)所示之— 、,/Γ丁又，圖5(a)所不，在半導體晶片 96上形成寬為25 μιη之第！令却命4τ 十 μ I罘1大起电極68a、第2突起電極68b 、第3突起電極68c。又，在第β起電極咖間，以3〇_之 電極間間距p(e)3配置寬15 _之6條之第2内導綠6仙及第3 内導線60c，為了將上述第2内導線6〇b與第}突起電極68&間 之距離h控制於15 μπι，在半導體晶片％上以22〇 μπχ之排列 間距形成第1突起電極68a。 又，在第2哭起電極68b間，與上述同樣地以3〇 μιη之電極 間間距p(e)3配置寬Π pm之4條之第3内導線6〇c，將上述第3 内導線60c與第2突起電極68b間之距離f3控制於15 μιη。又， 將未配置第3内導線60c之第2突起電極68b間之距離確保於 至少1 5 μπι以上。 又，為了確保第3突起電極68c間之距離於至少1 5 ，以 5 5 μπι之排列間距形成第3突起電極68c。 與上述實施例1同樣地，將形成於薄膜基板丨0 1 (圖2(a))上 之5 μιη之銅箔施以蝕刻，以15 μπι之寬Vs形成對應於形成在 上述半導體晶片96上之笑起電極68之配置之配線圖案之内 導線60,以30 μπι之電極間間距p(e)3形成第2内導線60b及第 3内導線6 0 c。 利用内導線接合裝置（圖^)接合上述哭起電極6 8與内導線 89900 -35 - 1239060 6〇而得圖5(a)所示之C〇F。所得之COF係以第3内導線60c之 間距p(〇)3之220 μιη形成。因此，實質的内導線之間距為220 μm/7 = 3 1.4 μπι，故可實現微細間距化。又，可利用以往公 知之内導線接合裝置之接合精度，接合上述突起電極與内 導線。又，在接合之際並無以30 μπι之電極間間距p(e)3K形 成之弟2、第3内導線60b、60c剝離或變形而相互接觸之現 象。 [實施例4] 為了形成圖8所示之COF，在半導體晶片96上形成外周側 笑起電極58a、88a及内周侧突起電極58b、88b。又，在兩 ^區域之外周侧突起電極58a及内周側突起電極58b使用25 μπι之寬W2之突起電極，在中央區域之外周側突起電極88& 及内周側哭起電極88b使用20 μιη之寬w4之突起電極。 兩端區域之外周側突起電極58a及内周侧突起電極5扑係 以與實施例2同樣之排列間距及内導線之間距形成。 又，在中央區域之外周侧突起電極88a，於該外周側突起 電極88a間 > 以30 μιη之電極間間距配置寬15 ^瓜之斗條内周 内導線8〇b•，為了將内周内導線80b與中央區域之外周側突 起電極88a間之距離控制於15 μιη，在半導體晶片％上以丨35 μπι形成外周側突起電極88a間之距離。又，為了確保内周内 導線80b間之距離於15 μπι，以3〇 μιη之排列間距形成内周側 突起電極88b。 又’以寬15 μη形成對應於形成在上述半導體晶片％上之 H笔fc 5 8、8 8之配置之配線圖案之内導線5 〇、8 〇。 89900 -36 - 1239060 利用内導線接合裝置（圖3)接合上述突起電極58、88與内 導線5〇、80而得圖8所示之C0F。所得之〇017如實施例2中所 述，係以130 μιη之間距形成兩端區域之外周内導線5(^之間 距ρ(ο)2。因此，實質的内導線之間距為13〇 μπι/4 = 32.5 μιη。 另外，中央區域之外周内導線80a之間距p(〇)d|、以155 μπι 之間距形成，在中央區域之實質的内導線之間距為1 5 5 μιη/5 = 31 μπι。又，内周内導線5〇b之接合間距ρ⑴4係以3〇叫 形成。 其結果’在兩端區域及中央區域之全區域之實質的内導 線之間距為3 1 ·8 μιη，故可實現微細間距化。又，可利用以 往之内導線接合裝置之接合精度，接合上述突起電極與内 導線。又’在接合之際並無以30 μιη所形成之3條内周内導 線5 0b、8Ob剝離或變形而相互接觸之現象。 又，使用厚5 μιη之銅箔時，内導線之間距可以2〇 μιη形成 ,故可以105 μπι/4=26·25 μιη形成在兩端區域之實質的内導 線；間距。又在中央區域之實質的内導線之間距可以！ ^ 5 μιη/ 5 = 23 μπι形成。在兩端區域及中央區域之全區域之膏質 的内導線之間距為24.3 μιη，故可更進一步實現微細間距 化。 在實施方式之項中所述之具體的實施形態或實施例畢竟 係在於敘述本發明之技術内容，本發明並不應僅限定於該 等具體例而作狹義之解釋，在不脫離本發明之精神與後述 申請專利範圍項中所載之範圍内，可作種種變更而予以奮 施。 89900 -37- 1239060 【圖式簡單說明】 圖1(a)係表示本發明之c〇F之半導體晶片之一實施形態 之平面圖’圖1(b)係表示圖l(a)之a部分之要部之平面圖。 圖2(a)係上述COF之上面圖，圖2(b)係圖2(a)之Q-Q線箭視 剖面圖。 圖3係表示接合本發明之c〇f之内導線與突起電極之際 所使用之内導線接合裝置之剖面圖。 圖4(a)係表示本發明之c〇F之另一實施形態之平面圖，圖 4(b)係表示圖4(a)之B部分之要部之平面圖。 圖5(a)係表示本發明之c〇f之又另一實施形態之平面圖 ’圖5(b)係表示圖5(a)之C部分之要部之平面圖。 圖6〜圖8係表示本發明之C〇F之又另一實施形態之平面 圖。 圖9(a)係表示習知c〇F之平面圖，圖9(b)係表示圖9(a)<x 部分之要部之平面圖。 圖10(a)係表示習知另一c〇F之平面圖，圖i〇(b)係表示圖 10(a)之Y部分之要部之平面圖。 圖n(a)係表示習知又另一 c〇F之平面圖，圖u(b)係表示 圖11(a)之Z部分之要部之平面圖。 【圖式代表符號說明】 50 内導線（導線配線） 50a 外周侧内導線（導線配線） 5〇b内周側内導線（導線配線、内部侧突起電極用導線配 線） 89900 -38- 1239060 58 突起電極 58a外周側笑起電極（端緣侧突起電極） 58b内周側笑起電極（内部側突起電極） 6〇 内導線（導線配線） 60a 第1内導線（導線配線） 内部側突起電極用導線配線） 内部側突起電極用導線配線） 60b 第2内導線（導線配線 60c 第3内導線（導線配線 68 突起電極 68a 第1突起電極（端緣侧突起電極） 68b第2突起電極（内部侧突起電極、第}内部侧突起電極） 68c第3哭起電極（内部侧突起電極、第2内部侧突起電極） 70 内導線（導線配線、内部側突起電極用導線配線） 71 内導線（導線配線、内部侧突起電極用導線配線） 77 突起電極（内邵側突起電極） 7 8 哭起電極（内邵側突起電極） 80 中央區域之内導線（導線配線） 80a 中史區域之外周侧内導線（導線配線） 80b 中央區域之内周側内導線（導線配線、内部側突起電 極用導線配線） 88 中央區域之突起電極 88a中央區域之外周侧突起電極（端緣側突起電極） 88b中央區域之内周側突起電極（内部側突起電極） 96 半導體晶片 98 突起電極 89900 -39- 1239060 98a 外周側突起電極（端緣侧突起電極） 98b 内周侧突起電極（内部侧突起電極） 100 内導線（導線配線） 1 00a外周侧内導線（導線配線） 100b内周侧内導線（導線配線、内部侧突起電極用導線配 線） 101 薄膜基板 89900 -40-

Claims (1)

1239060 拾、申請專利範圍： 1 · 一種半導體裝置，其係在半導體晶片上具備：配設於離 忒半導體晶片端緣之距離相對較小之位置之端緣側突 起電極、及配設於離上述端緣之距離相對較大之位置之 内部側突起電極； 將形成於薄膜基板上之導線配線接合於上述端緣侧 哭起電極及上述内部侧突起電極； 在互相相鄰之上述端緣侧突起電極間設有接合於上 逑内邵侧哭起電極之至少2條内部側突起電極用導線配 線； 上述内邯侧突起電極用導線配線中至少丨條係依照與 上述内部側突起電極之接合位置彎曲者。 2 ·如申請專利範圍第1項之半導體裝置，其中將上述内部 側突起電極用導線配線設置成在上述端緣側突起電極 間’間距比與上述内部側突起電極之接合位置小者。 3 .如申請專利範圍第2項之半導體裝置，其中上述内部侧 哭起電極用導線係在上述端緣侧突起電極之配設位置 與上述·内部侧突起電極之配設位置之間彎曲者。 4.如申請專利範圍第1項之半導體裝置，其中上述端緣侧 哭起電極間之上述内部側突起電極用導線配線具有1 μπι以上15 μη#下之寬度者。 5 .如申請專利範圍第1項之半導體裝置，其中上述端緣側 义起U極間之距離係5〇 μ1τ1以上1 5 0 μιη以下者。 6.如申請專利範圍第1項之半導體裝置，其中上述内部側 89900 1239060 突起電極用導線配線在接合於上述内部側突起電極時 ，由上逑端緣至上述内部侧突起電極之上述半導體晶片 之内邵側之端部之長度係1 00 μιη以上500 μιπ以下者。 7·如申請專利範圍第1項之半導體裝置，其中上述半導體 晶片具有4個端緣，在該端緣中至少1個端緣之周緣部， 設有上述端緣侧突起電極及上述内部側突起電極； 内部侧突起電極之數比端緣側突起電極之數多者。 8.如申請專利範圍第7項之半導體裝置，其中配設於上述 内部侧突起電極中之兩端之内部侧突起電極係在平行 方；上述^緣之方向，比配設於上述端緣側突起電極中之 兩端之端緣侧突起電極配設於内侧之位置者。 9·如申請專利範圍第1項之半導體裝置，其中上述内部側 大起電極 < 至少一部分係被配設成與上述端緣侧突起 電極之配設方向相異之配設方向者。 10.如申請專利範圍第9項之半導體裝置，其中上述内部倒 突起電財，具有與上述端緣側突起電極之配設方向相 異 < 配設万向之内部侧突起電極比其他内部侧突起電 極配設於離上诚主道蝴Q a、 , ^ • 、平導晚晶片义端緣之距離相對較大之 位置者。 11.如申請專利範圚筮〗、 国罘1項又丰導體裝置，其中在上述端麵 側突起電極中，？小Μ ★ π 、 土 乂政在配設於兩端及鄰接其之位置々 端緣側突起電柘間土 t间 < 上逑内邵側突起電極用導線配續 數比又在配。又於上述兩端以外之位置之端緣侧突起霄 私門、迟内崢側突起電極用導線配線數少者。 89900 1239060 12.如申請專利範圍第11項之半導體裝置，其中上述端緣側 突起電極及上述内部側突起電極中，至少配設於兩端之/ 端緣側突起電極及内邵側突起電極之各個具有之寬度 比配設於上述兩端以外之位置之端緣側突起電極及内 部側突起電極之各個具有之宽度大者。 1 3 .如申請專利範圍第1項之半導體裝置，其中上述内部側 · 突起電極係進一步具備配設於離半導體晶片之端緣之 < 距離相對較小之位置之第丨内部側突起電極、及配設於 離上述端緣之距離相對較大之位置之第2内部側突起電 f 極； 將接合於上述第2内部側突起電極之内部侧突起電極 用導線配線設置於互相鄰接之上述第丨内部側突起電極 間之至少一部分者。
如申請專利範圍第13項之半導體裝置，其中互相鄰接之 上述第1内部侧突起電極間中，交互地設置設有内部側 义起电極用導線配線之電極間區域及未設有内部側突 起電極用導線配線之電極間區域者。 15.如申請·專利範圍第9項之半導體裝置，其中上述内部側 哭起電極中之至少一部分係連接於上述半導體晶片上 之半導體元件及晶片配線之至少一方者。 89900
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