KR20030051276A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 소정 개소의 표면을 피복하여 박막 형상의 도금부가 형성된 리드가 주면 위에 형성되어 있는 칩 탑재 부재와, 주면 위에 범프가 형성되어 있음과 함께, 이 범프가 상기 도금부를 개재하여 상기 리드에 전기적으로 접속되어 상기 칩 탑재 부재에 탑재된 반도체 칩과, 상기 반도체 칩과 상기 칩 탑재 부재 사이에 형성된 밀봉 부재를 포함하는 반도체 장치를 제공한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF}
본 발명은 반도체 칩을 마운트 부재에 플립 칩 법에 의해 일괄적으로 접속 밀봉하는 기술에 관한 것으로, 특히 반도체 칩 및 마운트 부재의 전극 부근의 구조 및 접속 상태의 개량을 도모한 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적인 플립 칩 방식의 와이어리스 본딩 방법에 의해 반도체 칩을 엔벨로프 등의 마운트 부재 위에 전기적으로 접속함과 함께, 반도체 칩과 마운트 부재를 접착 및 밀봉하는 공정에 대하여 간단히 설명한다.
예를 들면, 도 7에 도시한 바와 같이 반도체 칩(101)과, 마운트 부재로 이루어지는 유리 에폭시 기판(103)을 대향 배치한다. 이 때, 칩(101)에 형성된 금(Au) 스터드 범프(102)와 기판(103)에 배선된 구리(Cu) 리드(104)의 위치를 맞춘다. 리드(104) 위에는, 그 폭과 대략 같은 정도의 크기의 두꺼운 형상의 돌기물(돌출 형성물)인 Sn-Ag 도금 범프(105)가 전해 도금법에 의해 미리 적층되어 형성되어 있다. 도금 범프(105)는 Sn을 이용하여 형성되어도 된다. 또한, 도금 범프(105)의 폭은 구체적으로는 약 50㎛이다.
그리고, 칩(101)과 기판(103) 사이에 열 경화성 절연 필름 등의 밀봉 수지(106)를 충전한다. 이 상태에서 칩(101)을 기판(103)측을 향하여 열압착한다. 이에 의해, 도 8에 도시한 바와 같이, 스터드 범프(102)와 리드(104)를 도금 범프(105)를 개재하여 접속한다. 즉, 스터드 범프(102)와 리드(104)와의 전기적인 접속, 및 밀봉 수지(106)를 통한 반도체 칩(101)과 유리 에폭시 기판(103)과의 밀봉을 일괄적으로 행한다.
최근, 반도체 장치의 제조 기술의 분야에서는, 디바이스의 미세화 및 고밀도화 등에 수반하여, 리드 간격 협소화가 강하게 요구되고 있다. 즉, 리드 간격의 협피치화가 강하게 요구되고 있다. 그런데, 통상의 도금 범프(105)는 폭이 약 50㎛나 되어, 이것이 협피치화의 가장 큰 저해 요인으로 되고 있다. 단, 단순히 리드(104)의 폭을 좁히면, 리드(104) 위에 도금 범프(105)를 형성할 때에, 도금 범프(105)의 적층 위치가 어긋나기 쉬워지거나, 혹은 도금 범프(105)가 리드(104) 위로부터 떨어지기 쉬워지기도 한다. 그 결과, 스터드 범프(102), 리드(104) 및 도금 범프(105)의 전기적인 접속 불량이 발생할 우려가 있다. 나아가서는, 반도체 장치의 전기적 성능 및 신뢰성 등, 반도체 장치의 품질에 지장을 초래할 우려가 있다. 또한, 도금 범프(105)의 위치 어긋남 등에 의해 반도체 장치의 제조 수율이 저하하여, 반도체 장치의 생산 효율이 저하될 우려도 있다.
도 1은 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도.
도 2는 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도.
도 3은 제1 실시예에 따른 반도체 장치의 일부를 도시한 단면도.
도 4는 제2 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도.
도 5는 제2 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도.
도 6은 제3 실시예에 따른 반도체 장치의 일부를 도시한 단면도.
도 7은 종래의 기술에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도.
도 8은 종래의 기술에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
102 : 스터드 범프
103 : 유리 에폭시 기판
104 : 리드
105 : 도금 범프
본 발명의 일 관점에 따르면, 소정 개소의 표면을 피복하여 박막 형상의 도금부가 형성된 리드가 주면 위에 형성되어 있는 칩 탑재 부재와, 주면 위에 범프가 형성되어 있음과 함께, 이 범프가 상기 도금부를 개재하여 상기 리드에 전기적으로 접속되어 상기 칩 탑재 부재에 탑재된 반도체 칩, 및 상기 반도체 칩과 상기 칩 탑재 부재 사이에 형성된 밀봉 부재를 포함하는 반도체 장치가 제공된다.
본 발명의 다른 관점에 따르면, 주면 위에 범프가 형성된 반도체 칩과, 소정 개소의 표면을 피복하여 박막 형상의 도금부가 형성된 리드가 주면 위에 형성되어있는 칩 탑재 부재를 대향 배치하는 공정과, 상기 반도체 칩과 상기 칩 탑재 부재 사이에 밀봉 부재를 형성하는 공정, 및 상기 범프와 상기 리드를 상기 도금부를 개재하여 전기적으로 접속함과 함께, 상기 반도체 칩과 상기 칩 탑재 부재 사이를 상기 밀봉 부재를 이용하여 밀봉하고 접착함으로써, 상기 반도체 칩과 상기 칩 탑재 부재를 일괄하여 접속 밀봉하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
본 발명의 또 다른 관점에 따르면, 주면 위에 범프가 형성된 반도체 칩과, 소정 개소의 표면을 피복하여 박막 형상의 도금부가 형성된 리드가 주면 위에 형성되어 있음과 함께, 상기 주면 위에 밀봉 부재가 형성된 칩 탑재 부재를 대향 배치하는 공정, 및 상기 범프와 상기 리드를 상기 도금부를 개재하여 전기적으로 접속함과 함께, 상기 반도체 칩과 상기 칩 탑재 부재 사이를 상기 밀봉 부재를 이용하여 밀봉하고 접착함으로써, 상기 반도체 칩과 상기 칩 탑재 부재를 일괄적으로 접속 밀봉하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
이하, 본 발명에 따른 실시예의 상세한 내용을 첨부 도면을 참조하여 설명한다.
(제1 실시예)
도 1 및 도 2는 제1 실시예에 따른 반도체 장치의 구성 및 제조 공정을 도시한 단면도이다. 본 실시예는, 소위 플립 칩 방식의 와이어리스 본딩법에 특징을 갖는 것이다.
우선, 본 실시예에 따른 반도체 장치의 구성에 대하여 설명한다.
도 1에 도시한 바와 같이, 반도체 칩(1)의 일 주면 위에는, 도시하지 않은 전극에 전기적으로 접속된 범프(스터드 범프 : 2)가 형성되어 있다. 실제로는, 이 스터드 범프(2)는 1개의 반도체 칩(1)에 대하여 복수개 형성되어 있지만, 1개만을 도시하고 그 밖의 것은 도시를 생략한다.
본 실시예에서는, 스터드 범프(2)를 열화하기 어려운 재료를 이용하여 형성한다. 구체적으로는, 스터드 범프(2)를 산화하기 어려운 금(Au)을 이용하여 형성한다. 이 Au 스터드 범프(2)는 그 선단부(2a)가 돌출된 형상으로 형성되어 있다. 이러한 형상은, 도시하지 않은 본딩 툴을 이용하여 소정량의 금을 반도체 칩(1)의 전극에 부착시킨 후, 금의 공급을 멈춘 상태에서 본딩 툴을 반도체 칩(1)으로부터 멀리함으로써 용이하게 형성할 수 있다. 이러한 형성 방법에 의해, 스터드 범프(2)의 선단부(2a)는 금으로 된 와이어를 뽑아 잘라낸 상태로 되어 있다.
한편, 반도체 칩(1)이 탑재되는 칩 탑재 부재(실장 기판)로서의 칩 탑재 기판(3)은, 예를 들면 유리 에폭시 수지 등으로 형성되어 있다. 이 칩 탑재 기판(3)의 내부 또는 표면에는, 도시하지 않은 각종 배선이 형성되어 있다. 본 실시예의 칩 탑재 기판(3)에는 종이와 같이 두께가 얇은 형상으로 형성되어 있는 기판을 이용한다. 즉, 칩 탑재 기판(3)에는 소위 PTP(Paper Thin Package) 기판이라고 칭해지는 기판을 이용한다. 이 칩 탑재 기판(3)의 일 주면 위에는, 각종 배선과 전기적으로 접속된 구리(Cu) 재질의 리드(내측 리드 : 4)가 형성되어 있다.
이 Cu 내측 리드(4)는, 상술한 종래 기술과 같이 리드 위에서 폭 방향으로 크게 연장된 두꺼운 형상의 돌기물(돌출 형성물)인 Sn-Ag 도금 범프(105)를 지지할필요가 없다. 따라서, 내측 리드(4)는 그 단면이 칩 탑재 기판(3)으로부터 멀어짐에 따라 폭이 좁아지는 대략 사다리꼴 형상으로 형성된다. 또한, 내측 리드(4)의 기판측 단부의 폭은, 스터드 범프(2)의 최대 폭과 대략 동등하거나, 혹은 그 이하의 크기로 형성된다. 즉, 종래 기술에서 설명한 Cu 리드(104)의 폭과 비교하여, 내측 리드(4)의 기판측 단부는, 그 폭이 상당히 좁고 콤팩트하게 형성되어 있다. 구체적으로는, 내측 리드(4)는 그 기판측 단부의 폭이 약 40㎛로 형성되고, 또한 선단측 단부의 폭이 약 20∼30㎛로 형성되어 있다. 내측 리드(4)의 선단측 단부의 폭의 치수는, 스터드 범프(2)의 선단부(2a)의 최대 폭과 대략 같은 정도의 크기이다. 내측 리드(4)를, 상술한 크기 및 형상으로 형성함으로써, 리드 간격 협소화(협피치화)를 도모할 수 있다. 본 발명자들이 행한 실험에 따르면, 종래 약 84㎛이었던 리드 간격(피치)을, 적어도 그 약 7할 남짓한 크기인 약 60㎛까지 좁힐 수 있는 것을 알 수 있다.
내측 리드(4)의 표면에는, 도금이 실시되어 있다. 구체적으로는, 내측 리드(4)에는, 그 스터드 범프(2)와 접속되는 부분 및 그 주위의 표면을 대략 전면적으로 피복하도록, 두께가 약 0.6㎛인 박막 형상의 도금부(도금 박막, 도금층 : 5)가 형성되어 있다. 이에 의해, 종래 기술에서 설명한 Sn-Ag 도금 범프(105)를 이용하지 않고, 스터드 범프(2)와 내측 리드(4)와의 접속 부분 및 그 주위의 재질을 산화 및 열화되기 어렵게 할 수 있다. 또한, 종래 기술과 같이 Sn-Ag 도금 범프(105)가 리드(104) 위로부터 벗어나 떨어져, 인접하는 리드(104) 측면에 접촉하여, 쇼트 등의 전기적 접촉 불량을 일으킬 우려도 제거할 수 있다. 당연히, Sn-Ag도금 범프(105)의 위치 어긋남 등을 고려할 필요는 없다. 따라서, 후술하는 스터드 범프(2)와 내측 리드(4)와의 접속 작업도 간단하고 신속하게 행할 수 있다.
또한, 소위 통상의 TAB(Tape Automated Bonding) 방식에서는, 내측 리드의 표면에 형성되는 도금 박막의 막 두께는, 통상적으로는 두꺼워도 약 0.2㎛ 정도까지 이다. 이에 대하여, 본 실시예의 내측 리드(4)의 표면에 형성되는 도금 박막(5)의 막 두께는 약 0.6㎛로 비교적 두껍게 형성되어 있다. 따라서, 본 실시예의 내측 리드(4)는, 열이나 수분 등에 대한 내구성이 비교적 높다. 즉, 도금 박막(5)의 내측의 내측 리드(4)는 열화되기 어렵다.
본 실시예에서는, 도금 박막(5)을 주석(Sn)을 원료로 하여 무전해 도금법에 의해 형성한다. 이 무전해 도금법은 전해 도금법과 비교하여, 공정에 필요한 시간을 단축할 수 있을 뿐만 아니라, 마스크나 전극 등의 특별한 부재 및 장치 등을 필요로 하지 않는다. 따라서, 작업 단축화 및 생산 효율의 향상을 도모할 수 있을 뿐만 아니라, 생산 비용도 억제할 수 있다.
이어서, 본 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
우선, 반도체 칩(1) 및 칩 탑재 기판(3)을, 도 1에 도시한 바와 같이 스터드 범프(2)와 내측 리드(4)가 대향하는 형태로 배치한다. 이 때, 반도체 칩(1)과 칩 탑재 기판(3) 사이에 그 간극을 밀봉함과 함께, 반도체 칩(1)과 칩 탑재 기판(3)을 접착하는 밀봉 부재(6)를 형성한다(충전한다). 이 밀봉 부재(6)는 Sn 도금 박막(5)이 녹거나, 혹은 스터드 범프(2)와 내측 리드(4)가 접속되었을 때에, 그 접속 부분에서 공정(共晶)을 일으키지 않을 정도의 온도에서 열 경화성 및 접착성을발휘하는 열 경화성 수지에 의해 형성되어 있다. 구체적으로는, 밀봉 부재(6)는 약 160℃∼200℃ 정도의 온도에서 열 경화성 및 접착성을 발휘하는 열 경화성 수지에 의해 형성되어 있다. 또, 밀봉 부재(6)는 반도체 칩(1)을 칩 탑재 기판(3)에 대향시켜 배치하기 전에, 미리 칩 탑재 기판(3) 위에 형성해 두어도 무방하다.
이어서, 반도체 칩(1), 칩 탑재 기판(3), 및 밀봉 수지(6)에 열을 가하면서, 이들의 두께 방향의 양 외측으로부터 누른다. 이 열압착을 행할 때의 온도는, 약 160℃∼200℃ 정도의 범위 내로 설정된다. 본 발명자들이 행한 실험에 따르면, 약 180℃에서 열압착을 행한 경우, 반도체 칩(1)과 칩 탑재 기판(3)을 매우 신속하게 접착 및 밀봉할 수 있는 것을 알 수 있었다. 그와 함께, 반도체 칩(1)과 칩 탑재 기판(3)과의 접착 및 밀봉 상태, 및 도금 박막(5)의 존재 상태 등을 매우 양호한 상태로 마무리할 수 있는 것을 알 수 있었다. 또한, 열압착에 필요한 공정 시간도 상당히 짧아, 스터드 범프(2)나 내측 리드(4) 등을 비롯한 전기 계통에의 열에 의한 부하를 대폭 저감시킬 수 있는 것을 알 수 있었다.
일반적으로, TAB(Tape Automated Bonding)법이나, 혹은 범프와 리드를 공정시켜 접속하는 방법에서는, 200℃보다도 높은 온도가 필요하게 된다. 그와 같은 고온에서 열압착을 행하면, 본 실시예와 비교하여 반도체 장치에의 열에 의한 부하는 당연히 커지므로, 반도체 장치의 품질 열화를 초래하기 쉬워진다. 나아가서는, 반도체 장치의 수율이 저하되어, 생산 효율이 저하되는 원인이 된다. 이것에 대하여, 본 실시예의 반도체 장치의 제조 방법에서는, 약 180℃의 비교적 저온에서 열에 의한 부하를 억제하여 반도체 장치를 제조할 수 있으므로, 반도체 장치의 수율을 향상시켜, 생산 효율을 향상시킬 수 있다. 또한, 이 반도체 장치의 제조 방법에 의해 제조된 반도체 장치는 품질이 열화되기 어려운 것은 물론이다.
이어서, 도 2에 도시한 바와 같이 스터드 범프(2)가 내측 리드(4)에 맞닿아 그 선단부(2a)의 폭이 내측 리드(4)의 선단측 단부와 대략 동일한 정도의 폭으로 변형될 때까지 누르면서 가열한다. 이에 의해, 스터드 범프(2)와 내측 리드(4)의 도금 박막(5)의 표면과의 전기적으로 적정한 접합 상태를 실현할 수 있다. 그 후, 스터드 범프(2)의 선단부(2a)가 과도하게 변형되지 않도록 가압력을 일정한 크기로 유지한 상태에서, 계속 가열하여 밀봉 수지(6)를 고화시킨다. 밀봉 수지(6)가 고화된 것을 확인한 후, 가열 및 누름을 해제하여, 이 열압착 공정을 종료한다. 이에 의해, 스터드 범프(2)와 내측 리드(4)는 도금 박막(5)을 개재하여 전기적으로 적정한 상태에서 접속된다. 그와 함께, 반도체 칩(1)과 칩 탑재 기판(3)은, 이들 사이를 밀봉 수지(6)에 의해 대략 완전하게 밀봉된 상태에서 접착(고착)된다.
이와 같이, 본 실시예의 반도체 장치의 제조 방법에 따르면, 스터드 범프(2)와 내측 리드(4)와의 접속과, 반도체 칩(1)과 칩 탑재 기판(3)과의 접착 및 이들의 간극의 밀봉을 적정한 상태에서 일괄하여 행할 수 있다. 이하의 설명에서, 이 공정을 일괄 접속 밀봉 공정(플립 칩 일괄 접속 밀봉 공정)이라고 칭한다.
상술한 일괄 접속 밀봉 공정에 의해 반도체 칩(1)을 칩 탑재 기판(3)에 고착하여 탑재한 후, 패키징 공정으로 이행한다. 본 실시예에서는, 예를 들면 도 3에 도시한 바와 같이, 밀봉 수지(6) 외에 반도체 칩(1) 주위에 반도체 칩(1)이 대칭 중심이 되도록 밀봉 수지(7, 8)를 형성한다. 밀봉 수지(7, 8)는 밀봉 수지(6)와동일한 재료에 의해 형성되어 있는 것으로 한다. 반도체 칩(1)을 사이에 두고 칩 탑재 기판(3)과는 반대측에는, 반도체 칩(1)을 외부로부터의 충격이나 수분등으로부터 보호하기 위한 표면 기판으로서의 보호 기판(9)을 형성한다. 이 때, 보호 기판(9)과 반도체 칩(1) 사이에 적절하게, 접착제(접착 수지) 등을 형성해도 무방하다.
그 후, 상술한 일괄 접속 밀봉 공정과 마찬가지로, 반도체 칩(1), 칩 탑재 기판(3), 밀봉 수지(6, 7, 8), 및 보호 기판(9)에 열을 가하면서, 이들의 두께 방향 양 외측으로부터 누르며 패키징한다. 이 후, 도시하지 않은 접지 기판이나 볼 레이어 기판 등을 열압착 등에 의해 부착시킨다. 이에 의해, 1매의 칩 탑재 기판(3) 위에 1매의 반도체 칩(1)이 탑재된 반도체 장치(10)를 제조할 수 있다. 즉, 소위 1층 구조의 싱글 칩 패키지의 반도체 장치(10)를 제조할 수 있다. 또, 반도체 장치(10)에서는 칩 탑재 기판(3)이 소위 엔벨로프(패키징 부재)로서의 역할도 겸하고 있다.
이상 설명한 바와 같이, 플립 칩 접속 밀봉 공정을 포함하는 제1 실시예에 따른 반도체 장치의 제조 방법에 따르면, 리드 간격의 협피치화를 실현하여 반도체 장치를 컴팩트화할 수 있다. 그와 함께, 전기적 성능 및 신뢰성 등이 손상되기 어렵고, 양질이며 또한 긴 수명의 반도체 장치를 효율적으로 저비용으로, 간단하게 제조할 수 있다. 또한, 제1 실시예에 따른 반도체 장치의 제조 방법은, 특수한 장치나 설비 혹은 재료 등을 이용하지 않고 실시할 수 있으므로, 매우 범용성이 풍부하다. 따라서, 반도체 장치의 제조 공정에서의 비용적인 부담이 거의 없다.
또한, 도 3에 도시한 바와 같이, 반도체 장치(10)는 반도체 칩(1)을 대칭 중심으로 하여, 반도체 칩(1) 주위에 칩 탑재 기판(3), 보호 기판(9) 및 동일한 재료로 이루어지는 밀봉 수지(6, 7, 8)를 각각 대칭으로 배치한 구조를 갖는다. 이러한 대칭 구조에 따르면, 반도체 장치(10)의 내부에 특별한 보강 구조나 보강 부품을 형성하거나, 혹은 칩 탑재 기판(3)을 두껍게 성형하거나 하지 않고, 칩 탑재 기판(3) 등의 휘어짐이나 비틀림에 등에 의한 복잡한 변형을 양호하게 억제할 수 있다. 나아가서는, 반도체 장치(10) 전체의 복잡한 변형을 양호하게 억제할 수 있다. 또한, 상술한 대칭 구조에 따르면, 가령 반도체 장치(10)의 내부에 복잡한 변형이 발생해도, 그 변형은 반도체 칩(1)을 대칭 중심으로 하여 발생된다. 따라서, 변형에 의한 응력은 반도체 칩(1)의 주위를 향하여 대략 균일하게 분산되어, 반도체 장치(10)의 내부의 특정한 개소에 국소적으로 집중하기 어렵게 된다. 특히, 변형에 의한 응력이 반도체 장치(10)의 중요한 구성 요소인 반도체 칩(1)에 국소적으로 집중하기 어려워진다. 이러한 변형에 의한 응력을 분산시켜 완화시키는 작용 및 효과는, 일반적으로 응력에 약한 얇은 두께이면서 콤팩트한 1층 구조의 싱글 칩 패키지에 있어서 매우 유효하다. 즉, 이 제1 실시예의 반도체 장치(10)에 있어서 매우 유효하다.
이와 같이, 반도체 장치(10)는 얇으면서 콤팩트해도, 변형에 의한 응력이 집중된 점을 기점으로 하여 부재끼리 박리되거나, 혹은 변형에 의한 부하가 반도체 칩(1)에 집중적으로 걸리기 어렵다. 따라서, 반도체 장치(10)는 품질이 열화되기 어려워진 수명을 가질 뿐만 아니라, 전기적 성능을 안정된 상태로 유지하기 쉬워신뢰성이 높다. 또한, 상술한 구조로 이루어지는 반도체 장치(10)는 온도나 습도의 변화 등에 의한 패키지 전체의 휘어짐이나 비틀림에 대해서도 강하므로, 그 사용 환경에 의한 제약을 받기 어렵다. 이와 같이, 반도체 장치(10)는 콤팩트하고 범용성이 높으므로, 실용성에 매우 풍부하다.
(제2 실시예)
도 4 및 도 5는 제2 실시예에 따른 반도체 장치의 구성 및 제조 공정을 도시한 단면도이다. 또, 제1 실시예와 동일한 부분에는 동일한 부호를 붙여 그 자세한 설명을 생략한다.
본 실시예의 반도체 장치가 상술한 제1 실시예와 다른 점은, 반도체 칩(1)에 형성된 Au 스터드 범프(11)의 선단부(11a)의 형상, 및 스터드 범프(11)와 Cu 내측 리드(4)와의 접속 상태이다.
도 4에 도시한 바와 같이, 스터드 범프(11)의 선단부(11a)는 대략 평탄한 형상으로 형성되어 있다. 이러한 형상은, 예를 들면 다음에 설명하는 2가지의 방법으로 형성할 수 있다. 하나는, 반도체 칩(1)의 전극 위에 제1 실시예와 마찬가지로 본딩 툴을 이용하여 스터드 범프(2)를 형성한 후, 스터드 범프(2)의 선단부(2a)가 대략 평탄한 형상이 될 때까지 누르는 것이다. 스터드 범프(2)의 선단부(2a)를 누르는 공정은, 예를 들면 일반적으로 범프의 높이를 맞추기 위해 이용되고 있는, 소위 레벨링 툴을 이용하여 행해진다. 또 하나는, 반도체 칩(1)의 전극 위에 스터드 범프(2)의 전극측 단부를 형성한 후, 금의 공급을 멈춘 상태에서 본딩 툴을 반도체 칩(1)의 주면에 따른 방향으로 이동시키는 것이다. 이 방법에서는, 본딩 툴을 제1 실시예와 같이 반도체 칩(1)으로부터 멀어지는 방향으로는 이동되지 않는다. 이에 의해, 스터드 범프(11)의 선단부(11a)를 대략 평탄한 형상으로 할 수 있다.
상술한 형상으로 이루어지는 스터드 범프(11)와 내측 리드(4)를, 제1 실시예와 마찬가지로 일괄 접속 밀봉 공정에 의해 도금 박막(5)을 개재하여 전기적으로 접속한다. 이 제2 실시예에서는, 도 5에 도시한 바와 같이 내측 리드(4)의 선단부가 스터드 범프(11)의 내부에 그 선단부(11a) 측으로부터 소정량 돌입(매몰)한 상태가 될 때까지, 반도체 칩(1) 및 칩 탑재 기판(3)을 이들의 외측 양방향으로부터 누른다. 이 때, 스터드 범프(11)와 내측 리드(4)와의 접속 부분(12)은, 제1 실시예와 마찬가지로 공정을 일으키지 않고, 도금 박막(5)을 개재하여 전기적으로 적정한 상태에서 접속된다.
본 실시예에서는, 스터드 범프(11)의 선단부(11a)의 대략 평탄한 형상으로 형성된다. 이에 의해, 스터드 범프(11)와 내측 리드(4)가 전기적으로 적정한 상태에서 접촉하기 쉬워진다. 그 결과, 스터드 범프(11)와 내측 리드(4)와의 접속 작업을 더 간단하고 신속하게 행할 수 있다. 또, 일괄 접속 밀봉 공정을 행할 때의, 스터드 범프(11)와 내측 리드(4)와의 위치 어긋남에 대한 마진을 향상시킬 수 있다. 나아가서는, 반도체 칩(1)과 칩 탑재 기판(3)과의 위치 어긋남에 대한 마진을 향상시킬 수 있다. 따라서, 본 실시예의 반도체 장치의 제조 방법에 따르면, 콤팩트하며 양질이고 또한 긴 수명의 반도체 장치를 보다 효율적으로 저비용이면서, 더 간단하게 제조할 수 있다.
또한, 본 실시예에서는 스터드 범프(11)의 내부에 돌입하는 내측 리드(4)의 돌입량(매몰량)을 적절하게, 적정한 량으로, 용이하게 조절할 수 있다. 즉, 제1 실시예와 비교하여, 반도체 칩(1)과 칩 탑재 기판(3)과의 간격을 용이하게 조절할 수 있어, 반도체 장치 전체의 두께를 얇게 형성할 수 있다. 이하의 설명에서, 반도체 칩(1)과 칩 탑재 기판(3)과의 간격을, 칩 접속 높이라고 칭한다.
구체적으로 설명하면, 종래 기술의 반도체 장치에서의 칩 접속 높이, 및 도 2 중 h1로 나타내는 제1 실시예의 반도체 장치(10)의 칩 접속 높이는 약 60㎛이다. 이것에 대하여, 본 발명자들이 행한 실험에 따르면, 도 5에서 h2로 나타내는 제2 실시예의 반도체 장치의 칩 접속 높이는 약 30㎛까지 낮출 수 있는 것을 알 수 있었다. 최근의 반도체 업계에서는, 칩 접속 높이의 당면의 목표값은 약 40㎛이 된다. 따라서, 제2 실시예의 반도체 장치의 칩 접속 높이는 그 목표값을 훨씬 능가하는 값이다. 이 결과는, 얇은 두께로 형성된 반도체 패키지, 특히 패키지 두께가 약 0.2㎜ 이하인 박형 반도체 패키지에 있어서, 매우 유효하다.
즉, 반도체 칩(1)의 두께를 약 60㎛, 칩 탑재 기판(3)의 두께를 약 50㎛로 하면, 종래 기술 및 제1 실시예에서는, 반도체 칩(1)의 외측으로부터 칩 탑재 기판(3)의 외측까지의 두께는 약 170㎛이다. 이에 대하여, 칩 접속 높이 h2를 약 30㎛로 설정 가능한 제2 실시예에서는 반도체 칩(1)의 외측으로부터 칩 탑재 기판(3)의 외측까지의 두께를 약 140㎛로 얇게 할 수 있다.
이상 설명한 바와 같이, 제2 실시예에 따른 반도체 장치 및 반도체 장치의 제조 방법에 따르면, 제1 실시예와 마찬가지로 협피치화를 도모할 수 있다. 그와함께, 반도체 장치의 박육화를 도모할 수 있다. 따라서, 반도체 장치를 더 콤팩트하게 형성할 수 있다.
(제3 실시예)
도 6은 제3 실시예에 따른 반도체 장치의 구성을 도시한 단면도이다. 또, 제1 실시예와 동일한 부분에는 동일한 부호를 붙여 그 자세한 설명을 생략한다.
본 실시예의 반도체 장치(21)는, 상술한 제2 실시예의 반도체 장치의 제조 방법에 의해 일괄 접속 밀봉된 반도체 칩(1) 및 칩 탑재 기판(3)을 복수층, 예를 들면 4층으로 적층하여 구비하는 것이다. 즉, 본 실시예의 반도체 장치(21)는 복수개의 반도체 칩(1)을 구비한 멀티 칩 패키지 중, 소위 적층형 패키지로서 구성되어 있다. 멀티 칩 패키지는 멀티 칩 모듈, 혹은 멀티 블록 모듈이라고도 칭한다. 또한, 적층형 패키지는 적층형 모듈, 혹은 적층형 디바이스라고도 칭한다.
또한, 본 실시예의 반도체 장치(21)에서는, 반도체 칩(1)으로서, 예를 들면 256MB의 DRAM을 이용하는 것으로 한다. 따라서, 본 실시예의 반도체 장치(21)는 소위 적층형 DRAM 패키지(21)로서 구성되어 있다. 적층형 DRAM 패키지(21)는 메모리칩을 복수층으로 적층한, 적층형 메모리 패키지, 혹은 적층형 메모리 모듈이라고 하는 반도체 장치의 일종이다.
이하, 본 실시예에 따른 반도체 장치의 제조 방법에 의해 적층형 DRAM 패키지(21)의 제조 공정을 설명한다.
우선, 제2 실시예의 반도체 장치의 제조 방법에 의해, 반도체 칩(1)을 칩 탑재 기판(3)에 일괄적으로 접속 밀봉하여 탑재한다. 이어서, 이 1조의 반도체칩(1) 및 칩 탑재 기판(3)을 4층으로 적층한다. 이 때, 4층의 각 칩 탑재 기판(3)에 대하여, 중간 기재로서의 중간 기판(22)을 적층 방향을 따라 교대로 배치한다. 계속하여, 이들 적층된 각 반도체 칩(1), 칩 탑재 기판(3), 및 중간 기판(22)을, 글들의 적층 방향 양 외측으로부터, 표면 기판(23)과, 전원 접지 기판(24) 및 볼 레이어 기판(25)을 이용하여 개재시킨다. 이 때, 각 기판(3, 22, 23, 24, 25) 사이에, 적절하게 접착제 등을 형성해도 무방하다. 그 후, 각 기판(3, 22, 23, 24, 25)을, 그들의 적층 방향을 따라 열압착함으로써, 도 6에 도시한 적층형 DRAM 패키지(21)를 제조한다.
이 적층형 DRAM 패키지(21)에서는, 표면 기판(23)은 내부의 반도체 칩을 보호하는 보호 기판으로서의 역할을 겸하고 있다. 또한, 4매의 각 중간 기판에는 층간 접속용 배선(26) 및 층간 접속용 단자(층간 접속용 비어 플러그 : 27)가 각각 소정의 위치 및 형상으로 형성되어 있다. 마찬가지로, 전원 접지 기판(24)에는 전원 접지용 배선(28) 및 전원 접지용 단자(전원 접지용 비어 플러그 : 29)가 각각 소정의 위치 및 형상으로 형성되어 있다. 볼 레이어 기판(25)에는 외부 단자 접속용 배선(30) 및 외부 단자(31)가 각각 소정의 위치 및 형상으로 형성되어 있다. 4매의 각 반도체 칩(1)은 4매의 각 칩 탑재 기판(3)이 갖는 배선, 층간 접속용 배선(26) 및 층간 접속용 단자(27), 전원 접지용 배선(28) 및 전원 접지용 단자(29), 및 외부 단자 접속용 배선(30) 및 외부 단자(31)를 통해, 각각 소정의 전기 경로로 도시하지 않은 외부 전원이나, 혹은 외부 장치 등과 전기적으로 접속된다.
여기서, 이 제3 실시예의 적층형 DRAM 패키지(21)의 두께와, 종래 기술에 따른 도시하지 않은 적층형 DRAM 패키지의 두께를 비교하기 위해, 본 발명자들이 행한 실험에 대하여 설명한다. 구체적으로는, 종래 기술에 따른 적층형 DRAM 패키지로서, 적층형 DRAM 패키지(21)와 마찬가지의 구성으로 이루어지는 도시하지 않은 4층형의 반도체 장치를, 종래 기술에 의해 일체화된 반도체 칩(101) 및 칩 탑재 기판(103)의 조합을 이용하여 제조한다. 이 경우, 종래 기술에 따른 적층형 DRAM 패키지의 두께는 약 1.8㎜이 되었다. 이에 대하여, 본 실시예의 적층형 DRAM 패키지(21)는 각 층의 칩 접속 높이를 약 20㎛씩 낮출 수 있는 것을 알 수 있었다. 이 외에, 내측 리드 등의 두께를 얇게 함으로써, 각 층의 칩 접속 높이를 약 15㎛ 씩 더 낮출 수 있었다. 결과적으로, 4층분의 칩 접속 높이를 약 140㎛ 저감시켜, 박육화할 수 있는 것을 알 수 있었다.
또한, 아울러 표면 기판(23), 전원 접지 기판(24), 및 볼 레이어 기판(25)을 각각 박육화함으로써, 적층형 DRAM 패키지(21) 전체적으로 합계 약 400㎛의 박육화를 도모할 수 있는 것을 알 수 있었다. 따라서, 본 실시예의 적층형 DRAM 패키지(21)는, 도 6에서 H로 나타낸 그 두께를 약 1.4㎜로 할 수 있었다.
이상 설명한 바와 같이, 본 실시예의 반도체 장치는, 다층 구조라도 콤팩트하다. 즉, 본 실시예의 반도체 장치의 제조 방법에 따르면, 다층 구조의 반도체 장치라도, 콤팩트하고 용이하게 제조할 수 있다. 또한, 그 박육화의 효과는 적층 수가 많아질수록 유효하다.
또, 본 발명에 따른 반도체 장치 및 반도체 장치의 제조 방법은, 상술한 제1∼제3 실시예의 각각에는 제약되지 않는다. 본 발명의 취지를 일탈하지 않은 범위에서, 이들 구성이나, 혹은 공정 등의 일부를 다양하게 설정하여 변경하거나, 혹은 각종 설정을 조합하여 이용하거나 하여 실시할 수 있다.
예를 들면, Cu 내측 리드의 단면 형상은, Au 스터드 범프와 같은 정도의 크기로 형성하여 협피치화를 도모할 수 있으면, 상기 사다리꼴 형상에만 한정되는 것은 아니며, 장방 형상, 정방 형상, 혹은 반원 형상 등이라도 무방하다. Au 스터드 범프의 단면 형상에 있어서도 마찬가지다. 예를 들면, 제2 실시예의 Au 스터드 범프(11)를, 그 선단부(11a)가 칩(1)측을 향하여 오목한 형상으로 형성해도 무방하다. 이에 의해, 내측 리드(4)의 선단측 단부가 스터드 범프(11)에 돌입(매몰)하기 쉬워진다.
또한, 내측 리드 및 스터드 범프의 재질은 구리나 금에만 한정되지는 않는다. 반도체 장치의 전기적 성능을 원하는 수준으로 유지할 수 있는 것이면 무관하다. 마찬가지로, 칩 탑재 기판의 형성 재료도 유리 에폭시 수지에만 한정도지는 않는다. 또한, Sn 도금 박막(5)은 상술한 무전해 도금법이 아니며, 전해 도금법에 의해 형성해도 된다.
또한, Sn 도금 박막(5)은 내측 리드 전체 중, 적어도 스터드 범프와 전기적으로 접속되는 부분에 형성되면 된다. 예를 들면 제1 실시예의 내측 리드(4)와 같이, 그 단면이 사다리꼴 형상으로 형성되어 있는 경우, 적어도 그 선단측 단부(상부 바닥) 위에 도금 박막이 형성되어 있으면, 스터드 범프와 내측 리드와의 접속 부분에서의 산화 등을 억제할 수 있다. 나아가서는, 반도체 장치의 전기적 성능이손상될 우려를 억제할 수 있다. 이러한 미소하고 두께가 얇은 도금 박막의 형성 방법을 일례로 들어 간단히 설명한다.
우선, 제1 실시예와 마찬가지로, 무전해 도금법에 의해 내측 리드의 스터드 범프가 접속되는 부분 및 그 주위를 대략 전면적으로 피복하도록 도금 박막을 형성한다. 이어서, 내측 리드의 선단측 단부 위에 형성된 도금 박막 위에만 에칭 방지용 마스크를 형성한다. 이 상태에서 내측 리드의 좌우 양측부를 향하여 에칭을 실시하고, 이들 위에 형성된 도금 박막을 제거한다. 이에 의해, 종래 기술의 내측 리드(104)보다도 폭이 좁게 형성된 내측 리드의 선단측 단부 위에, 형성 시의 위치 어긋남이 생길 우려를 거의 배제하여 미소하고 두께가 얇은 도금 박막을 형성할 수 있다.
또한, 이러한 방법에 따르면, 스터드 범프와 내측 리드와의 접속 부분의 전기적인 접속 상태를 손상시키지 않고, 도금 박막을 제거할 때에 내측 리드의 좌우 양측부도 함께 에칭하여, 폭이 보다 좁은 장방 형상 또는 정방 형상의 내측 리드를 형성할 수도 있다. 이에 의해, 한층더 협피치화를 도모할 수 있다.
또한, 제2 실시예에서, 스터드 범프에 대한 내측 리드의 상대적인 크기 및 형상은, 내측 리드의 대략 전체가 스터드 범프의 내부에 돌입(매몰)하도록 형성해도 된다. 이에 의해, 스터드 범프와 내측 리드와의 접속 영역을 증대시켜, 그 전기적인 접속 상태를 양호한 상태로 유지한 상태에서, 한층더 컴팩트화를 도모할 수 있다.
또한, 각 밀봉 수지는 서로 다른 복수 종류의 재료에 의해 형성되어 있는 것을 조합하여, 반도체 칩에 대하여 상호 비대칭으로 배치해도 된다.
반도체 칩에 걸리는 열이나 응력 등의 각종 부하를 미리 실험이나 컴퓨터 시뮬레이션에 의해 해석하고, 이들이 반도체 칩에 집중적으로 걸리기 어려운 재료나 배치 상태를 채용하면 된다.
또한, 칩 탑재 기판에 탑재하는 반도체 칩은, 제3 실시예에서 설명한 256MB의 DRAM에만 한정되지 않는다. 하나의 반도체 장치의 내부에 논리칩과 메모리칩을 혼재시켜 탑재해도 된다. 원하는 반도체 장치의 성능이나 기능 등에 따라 적절하고, 적정한 반도체 칩을 채용할 수 있다.
또한, 1매의 칩 탑재 기판에의 반도체 칩의 탑재 수, 칩 탑재 기판 및 중간 기판의 적층 수, 혹은 반도체 장치 전체의 내부 구성 등은, 원하는 반도체 장치의 성능이나 기능 등에 따라 적절하게 설계하면 된다. 본 발명에 따른 반도체 장치의 제조 방법에 의하면, 동일한 구조로 이루어지는 반도체 장치이면, 다른 제조 방법에 비교하여 양질이면서 콤팩트한 반도체 장치를 제조할 수 있다.
이상, 실시예들을 통하여 본 발명을 설명하였지만, 추가의 장점 및 변경이 가능하다는 것은 본 기술 분야에 숙련된 자에게는 자명한 것이다.
본 발명은 모든 점에서 상술한 설명 및 실시예에 제한되지 않으며, 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구 범위에 의해 정의되며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 의도되어야 한다.
따라서, 본 발명에 따르면, 도금 박막을 주석을 원료로 하여 무전해 도금법에 의해 형성한다. 이 무전해 도금법은 전해 도금법과 비교하여, 공정에 필요한 시간을 단축할 수 있을 뿐 아니라, 마스크나 전극 등의 특별한 부재 및 장치 등을 필요로 하지 않는다. 따라서, 작업 단축화 및 생산 효율의 향상을 도모할 수 있을 뿐만 아니라, 생산 비용을 억제할 수 있다.

Claims (20)

  1. 소정 개소의 표면을 피복하여 박막 형상의 도금부가 형성된 리드가 주면 위에 형성되어 있는 칩 탑재 부재와,
    주면 위에 범프가 형성되어 있음과 함께, 상기 범프가 상기 도금부를 개재하여 상기 리드에 전기적으로 접속되어 상기 칩 탑재 부재에 탑재된 반도체 칩과
    상기 반도체 칩과 상기 칩 탑재 부재 사이에 형성된 밀봉 부재
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 도금부는, 상기 리드와 상기 범프와의 접속 부분 및 그 주위를 대략 전면적으로 피복하도록 형성되어 있는 반도체 장치.
  3. 제1항에 있어서,
    상기 도금부는 주석을 이용하여 무전해 도금법에 의해 형성되어 있는 반도체 장치.
  4. 제1항에 있어서,
    상기 범프는 그 선단부가 상기 리드측을 향하여 돌출된 형상으로 형성되어 있는 반도체 장치.
  5. 제1항에 있어서,
    상기 범프는, 그 선단부가 대략 평탄한 형상으로 형성되어 있음과 함께, 상기 리드와의 접속 부분에서 상기 리드가 내부에 돌입되어 있는 반도체 장치.
  6. 제1항에 있어서,
    상기 반도체 칩 및 상기 칩 탑재 부재가 복수층으로 적층되어 있는 반도체 장치.
  7. 주면 위에 범프가 형성된 반도체 칩과, 소정 개소의 표면을 피복하여 박막 형상의 도금부가 형성된 리드가 주면 위에 형성되어 있는 칩 탑재 부재를 대향 배치하는 공정과,
    상기 반도체 칩과 상기 칩 탑재 부재 사이에 밀봉 부재를 형성하는 공정과,
    상기 범프와 상기 리드를 상기 도금부를 개재하여 전기적으로 접속함과 함께, 상기 반도체 칩과 상기 칩 탑재 부재 사이를 상기 밀봉 부재를 이용하여 밀봉하여 접착함으로써, 상기 반도체 칩과 상기 칩 탑재 부재를 접속 밀봉하는 공정
    을 포함하는 반도체 장치 제조 방법.
  8. 제7항에 있어서,
    상기 도금부를, 상기 리드와 상기 범프와의 접속 부분 및 그 주위를 대략 전면적으로 피복하도록 형성하는 공정을 포함하는 반도체 장치 제조 방법.
  9. 제7항에 있어서,
    상기 도금부를, 주석을 이용하여 무전해 도금법에 의해 형성하는 공정을 포함하는 반도체 장치 제조 방법.
  10. 제7항에 있어서,
    상기 범프를, 그 선단부가 상기 리드측을 향하여 돌출하는 형상으로 형성하는 공정을 포함하는 반도체 장치 제조 방법.
  11. 제7항에 있어서,
    상기 범프를 그 선단부가 대략 평탄한 형상으로 형성함과 함께, 상기 범프의 내부에 상기 리드가 돌입하도록 상기 반도체 칩과 상기 칩 탑재 부재를 접속 밀봉하는 공정을 포함하는 반도체 장치 제조 방법.
  12. 제7항에 있어서,
    상기 반도체 칩과 상기 칩 탑재 부재와의 접속 밀봉을 160℃이상 200℃이하에서 행하는 공정을 포함하는 반도체 장치 제조 방법.
  13. 제7항에 있어서,
    상기 접속 밀봉에 의해 접속된 상기 반도체 칩과 상기 칩 탑재 부재를 복수층으로 적층하는 공정을 포함하는 반도체 장치 제조 방법.
  14. 주면 위에 범프가 형성된 반도체 칩과, 소정 개소의 표면을 피복하여 박막 형상의 도금부가 형성된 리드가 주면 위에 형성되어 있음과 함께, 상기 주면 위에 밀봉 부재가 형성된 칩 탑재 부재를 대향 배치하는 공정과,
    상기 범프와 상기 리드를 상기 도금부를 개재하여 전기적으로 접속함과 함께, 상기 반도체 칩과 상기 칩 탑재 부재 사이를 상기 밀봉 부재를 이용하여 밀봉하여 접착함으로써, 상기 반도체 칩과 상기 칩 탑재 부재를 접속 밀봉하는 공정
    을 포함하는 반도체 장치 제조 방법.
  15. 제14항에 있어서,
    상기 도금부를, 상기 리드와 상기 범프와의 접속 부분 및 그 주위를 대략 전면적으로 피복하도록 형성하는 공정을 포함하는 반도체 장치 제조 방법.
  16. 제14항에 있어서,
    상기 도금부를, 주석을 이용하여 무전해 도금법에 의해 형성하는 공정을 포함하는 반도체 장치 제조 방법.
  17. 제14항에 있어서,
    상기 범프를, 그 선단부가 상기 리드측을 향하여 돌출하는 형상으로 형성하는 공정을 포함하는 반도체 장치 제조 방법.
  18. 제14항에 있어서,
    상기 범프를, 그 선단부가 대략 평탄한 형상으로 형성함과 함께, 상기 범프의 내부에 상기 리드가 돌입하도록 상기 반도체 칩과 상기 칩 탑재 부재를 접속 밀봉하는 공정을 포함하는 반도체 장치 제조 방법.
  19. 제14항에 있어서,
    상기 반도체 칩과 상기 칩 탑재 부재와의 접속 밀봉을 160℃이상 200℃이하에서 행하는 공정을 포함하는 반도체 장치 제조 방법.
  20. 제14항에 있어서,
    상기 접속 밀봉에 의해 접속된 상기 반도체 칩과 상기 칩 탑재 부재를 복수층으로 적층하는 공정을 포함하는 반도체 장치 제조 방법.
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