KR20020062805A - 반도체 장치 및 그것을 이용하는 액정 모듈 - Google Patents

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KR20020062805A
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Abstract

본 발명의 반도체 장치는 TCP 구조의 반도체 장치에 있어서, ILB로 테이프 캐리어에 실장된 제1 반도체 칩과, 그 제1 반도체 칩을 통해 테이프 캐리어에 실장된 제2 반도체 칩을 갖고, 제1 반도체 칩은 그 전극면에 형성된 제1 전극과 상기 테이프 캐리어의 내측 리드가 금 범프를 통해 접속되고, 제2 반도체 칩은 그 전극과 제1 반도체 칩의 전극면에 형성된 제2 전극이 금 범프를 통해 접속되어 있다. 이에 따라, 복수의 반도체 칩을 실장한 반도체 장치에서의 단자 피치를 축소할 수 있다.

Description

반도체 장치 및 그것을 이용하는 액정 모듈{SEMICONDUCTOR DEVICE AND LIQUID CRYSTAL MODULE USING THE SAME}
본 발명은 반도체 칩의 실장에 테이프를 이용한 반도체 장치의 패키지 구조에 관한 것이며, 더 자세히 설명하면 그 반도체 장치를 이용하는 액정 모듈에 관한 것이다.
퍼스널 컴퓨터의 모니터로서 이용되는 액정 표시 장치나, 휴대 전화의 단말 장치 및 게임기 등의 휴대형의 기기 등에서는 반도체 칩을 유기 기재로 이루어지는 테이프에 실장시킨, TAB(Tape Automated Bonding)라고 하는 것이 이용되고 있다. 그 실장에는, TCP(Tape Carrier Package), COF(Chip on Film) 등의 패키지 구조가 이용되고 있다. 특히, TCP 구조는 박형화에 적합하며, 상기된 형태의 기기에서의 채용이 확대되고 있다.
도 12는 상기 TCP 구조에서의 전형적인 종래 기술의 실장 방법을 설명하기 위한 단면도이다. 테이프(테이프 캐리어 : 3)는 폴리이미드 등의 유기 재료로 이루어지는 기재(1)에 Cu 배선 패턴(2)이 패터닝되어 형성되고 있다. 상기 Cu 배선 패턴(2)에서의 인출부(2a, 2b)는 기재(1)의 주연부로부터 서로 평행해지도록 인출되어 있다. 이 중 인출부(2a)는 예를 들면 액정 패널의 패드에 접속되고, 인출부(2b)는 전원이나 화상 데이터 신호가 전송되는 프린트 기판의 패드에 접속된다. 이들의 접속은 전기적인 접속으로서, 이방성 도전막 등을 통해 행해진다.
기재(1)에는, 실장되는 반도체 칩(4)에 대응하여, 디바이스 홀(5)이 형성되어 있다. 상기 Cu 배선 패턴(2)은 이 디바이스 홀(5) 내에 인입되고, 내측 리드(2c)로 되어 있다. 상기 Cu 배선 패턴(2)에는 상기 내측 리드(2c) 및 인출부(2a, 2b)의 부분에 Sn 도금(도시하지 않음)이 실시되어 있다. 상기 내측 리드(2c)는 구형의 반도체 칩(4)의 4변 모두에 배열된 Au 범프(6)에 대응하여, 사방으로부터 상기 디바이스 홀(5) 내로 돌출하고 있다.
웨이퍼로부터 다이싱에 의해 잘려져 나온 반도체 칩(4)은 그 Au 범프(6)가 상기 내측 리드(2c)에 무전해 도금된 Sn과 공정 접합되며, 이것을 ILB(Inner Lead Bonding)라고 한다.
이렇게 해서 실장된 반도체 칩(4)의 소자면 및 내측 리드(2c)의 주변은 수지(7)의 포팅에 의해 밀봉되고, 기계적 강도 유지나 환경으로부터의 보호가 실현되고 있다. 또, 테이프(3)의 내측 리드(2c) 등의 전극 부분 외에는 솔더 레지스트(8)의 피복에 의해 보호되고 있다. 이상의 프로세스가 테이프(3) 위에서 그대로 연속적으로 행해지며, 효율적으로 실장이 행해지고 있다.
그런데, 최근의 전자 기기의 고기능화에 따라 하나의 테이프에 하나의 칩이 아니고, 하나의 테이프에 복수의 칩을 실장시키는 구성이 기대되고 있다. 그 일례로서, 상기 휴대 전화의 단말 장치나 게임기 등 소형의 기기에 탑재되는 액정 모듈의 경우를 설명하겠다.
액정 모듈에서는 증대하는 액정 패널의 배선 수에 대하여, 드라이버 동작을 효율화하기 위해 그 드라이버 IC 내에 메모리가 설치되게 되었지만, 그것이 결국은 화소 수가 더 증대되거나 컬러화됨에 따라 메모리 용량의 증대를 초래하게 되었다. 예를 들면, 공통 및 세그먼트 드라이버와 SRAM을, 공통 및 세그먼트 드라이버에 필요한 프로세스로 일체로 제작하면, SRAM 부분은 반도체 칩 면적의 6할을 차지한다.
한편, 드라이버 부분은 액정 패널의 화소 콘트라스트를 컨트롤하기 때문에 내압이 필요하다. 따라서, 미세 가공하여 제작하는 것은 적용할 수 없다. 그러나, 메모리 부분은 내압의 제약이 없기 때문에, 미세한 프로세스를 적용하는 것이 가능하다. 즉, 드라이버 부분에는 적용할 수 없지만, 메모리 부분은 미세한 프로세스를 적용함으로써, 상기 액정 패널의 배선 수에 상당한 집적도에 대응할 수 있다.
그렇기 때문에, 상기 드라이버 부분과 메모리 부분을 각각 따로 분리하여, 각각의 최적 프로세스로 형성하고, 이렇게 형성된 드라이버 칩과 SRAM 칩이라는 두개의 반도체 칩을 하나의 테이프에 실장하는 것을 생각할 수 있다.
두개의 반도체 칩의 실장을 실현하는 선행 기술로서, 예를 들면 일본국 공개 특허 공보 「특개평11-54695호 공보(공개일 1999년 2월 26일)」에는 이하와 같은 구성이 기재되어 있다.
이것은 상기 ILB 구조는 아니지만, 리드 프레임 위에 다이 본드되는 제1 반도체 칩 위에 제2 반도체 칩을 적층하고 있다. 적층시에는 제2 반도체 칩을 페이스 다운으로 하고, 상측이 되는 제2 반도체 칩의 땜납 볼의 융점을 하측이 되는 제1 반도체 칩의 땜납볼의 융점보다도 높이고, 납땜 시의 땜납 볼의 낙하를 방지하고 있다. 이에 따라, 상기 적층을 와이어 본드를 이용하지 않고 실현하여, 패키지 높이를 억제하고 있다. 또한, 제2 반도체 칩을 제1 반도체 칩보다도 작게 형성하고, 비중첩 부분을 지지 리드로 지지함으로써, 상기 리드 프레임을 없애어, 그 두께만큼 얇게 하는 구성도 기재되어 있다.
그러나, 상술된 바와 같은 종래 기술에서는 땜납 접합이기 때문에, 단자 피치를 100㎛정도까지밖에 축소할 수 없으며, 액정 패널의 고정밀화에 대응할 수 없다고 하는 문제가 있다.
도 1은 본 발명의 실시의 제1 형태의 반도체 장치의 단면도.
도 2는 상기 반도체 장치의 작성 수순을 나타내는 도 1의 정면도.
도 3은 상기 반도체 장치의 작성 수순을 나타내는 도 1의 정면도.
도 4는 상기 반도체 장치의 작성 수순을 나타내는 도 1의 정면도.
도 5는 도 1의 다른 구성을 나타내는 단면도.
도 6은 도 1의 다른 구성을 나타내는 단면도.
도 7은 도 1의 다른 구성을 나타내는 단면도.
도 8은 본 발명의 실시의 제2 형태의 반도체 장치의 단면도.
도 9는 본 발명의 실시의 제2 형태의 반도체 장치의 단면도.
도 10은 본 발명의 실시의 제3 형태의 반도체 장치의 단면도.
도 11은 본 발명의 실시의 제3 형태의 반도체 장치의 단면도.
도 12는 TCP의 전형적인 종래 기술의 반도체 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
2 : Cu 배선 패턴
3 : 테이프(테이프 캐리어)
12 : 내측 리드
14 : 반도체 칩
15 : 디바이스 홀
16 : Au 범프
본 발명의 목적은, 복수 칩이 적층된 실장을 실현하는데 있어서, 단자 피치를 축소할 수 있는 반도체 장치 및 그것을 이용하는 액정 모듈을 제공하는 것이다.
본 발명의 반도체 장치는 상기된 목적을 달성하기 위해 개구부를 갖는 기재 위에 배선 패턴이 형성되고, 그 배선 패턴이 상기 개구부 내에 연장되어 이루어지는 내측 리드를 갖는 테이프 캐리어와, 상기 테이프 캐리어에 실장되는 반도체 칩에 있어서, 상기 테이프 캐리어의 상기 개구부에 수용되고, 전극면에 형성된 제1 전극과 상기 내측 리드가 금 범프를 통해 접속된 반도체 칩과, 상기 반도체 칩을 통해 테이프 캐리어에 실장되는 전자 부품으로서, 상기 반도체 칩의 상기 전극면에 형성된 제2 전극과 그 전자 부품의 전극이 금 범프를 통해 접속된 전자 부품을 포함하고 있다.
상기된 구성에 따르면, TCP 구조의 반도체 장치에서 반도체 칩을 ILB 실장하고, 이 반도체 칩 위에 다른 전자 부품이 적층된 복수 칩의 실장을 실현하는데 있어서, 반도체 칩과 내측 리드 및 반도체 칩과 전자 부품과의 접속은 금 범프를 통해 행해지고 있다.
따라서, 비교적 딱딱한 금 범프는 비교적 부드러운 땜납 범프에 비해, 접합할 때의 변형이 작으며, 예를 들면 45㎛ 정도로 단자 피치를 축소할 수 있으며, 예를 들면 20㎜ 정도의 칩 길이로, 450 이상의 출력 단자 수를 얻을 수 있다. 그 결과, 액정 패널의 고정밀화에 대응이 가능해진다.
본 발명의 또 다른 목적, 특징 및 우수한 점은 이하에 나타내는 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이점은 첨부 도면을 참조한 다음 설명에서 명백해질 것이다.
본 발명의 제1 실시예에 대하여 도 1∼도 7에 기초하여 설명하면, 이하와 같다.
도 1은 본 발명의 실시의 제1 형태의 반도체 장치의 단면도이고, 도 2∼도 4는 도 1의 정면도이고, 특히 도 4는 도 1의 절단면선을 참조 부호 A-A로 나타내고 있다.
테이프(테이프 캐리어 : 13)는 폴리이미드 등의 유기 재료로 이루어지는 기재(11)에 Cu 배선 패턴(12)이 패터닝되어 형성되고 있다. 상기 Cu 배선 패턴(12)은 그 인출부(12a, 12b)가 기재(11)의 주연부로부터 서로 평행해지도록 인출되어있다. 그리고, 예를 들면 인출부(12a)는 이방 도전성막 등을 통해 액정 패널의 전극에 접속되고, 인출부(12b)는 전원이나 화상 데이터 신호가 전송되는 프린트 기판의 전극에 접속된다. 여기서의 접속은, 전기적이고 기계적인 접속이다. 액정 패널, 프린트 기판 및 양자를 접속하는 반도체 장치로 액정 모듈이 구성된다.
상기 액정 패널에의 접합은 예를 들면 액정 패널의 접합 부분에 ACF(Anisotoropic Conductive Film)를 압착하고, 그 위에서부터 반도체 장치를, 패널 실장기를 사용하여 접합함으로써 실현된다. 접합 조건은, 예를 들면 온도가 200℃, 시간이 2초, 압력이 3MPa이다.
기재(11)에는 ILB 실장되는 반도체 칩(14)에 대응하여, 디바이스 홀(15)이 형성되어 있다. 상기 Cu 배선 패턴(12)은 이 디바이스 홀(15) 내에 인입되고, 내측 리드(12c)로 되어 있다. 상기 Cu 배선 패턴(12)에는 상기 내측 리드(12c) 및 인출부(12a, 12b)의 부분에, Sn 도금(도시하지 않음)이 실시되어 있다. 상기 내측 리드(12c)는, 도 2에서 도시한 바와 같이 구형의 반도체 칩(14)의 4변 모두에 배열된 Au 범프(16)에 대응하여, 사방으로부터 상기 디바이스 홀(15) 내로 돌출되어 있다.
웨이퍼로부터 다이싱에 의해 잘려 나온 반도체 칩(14)은, 그 Au 범프(16)가 상기 내측 리드(12c)에 무전해 도금된 Sn과 공정 접합되어, ILB 실장된다. 상기 Sn 도금의 두께는, 예를 들면 0.5㎛ 정도이고, 내측 리드(12c)의 Cu와 합금층을 형성함으로써, 순 Sn 층은 0.15㎛ 정도가 된다. 내측 리드(12c)의 도금에는 Au가 이용되어도 무방하다.
주목해야 할 것은 본 발명에서는, 반도체 칩(14)의 외주측에 형성되는 ILB를 위한 Au 범프(16)와 동시에, 내주측에 Au 범프(17)가 형성되어, 반도체 칩(14) 위에 도 1 및 도 3에서 도시한 바와 같이 반도체 칩(18)이 더 실장되어 있는 것이다.
실장된 반도체 칩(14)의 소자면 및 내측 리드(12c)의 주변은 도 4에서 도시한 바와 같이 수지(20)의 포팅에 의해 밀봉되고, 기계적 강도 유지나 환경으로부터의 보호가 실현되고 있다. 또, 테이프(13)의 내측 리드(12c) 등의 전극 부분 외에는 솔더 레지스트(21) 피복에 의해 보호되고 있다. 이상의 프로세스가 테이프(13) 위에서 그대로 연속적으로 행해져 효율적으로 실장이 행해지고 있다.
상기 반도체 칩(14)은 상기 액정 패널의 공통 전극 및 세그먼트 전극을 구동하는 액정 드라이버 IC 이다. 반도체 칩(14)은 예를 들면 0.6㎛ 전반의 프로세스로 작성되고, 17×1.6㎜의 칩 사이즈에서도 Au 범프(17, 19)에 의해 단자 피치를 50㎛로 단축할 수 있으며, 공통측에 96, 세그먼트측에 308의 출력 단자를 구비하여 구성된다. 즉, 상기 Au 범프(16, 17)는 예를 들면 85×40㎛로 형성된다. 상기 반도체 칩(18)은 SRAM인데, 예를 들면 0.35㎛ 전반의 프로세스로 작성되고, 14×1.0㎜의 칩 사이즈로 형성된다.
Au 범프(17, 19)는 예를 들면 평균 10㎛의 높이로 형성되고, 적어도 한쪽이 형성되어 있으면 된다. 또한, 두개의 반도체 칩(14, 18)은, 400㎛의 높이까지 이면(裏面) 연마되어 있다. 이에 따라 상기 반도체 장치의 총 두께는 1.1㎜ 이내가 되고, 1 칩으로 TCP 반도체 장치를 구성한 경우와, 대략 동등하게 되어 있다. 이면 연마는 특별히 행해지지 않아도 되며, 상기된 바와 같이 박형화를 위해 행해져,칩의 균열이나 취급을 고려하면 50㎛ 이상으로 하는 것이 바람직하다.
반도체 칩(14)의 Au 범프(16)는 내측 리드 본더에 의해 내측 리드(12c)에 접합된다. 반도체 칩(14, 18)의 Au 범프(17, 19)는 플립 칩 본더에 의해 접합되고, 그 본딩 조건은 예를 들면 온도가 500℃, 시간이 2초, 압력이 Au 범프(17, 19)의 1개당 20∼30gf이다.
본딩 후에는 반도체 칩(14, 18) 사이에는 간극이 20㎛ 정도밖에 되지 않으며, 언더필 수지가 주입된다. 그 후, 액체 형상 수지가 예를 들면 30㎎ 본딩되며, 경화로에 의해 예를 들면 125℃에서 20분정도 프리큐어되고, 또한 125℃에서 3시간정도 포스트큐어된다. 상기된 바와 같이, Au 범프(17, 19)가 어느 한쪽에만 형성되어 있는 경우, 상기 간극은 10㎛ 정도밖에 되지 않으며, 상기 언더필 수지의 점도는 예를 들면 2Pa·s 정도의 저점도로 된다.
이와 같이 구성함으로써, TCP 구조의 반도체 장치에서 두개의 반도체 칩(14, 18)을 적층하는데 있어서, 반도체 칩(14)에는 ILB를 위해 필요한 Au 범프(16)의 형성 시에 Au 범프(17)를 동시에 형성할 수 있음과 함께 비교적 딱딱한 금 범프(17, 19)는 비교적 부드러운 땜납 범프에 비해, 접합할 때의 변형이 작아, 상기된 바와 같이 단자 피치를 축소할 수 있다.
또한, 상기된 구성에서는 반도체 칩(18)은 디바이스 홀(15) 내에 형성된 오목부 내에 들어가도록 배치되어 있다. 이 오목부는 반도체 칩(14)을 내측 리드 본더에 의해 내측 리드(12c)에 접합할 때에 내측 리드(12a)가 디바이스 홀(15) 내에 압입됨으로써 형성된 오목부이다. 이러한 구성으로 함으로써, 도체 장치 전체의두께를 단순하게 반도체 칩(14, 18)을 적층한 경우에 비해 얇게 할 수 있다.
또한, 상기된 구성에서는 반도체 칩(14)은 액정 드라이버 IC이고, 반도체 칩(18)은 DRAM (다이내믹 RAM) 등에 비해 소자 수는 많아지지만, 소비 전력이 작아 액정 드라이버 IC에 인접하여 배치하는 메모리로서 적합한 SRAM(스태틱 RAM)이고, 이와 같이 두개로 분할해도 상기된 바와 같이 적층됨으로써 1 칩과 동등한 두께로 형성할 수 있으며, 각각 최적 프로세스로 작성할 수 있다.
또, 도 1의 예에서는 반도체 칩(18)의 전체가 수지(20)에 의해 피복되어 있지만, 반도체 칩(14)과 마찬가지로 도 5에서 도시한 바와 같이 소자면만을 피복하여, 박형화를 더 도모하도록 해도 무방하다.
또한, 상기 언더필 수지를 대신하여 ILB 후, 도 6에서 도시한 바와 같이 반도체 칩(14)의 반도체 칩(18)을 탑재하는 영역에 NCP(Non Conductive Paste : 25)를 본딩하고, 플립 칩본더에 의해 도 7에서 도시한 바와 같이 접합하도록 해도 무방하다. 이 경우의 본딩 조건은, 예를 들면 온도가 200℃, 시간이 2초이다. 본딩 후에는 반도체 칩(18)측으로부터 그 측부를 향하여 에폭시 수지를 본딩하고, 예를 들면 125℃에서 20분 정도 프리큐어되고, 125℃에서 3 시간정도 더 포스트큐어된다.
본 발명의 실시의 제2 형태에 대하여, 도 8 및 도 9에 기초하여 설명하면 이하와 같다.
도 8 및 도 9는 본 발명의 실시의 제2 형태의 반도체 장치의 단면도이다. 이 반도체 장치는 상술된 반도체 장치에 유사하며, 대응하는 부분에는 동일한 참조부호를 붙여 그 설명을 생략한다.
주목해야 할 것은, 이들 도 8 및 도 9에서 나타낸 반도체 장치에서는 테이프(13)에 ILB 실장되는 반도체 칩(31)은 액정 패널의 세그먼트 전극을 구동시키는 액정 드라이버 IC이고, 공통 전극을 구동하는 액정 드라이버 IC 인 반도체 칩(32)이 이 반도체 칩(31) 위에 다이 본드되고, 또한 반도체 칩(32) 위에 SRAM인 반도체 칩(33)이 다이 본드되는 것이다.
이 때문에, 상술된 바와 같이 반도체 칩(31)은 그 Au 범프(16)가 내측 리드 본더에 의해 내측 리드(12c)에 접합되고, 반도체 칩(31, 32)사이에는 이들의 Au 범프(17, 19)가 플립 칩 본더에 의해 접합된다. 반도체 칩(33)은 우선 그 이면에 점착되어 있는 다이싱 시의 다이싱 시트(34) 자체가 다이 본드의 역할을 다하여, 반도체 칩(32)의 이면과 접합되어 있다. 이어서, 반도체 칩(33)에서의 노출되어 있는 알루미늄 패드(35)가 금 와이어(36)에 의해 도 8에서 도시한 바와 같이 내측 리드(12c)와, 또는 도 9에서 도시한 바와 같이 Cu 배선 패턴(12)과 본딩된다.
도 8에서 도시한 바와 같이 상기 금 와이어(36)가 내측 리드(12c)에 본딩되는 경우, 상기 알루미늄 패드(35)에는 금 와이어(36)와 동일한 본딩 툴에 의해 사전에 100㎛ 정도의 직경의 금 볼(37)이 접합되어 있다. 상기 금 와이어(36)는 예를 들면 20∼25㎛의 직경이고, 금 볼(38)이 내측 리드(12c)에 본딩된 후, 상기 금 볼(37)에 본딩된다. 이에 따라, 금 와이어(36)가 반도체 칩(33)의 엣지에 접촉함에 따른 누설 불량 등을 방지할 수 있다. 또한, 반도체 칩(32)은 반도체 칩(31)보다도 폭이 좁게 형성되어 있다. 이에 따라, 상기된 바와 같이 내측 리드(12c)에본딩하는데 있어서, 본딩 툴과 반도체 칩(32)과의 간섭을 적게 할 수 있다.
이것에 대하여, 도 9에서 도시된 바와 같이 상기 금 와이어(36)가 Cu 배선 패턴(12)에 본딩되는 경우, 우선 알루미늄 패드(35)에 금 볼(37)이 형성되고, 이어서 상기 금 와이어(36)가 Cu 배선 패턴(12)에 본딩된다. 이 경우, 금 와이어(36)의 루프에 의해 110㎛ 정도 두꺼워진다.
반도체 칩(33)은 반도체 칩(32)보다도 다소 커도 와이어 본딩 가능하다. 이와 같이 구성함으로써, 실장 면적을 바꾸지 않고, 각각의 기능의 반도체 칩(31∼33)으로 분리할 수 있으며, 반도체 칩의 수율을 향상시킬 수 있다.
본 발명의 실시의 제3 형태에 대하여, 도 10 및 도 11에 기초하여 설명하면 이하와 같다.
도 10 및 도 11은, 본 발명의 실시의 제3 형태의 반도체 장치의 단면도이다. 이 반도체 장치는, 상술된 도 8 및 도 9에서 나타내는 반도체 장치와 유사하며, 대응하는 부분에는 동일한 참조 부호를 붙여 그 설명을 생략한다.
주목해야 할 것은, 이들 도 10 및 도 11에서 나타내는 반도체 장치에서는 상기 반도체 칩(33) 위에 또한 컨트롤러 IC인 반도체 칩(41)이 다이 본드되어 있는 것이다.
도 10의 구성에서는 반도체 칩(41)은 반도체 칩(33)과 마찬가지로, 그 이면이 다이싱 시트(42)에 의해 반도체 칩(33)의 알루미늄 패드(35)보다도 내측의 영역에 다이 본드되어 있다. 알루미늄 패드(43)는 금 와이어(44)에 의해 내측 리드(12c)와 본딩되어 있다.
이에 대해, 도 11의 구성에서는 반도체 칩(41)은 반도체 칩(32)과 마찬가지로, 그 소자면이 반도체 칩(33)의 소자면에 대향하고, 이들의 Au 범프(45, 46)가 플립 칩 본더에 의해 접합되어 있다. 이상과 같이 함으로써, 보다 다층으로 적층할 수 있다.
이상과 같이, 본 발명의 반도체 장치는 개구부를 갖는 기재 위에 배선 패턴이 형성되고, 그 배선 패턴이 상기 개구부 내에 연장되어 이루어지는 내측 리드를 갖는 테이프 캐리어와, 상기 테이프 캐리어에 실장되는 반도체 칩(반도체 칩(14))에 있어서, 상기 테이프 캐리어의 상기 개구부에 수용되고, 전극면에 형성된 제1 전극과 상기 내측 리드가 금 범프를 통해 접속된 반도체 칩과, 상기 반도체 칩을 통해 테이프 캐리어에 실장되는 전자 부품(반도체 칩(18))으로서, 상기 반도체 칩의 상기 전극면에 형성된 제2 전극과 그 전자 부품의 전극이 금 범프를 통해 접속된 전자 부품을 포함하는 구성이며, 이에 따라 액정 패널의 고정밀화에 대응 가능해진다.
또한, 본 발명의 반도체 장치는 상기 전자 부품 위에 서로 배면끼리 접합되어 또 다른 전자 부품이 적층되고, 그 또 다른 전자 부품의 전극은 상기 내측 리드 또는 테이프 캐리어 위의 배선 패턴과 와이어 본딩으로 접속되어 있는 구성으로 하는 것도 바람직하다.
이것에 따르면, 3층째 이상의 또 다른 전자 부품의 적층을 실현하기 위해 그또 다른 전자 부품의 전극을 상기 내측 리드 또는 테이프 캐리어 위의 배선 패턴과 와이어 본딩으로 접속한다. 이렇게 함으로써, 3개 이상의 칩을 실장할 수 있다.
또한, 본 발명의 반도체 장치에서는 상기 전자 부품은 상기 반도체 칩보다도 폭을 좁히는 것이 보다 바람직하다.
이에 따르면, 상기 3층 이상의 구조로 하고, 또 다른 전자 부품의 전극을 내측 리드에 와이어 본딩하는데 있어서, 본딩 툴의 전자 부품과의 간섭을 적게 할 수 있다.
또한, 본 발명의 반도체 장치에서는 상기 반도체 칩이 액정 드라이버 IC이고, 상기 전자 부품이 SRAM인 구성으로 하는 것도 바람직하다.
이것에 따르면, DRAM(다이내믹 RAM) 등에 비해 소자 수는 많아지지만, 소비 전력이 작아, 액정 드라이버 IC에 인접하여 배치하는 메모리로서 적합한 SRAM (스태틱 RAM)과, 상기 액정 드라이버 IC와의 2 칩 구성으로 하고, 각각 최적의 프로세스로 효율적으로 작성할 수 있다.
또한, 본 발명의 반도체 장치는 액정 패널에 접속하여 액정 모듈을 구성하는 것도 바람직하다.
발명의 상세한 설명의 항에서 이루어진 구체적인 실시 양태 또는 실시예는, 어디까지나 본 발명의 기술 내용을 분명히 하는 것으로, 그와 같은 구체예에만 한정하여 협의로 해석해서는 안되며, 본 발명의 정신과 다음에 기재하는 특허 청구 사항과의 범위 내에서 여러가지 변경하여 실시할 수 있는 것이다.
본 발명에 따르면, 복수 칩이 적층된 실장을 실형하는데 있어서, 단자 피치를 축소할 수 있는 반도체 장치 및 그것을 이용하는 액정 모듈을 제공할 수 있는효과가 있다.

Claims (13)

  1. 개구부를 갖는 유기 기재 위에 배선 패턴이 형성되고, 상기 배선 패턴이 상기 개구부 내에 연장되어 이루어지는 내측 리드를 갖는 테이프 캐리어와,
    상기 테이프 캐리어에 실장되는 반도체 칩으로서, 상기 테이프 캐리어의 상기 개구부에 수용되며, 전극면에 형성된 제1 전극과 상기 내측 리드가 금 범프를 통해 접속되는 반도체 칩과,
    상기 반도체 칩을 통해 테이프 캐리어에 실장되는 전자 부품으로서, 상기 반도체 칩의 상기 전극면에 형성된 제2 전극과 상기 전자 부품의 전극이 금 범프를 통해 접속되는 전자 부품
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 전자 부품은 상기 반도체 칩보다도 폭이 좁은 반도체 장치.
  3. 제1항에 있어서,
    상기 내측 리드에 주석 혹은 금 도금이 실시되는 반도체 장치.
  4. 제1항에 있어서,
    상기 반도체 칩의 제2 전극과 전자 부품의 전극과의 접속을 가능하게 하는금 범프가 어느 한쪽의 전극측에만 형성되어 있는 반도체 장치.
  5. 제1항에 있어서,
    상기 반도체 칩 및 전자 부품을 밀봉하는 수지를 더 포함하고,
    상기 수지는 전자 부품에 있어서의 전극 면측과는 반대의 이면측을 제외하고 설치되어 있는 반도체 장치.
  6. 제1항에 있어서,
    상기 반도체 칩은 액정 드라이버 IC이고, 상기 전자 부품은 SRAM인 것을 특징으로 하는 반도체 장치.
  7. 제6항에 기재된 반도체 장치가 액정 패널에 접속되어 이루어지는 액정 모듈.
  8. 개구부를 갖는 유기 기재 위에 배선 패턴이 형성되고, 상기 배선 패턴이 상기 개구부 내에 연장되어 이루어지는 내측 리드를 갖는 테이프 캐리어와,
    상기 테이프 캐리어에 실장되는 반도체 칩으로서, 상기 테이프 캐리어의 상기 개구부에 수용되고, 전극면에 형성된 제1 전극과 상기 내측 리드가 금 범프를 통해 접속되는 반도체 칩과,
    상기 반도체 칩을 통해 테이프 캐리어에 실장되는 전자 부품으로서, 상기 반도체 칩의 상기 전극면에 형성된 제2 전극과 상기 전자 부품의 전극이 금 범프를통해 접속되는 전자 부품과,
    상기 전자 부품 위에 상호 배면이 대향하도록 적층되고, 상기 테이프 캐리어에 와이어 본딩 접속으로 실장된 제2 전자 부품
    을 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제2 전자 부품에 있어서의 전극과 상기 내측 리드가 와이어 본딩으로 접속되어 있는 반도체 장치.
  10. 제8항에 있어서,
    상기 제2 전자 부품에 있어서의 전극과 상기 배선 패턴이 와이어 본딩으로 접속되어 있는 반도체 장치.
  11. 제8항에 있어서,
    상기 전자 부품은 상기 반도체 칩보다도 폭이 좁은 반도체 장치.
  12. 제8항에 있어서,
    상기 제2 전자 부품 위에 제3 전자 부품이 더 적층되어 있는 반도체 장치.
  13. 반도체 칩을 수용하기 위한 개구부를 갖는 유기 기재 위에 배선 패턴이 형성된 테이프 캐리어에 대하여, 상기 배선 패턴을 상기 개구부 내에 연장하여 형성된 내측 리드에 상기 반도체 칩이 접속되는 것으로, 상기 반도체 칩이 실장되어 이루어지는 반도체 장치에 있어서,
    상기 반도체 칩의 상기 내측 리드에 대향하는 전극면에는, 상기 내측 리드에 접속되는 제1 전극과, 제2 전극이 각각 금 범프로 형성되어 이루어지며, 상기 제2 전극에는 금 범프로 형성되는 다른 전자 부품의 전극이 접속되어, 상기 전자 부품은 상기 반도체 칩을 통해 상기 테이프 캐리어에 실장되는 반도체 장치.
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