JP2013534060A - 2重エッチングフリップチップコネクタ又は多重エッチングフリップチップコネクタを有する超小型電子パッケージ及び対応する製造方法 - Google Patents

2重エッチングフリップチップコネクタ又は多重エッチングフリップチップコネクタを有する超小型電子パッケージ及び対応する製造方法 Download PDF

Info

Publication number
JP2013534060A
JP2013534060A JP2013518822A JP2013518822A JP2013534060A JP 2013534060 A JP2013534060 A JP 2013534060A JP 2013518822 A JP2013518822 A JP 2013518822A JP 2013518822 A JP2013518822 A JP 2013518822A JP 2013534060 A JP2013534060 A JP 2013534060A
Authority
JP
Japan
Prior art keywords
solid metal
post
metal post
microelectronic element
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013518822A
Other languages
English (en)
Other versions
JP2013534060A5 (ja
Inventor
ハーバ,ベルガセム
Original Assignee
テッセラ,インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by テッセラ,インコーポレイテッド filed Critical テッセラ,インコーポレイテッド
Publication of JP2013534060A publication Critical patent/JP2013534060A/ja
Publication of JP2013534060A5 publication Critical patent/JP2013534060A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05575Plural external layers
    • H01L2224/0558Plural external layers being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/114Manufacturing methods by blanket deposition of the material of the bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/1147Manufacturing methods using a lift-off mask
    • H01L2224/11472Profile of the lift-off mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/116Manufacturing methods by patterning a pre-deposited material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/119Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/11901Methods of manufacturing bump connectors involving a specific sequence of method steps with repetition of the same manufacturing step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1301Shape
    • H01L2224/13016Shape in side view
    • H01L2224/13017Shape in side view being non uniform along the bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1301Shape
    • H01L2224/13016Shape in side view
    • H01L2224/13018Shape in side view comprising protrusions or indentations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13021Disposition the bump connector being disposed in a recess of the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13075Plural core members
    • H01L2224/1308Plural core members being stacked
    • H01L2224/13082Two-layer arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1751Function
    • H01L2224/17515Bump connectors having different functions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112Aligning
    • H01L2224/81136Aligning involving guiding structures, e.g. spacers or supporting members
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81193Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812Applying energy for connecting
    • H01L2224/81201Compression bonding
    • H01L2224/81203Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399Material
    • H01L2224/814Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • H01L2224/81805Soldering or alloying involving forming a eutectic alloy at the bonding interface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • H01L2224/81815Reflow soldering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • H01L2224/8182Diffusion bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81893Anodic bonding, i.e. bonding by applying a voltage across the interface in order to induce ions migration leading to an irreversible chemical bond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06517Bump or bump-like direct electrical connections from device to substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/0652Bump or bump-like direct electrical connections from substrate to substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00013Fully indexed content
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01022Titanium [Ti]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01024Chromium [Cr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01032Germanium [Ge]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01057Lanthanum [La]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/1026Compound semiconductors
    • H01L2924/1032III-V
    • H01L2924/10329Gallium arsenide [GaAs]

Abstract

パッケージ化された超小型電子素子900が、前面909と、前面から離れるように延在する複数の第1の固体金属ポスト916とを有する超小型電子素子902を備えることができる。基板901は主面906と、主面において露出し、第1の固体金属ポスト916に接合される複数の導電性素子912とを有することができる。特定の例では、導電性素子912はボンドパッド992とすることができるか、又は上面111と、上面から大きな角度を成して離れるように延在するエッジ面113とを有する第2のポスト108とすることができる。各第1の固体金属ポスト916は、超小型電子素子902に隣接するベース領域36と、超小型電子素子から離れる先端領域32とを含むことができ、ベース領域及び先端領域はそれぞれ凹形の外周面46、44を有する。第1の固体金属ポスト916はマルチステップエッチングプロセスにおいて形成され、そのプロセスによれば、従来のエッチングプロセスでは達成不可能であるピッチ、先端径及び高さの組み合わせを用いて、単一の金属層から一体の金属マイクロコンタクト又はポストを形成できるようになる。1つの変形形態として、基板921の上面から延在するポスト932は、多重エッチング導電性ポストを含み、一方、超小型電子素子922から延在するポスト936は任意のタイプの導電性ポストとすることができ、又は別の変形形態として、基板941の上面から延在するポスト952及び超小型電子素子942の前面から延在するポスト956は多重エッチング導電性ポストを含む。
【選択図】図30

Description

(関連出願の相互参照)
本出願は、2010年7月8日に出願された「Microelectronic Packages with Dual or Multiple-Etched Flip-Chip Connectors」という発明の名称の特許出願第12/832,376号の利益を主張し、その特許出願の開示は参照することにより本明細書の一部をなすものとする。
本発明は、超小型電子パッケージ、超小型電子パッケージを作製する際に用いるための構成要素、及びそれらのパッケージ及び構成要素を形成する方法に関する。
超小型電子デバイスは、一般にダイ又は半導体チップと呼ばれる、シリコン又はガリウムヒ素のような半導体材料の薄いスラブを一般的に備えている。半導体チップは、一般的に、個々の予めパッケージ化されたユニットとして提供される。幾つかのユニット設計では、半導体チップは基板又はチップキャリアに実装され、それらの基板又はチップキャリアは更にプリント回路基板のような回路パネル上に実装される。
半導体チップの片面には能動回路が作製される。能動回路との電気的接続を容易にするために、チップは同じ面上にボンドパッドを設けられる。ボンドパッドは通常、ダイのエッジの周囲に、又は多くのメモリデバイスの場合にはダイの中央に、規則的なアレイとして配置される。ボンドパッドは一般的に、約0.5μm厚の金又はアルミニウムのような導電性材料から形成される。ボンドパッドのサイズはデバイスタイプによって異なるが、通常は一辺が数十ミクロン(μm)から数百ミクロン(μm)である。
フリップチップ相互接続は、半導体チップ上のボンドパッドを基板上のコンタクトパッドに導通可能に接続するために一般的に用いられる方式である。フリップチップ相互接続では、通常、各ボンドパッド上に金属塊が配置される。その後、ダイが反転され、金属塊が、ボンドパッドと基板との間の電気経路と、基板に対するダイの機械的な取付けの両方を提供する。
フリップチッププロセスには数多くの変形形態があるが、1つの一般的な構成は、金属塊にハンダを使用し、ハンダをボンドパッド及び基板に固定する方法としてハンダの溶融を使用することである。ハンダが融解するときに、ハンダが流動して切頭球体を形成する。
超小型電子パッケージを回路基板と接続するために、かつ超小型電子パッケージング内の他の接続のために、細長いポスト又はピンの形のマイクロコンタクト素子を用いることができる。場合によっては、1つ又は複数の金属層を含む金属構造をエッチングしてマイクロコンタクトを形成することによって、マイクロコンタクトを形成してきた。エッチングプロセスはマイクロコンタクトのサイズを制限する。従来のエッチングプロセスは通常、本明細書において「アスペクト比」と呼ばれる高さと最大幅との比が大きいマイクロコンタクトを形成することはできない。かなりの高さがあり、かつ隣接するマイクロコンタクト間のピッチすなわち間隔が非常に小さいマイクロコンタクトのアレイを形成することは難しいか、又は不可能であった。さらに、従来のエッチングプロセスによって形成されるマイクロコンタクトの構成は限られている。
フリップチップ相互接続が進歩してきたにもかかわらず、接合部の信頼性を高めながら、パッケージ厚を最小化するために、依然として改善が必要とされている。本発明のこれらの属性は、後に説明されるような超小型電子パッケージの構造によって達成される。
パッケージ化された超小型電子素子は、前面と、該前面から離れるように延在する複数の固体金属ポストとを有する超小型電子素子と、主面と、該主面において露出する複数の導電性素子とを有する基板とを備える。該導電性素子は前記固体金属ポストに接合することができる。各固体金属ポストは、前記超小型電子素子に隣接するベース領域と、前記超小型電子素子から離れた先端領域とを含むことができ、該ベース領域及び該先端領域はそれぞれ凹形の外周面を有する。各固体金属ポストは水平寸法を有することができ、該水平寸法は前記ベース領域内の垂直位置の第1の関数であり、かつ前記先端領域内の垂直位置の第2の関数である。
各固体金属ポストは前記ベース領域と前記先端領域との間に位置する少なくとも1つの中間領域を更に含むことができる。該中間領域は凹形の外周面を有することができる。各固体金属ポストの前記水平寸法は、前記中間領域内の垂直位置の第3の関数とすることができる。各固体金属ポストは、前記前面の方向における幅と、前記前面から延在する高さとを有することができ、前記高さは前記幅の少なくとも半分である。
前記固体金属ポストは可融金属を用いて前記導電性素子に接合することができる。前記可融金属はハンダを含むことができる。該ハンダは各固体金属ポストのエッジ面の少なくとも一部を覆うことができる。パッケージ化された超小型電子素子は、前記前面に位置する複数の導電性パッドを更に備えることができる。各固体金属ポストは前記複数の導電性パッドの個々のパッドから延在することができる。一実施の形態では、前記ハンダは、前記複数の導電性パッドの少なくとも1つと接触しなくてよい。
特定の例では、前記ハンダはいずれの固体金属ポストの前記ベース領域とも接触することができない。特定の例では、該ハンダは各固体金属ポストの上面のみと接触することができる。各固体金属ポストの高さは、前記超小型電子素子の前記前面と、前記基板の前記主面との間の距離の25%〜50%とすることができる。各固体金属ポストの高さは、前記超小型電子素子の前記前面と、前記基板の前記主面との間の距離の少なくとも40%とすることができる。
前記固体金属ポスト及び前記導電性素子は互いに拡散結合することができる。前記第1の関数及び前記第2の関数は著しく異なることができる。垂直位置に対する水平寸法の傾きは、前記固体金属ポストの前記ベース領域と前記先端領域との間の境界において急激に変化することができる。前記固体金属ポスト及び前記導電性素子は本質的に銅からなる。前記導電性素子は導電性パッドを含むことができ、該パッドは前記固体金属ポストに接合される。
前記固体金属ポストは第1の固体金属ポストとすることができ、前記導電性素子は、前記主面の上方に延在し、かつ前記第1の固体金属ポストに接合される複数の第2の固体金属ポストを含むことができる。前記第2の固体金属ポストは、前記基板の前記主面から離れた上面と、該上面から大きな角度を成して離れるように延在するエッジ面とを有することができる。前記第1の固体金属ポストは可融金属を用いて前記第2の固体金属ポストに接合することができる。前記可融金属はハンダを含むことができる。該ハンダは各固体金属ポストのエッジ面の少なくとも一部を覆うことができる。パッケージ化された超小型電子素子は、前記前面に位置する複数の導電性パッドを更に備えることができる。各第1の固体金属ポストは前記複数の導電性パッドの個々のパッドから延在することができる。一実施の形態では、前記ハンダは、前記複数の導電性パッドの少なくとも1つと接触することがない。特定の例では、前記ハンダは各固体金属ポストの上面のみと接触することができる。前記第1の固体金属ポスト及び前記第2の固体金属ポストは互いに拡散結合することができる。
各第2の固体金属ポストは、前記基板に隣接するベース領域と、前記基板から離れた先端領域とを含むことができる。各第2の固体金属ポストの前記ベース領域及び前記先端領域はそれぞれ凹形の外周面を有することができる。各第2の固体金属ポストは、前記ベース領域内の垂直位置の第3の関数であり、かつ前記先端領域内の垂直位置の第4の関数である、水平寸法を有することができる。各第2の固体金属ポストは、前記主面の方向における幅と、前記主面から延在する高さとを有することができ、前記高さは前記幅の少なくとも半分である。
前記第1の固体金属ポストは可融金属を用いて前記第2の固体金属ポストに接合することができる。前記可融金属はハンダを含むことができる。該ハンダは各固体金属ポストのエッジ面の少なくとも一部を覆うことができる。特定の例では、前記ハンダはいずれの固体金属ポストの前記ベース領域とも接触することができない。特定の例では、前記ハンダは各固体金属ポストの上面のみと接触することができる。前記パッケージ化された超小型電子素子は、前記前面に位置する複数の導電性パッドを更に備えることができる。各第1の固体金属ポストは前記複数の導電性パッドの個々のパッドから延在することができる。一実施の形態では、前記ハンダは前記複数の導電性パッドの少なくとも1つと接触することがない。前記第1の固体金属ポスト及び前記第2の固体金属ポストは互いに拡散結合することができる。前記第1の関数は前記第3の関数と同じとすることができ、前記第2の関数は前記第4の関数と同じとすることができる。
パッケージ化された超小型電子素子は、前面と、該前面の上方に突出する複数の第1の固体金属ポストとを有する超小型電子素子と、主面と、該主面から延在し、かつ前記第1の固体金属ポストに接合される複数の第2の固体金属ポストとを有する基板とを備える。前記第1の固体金属ポストは前記前面から離れた上面と、該前面から大きな角度を成して離れるように延在するエッジ面とを有することができる。各第2の固体金属ポストは前記超小型電子素子に隣接するベース領域と、前記超小型電子素子から離れた先端領域とを含むことができる。該ベース領域及び該先端領域はそれぞれ凹形の外周面を有することができる。各第2の固体金属ポストは水平寸法を有することができ、該水平寸法は前記ベース領域内の垂直位置の第1の関数であり、かつ前記先端領域内の垂直位置の第2の関数である。
各第1の固体金属ポストは切頭円錐形状を有することができる。各第2の固体金属ポストは、前記主面の方向における幅と、前記主面から延在する高さとを有することができ、前記高さは前記幅の少なくとも半分である。前記第1の固体金属ポストは可融金属を用いて前記第2の固体金属ポストに接合することができる。前記可融金属はハンダを含むことができる。前記ハンダは各固体金属ポストのエッジ面の少なくとも一部を覆うことができる。前記パッケージ化された超小型電子素子は、前記前面に位置する複数の導電性パッドを更に備えることができる。各第1の固体金属ポストは前記複数の導電性パッドの個々のパッドから延在することができる。一実施の形態では、前記ハンダは前記複数の導電性パッドの少なくとも1つと接触することがない。特定の例では、前記ハンダは各固体金属ポストの上面のみと接触することができる。前記第1の固体金属ポスト及び前記第2の固体金属ポストは互いに拡散結合することができる。
パッケージ化された超小型電子素子を組み立てる方法は、前面と、該前面の垂直方向上方に突出する複数の固体金属ポストとを有する超小型電子素子を配設するステップと、前記複数の固体金属ポストを基板の主面において露出する複数の導電性素子と少なくとも概ね(substantially:実質的に)位置合わせするステップと、前記超小型電子素子の前記固体金属ポストを前記基板の前記導電性素子と接合するステップとを含む。各固体金属ポストは該前面に隣接するベース領域と、該前面から離れた先端領域とを含むことができる。該ベース領域及び該先端領域はそれぞれ凹形の外周面を有することができる。各固体金属ポストは水平寸法を有することができ、該水平寸法は該ベース領域内の垂直位置の第1の関数であり、かつ該先端領域内の垂直位置の第2の関数である。
前記パッケージ化された超小型電子素子を組み立てる方法の前記接合するステップは可融金属を融解温度まで加熱することを含むことができ、前記可融金属は前記固体金属ポストのエッジ面の露出した部分に流れ出す。前記可融金属はハンダを含むことができる。該ハンダは各固体金属ポストのエッジ面の少なくとも一部を覆うことができる。前記パッケージ化された超小型電子素子は、前記前面に位置する複数の導電性パッドを更に備えることができる。各固体金属ポストは前記複数の導電性パッドの個々のパッドから延在することができる。一実施の形態では、前記ハンダは、前記複数の導電性パッドの少なくとも1つと接触することがない。特定の例では、前記ハンダはいずれの固体金属ポストの前記ベース領域とも接触することができない。特定の例では、前記ハンダは各固体金属ポストの上面のみと接触することができる。各固体金属ポストの高さは、前記超小型電子素子の前記前面と、前記基板の前記主面との間の距離の25%〜50%とすることができる。各固体金属ポストの高さは、前記超小型電子素子の前記前面と、前記基板の前記主面との間の距離の少なくとも40%とすることができる。前記超小型電子素子上にパッシベーション層及びアンダーバンプメタライゼーション層を堆積することができる。
一実施形態による超小型電子アセンブリの構成要素の断面図である。 一実施形態による超小型電子アセンブリの構成要素の断面図である。 互いに接合された図1A及び図1Bを示す断面図である。 図1A〜図1Cの実施形態による、超小型電子アセンブリを示す断面図である。 図2の一部の組立分解断面図である。 図2に示される実施形態の変形形態による完成した超小型電子アセンブリを示す断面図である。 図2に示される実施形態の変形形態による完成した超小型電子アセンブリを示す断面図である。 別の実施形態による超小型電子アセンブリの構成要素を示す断面図である。 図5に示される実施形態の変形形態による超小型電子アセンブリの構成要素を示す断面図である。 一実施形態による完成した超小型電子アセンブリを示す断面図である。 別の実施形態による完成した超小型電子アセンブリを示す断面図である。 別の実施形態による完成した超小型電子アセンブリを示す断面図である。 別の実施形態による完成した超小型電子アセンブリを示す断面図である。 別の実施形態による完成した超小型電子アセンブリを示す断面図である。 別の実施形態による完成した超小型電子アセンブリを示す断面図である。 別の実施形態による完成した超小型電子アセンブリを示す断面図である。 基板の概略図である。 フォトレジストの層を有する、図14の基板の概略図である。 フォトレジストの層及びマスクを有する、図14の基板の概略的な斜視図である。 エッチングされた図14の基板の概略図である。 第2のフォトレジストを有する、図14の基板の概略図である。 現像された第2のフォトレジストを有する、図14の基板の概略図である。 2度目にエッチングされた図14の基板の概略図である。 マイクロコンタクトの例示的な輪郭図である。 マイクロコンタクトの例示的な輪郭図である。 マイクロコンタクトの例示的な輪郭図である。 マイクロコンタクトの例示的な輪郭図である。 図21Bに示されるマイクロコンタクトの先端領域の拡大した輪郭図である。 第1の実施形態を示す流れ図である。 第2の実施形態を示す流れ図である。 応用形態における多層基板の概略図である。 超小型電子ユニットの概略図である。 2つの隣接する超小型電子ユニットの概略図である。 超小型電子アセンブリの概略図である。 超小型電子アセンブリの別の概略図である。 超小型電子アセンブリの更に別の概略図である。 別の実施形態による完成した超小型電子アセンブリを示す断面図である。 別の実施形態による完成した超小型電子アセンブリを示す断面図である。 別の実施形態による完成した超小型電子アセンブリを示す断面図である。 別の実施形態による完成した超小型電子アセンブリを示す断面図である。 別の実施形態による完成した超小型電子アセンブリを示す断面図である。 別の実施形態による完成した超小型電子アセンブリを示す断面図である。
(詳細な説明)
ここで図1A〜図1Cが参照され、それらの図は図2に示されるパッケージ化された超小型電子アセンブリ100の構成要素の断面図を示す。図に示されるように、パッケージ化された超小型電子アセンブリ100は、基板102と、下向き又はフリップチップ位置にある超小型電子素子104と、基板と超小型電子素子とを接合する導電性カラム106とを含む。導電性カラムは導電性バンプ又はポスト108を含み、導電性バンプ又はポストは基板102の面105の上方に突出し、超小型電子素子104の面107の上方に突出する導電性バンプ又はポスト110と位置合わせされる。導電性カラム106は、スタンドオフ、すなわち超小型電子素子104と基板102との垂直距離を長くし、それと同時に導電性カラム106間の中心間水平距離すなわちピッチPを短くできるようにすることによって、チップ・オン・サブストレートパッケージングの高さの増大をもたらす。後に更に詳細に論じられるように、基板102と超小型電子素子104との間の距離を長くできることによって、導電性カラムにおける応力を低減するのを助けることができ、アンダーフィル材料112(図2Aを参照)を被着するのを容易にするのを助けることができ、使用されるアンダーフィルの種類を増やすのを可能にすることができる。
図1Aを参照すると、基板102は素子102Aを含むことが好ましい。誘電体素子102Aは上面101と、反対側に面する底面103とを有する。複数の導電性トレース109が、上面若しくは底面、又はその両方に沿って延在することができる。誘電体素子102Aは硬質又は軟質とすることができる。誘電体素子102はポリイミド又は他の高分子シートから構成することができる。誘電体素子102の厚みは様々にすることができるが、誘電体素子102Aは、大抵の場合に最大で2ミリメートル厚である。基板102は底面103において露出する外部コンタクト(図示せず)のような他の導電性素子を含むこともできる。本開示において用いられるときに、誘電体素子の表面において「露出する」導電性素子は、その表面に対して垂直な方向において表面に向かって動く仮想の点によって、その導電性素子に接触するために接近可能である限り、そのような表面と同一平面を成すことができるか、そのような表面に対してくぼませることができるか、又はそのような表面から突出することができる。
トレース及びコンタクトは、同じ譲受人に譲渡された米国特許出願公開第11/014,439号において示される方法を用いて作製することができ、その開示は参照することにより本明細書の一部をなすものとする。例示される特定の実施形態では、導電性素子(図示せず)は基板102の上面101上に配置される。しかしながら、他の実施形態では、導電性素子は基板102の底面103に沿って、又は上面101及び底面103の両方の上に、又は基板102の内部にも延在することができる。したがって、本明細書において用いられるときに、第1の機構が第2の機構「の上に」配置されるという言い方は、第1の機構が第2の機構の表面上に存在する必要があると理解されるべきではない。本明細書において、超小型電子素子がポストを介して電気的に接続されることになる基板との関連において用いられるときに、「上面」及び「底面」は、重力座標系においてではなく、超小型電子素子に対するその配置に関連して理解されるべきである。したがって、「上面」はコンタクト、例えば、ボンドパッド、金属ポスト等が露出する超小型電子素子の前面に隣接する基板の表面を意味するものとする。「底面」は、上面から離れている基板の表面を意味するものとする。底面は通常、回路パネルのような、パッケージ化された超小型電子素子の外部にある別の素子の端子と接合することができるコンタクトが露出する基板の表面である。本開示において用いられるときに、基板の「主面」は、基板の「上面」を意味するものとする。
固体金属バンプ又は導電性ポスト108も基板102の上面101から延在し、導電性カラム106の第1の部分を形成する(図2及び図2A)。導電性ポスト108は上面111と、エッジ面113とを有し、エッジ面113が基板102の上面101と接する場所において明確な角度が作り出されるように、エッジ面は基板102の上面から大きな角度を成して離れるように延在する。例えば、図示される実施形態では、基板102の上面101と、導電性ポスト108のエッジ面113との間に90度よりも大きな角度が作り出される。その角度は、導電性ポスト108の形状に応じて異なることになる。例えば、円柱形のポストは、基板102の上面101と導電性ポスト108との間に90度の角度を有することができる。例示的なプロセス及びポストは、2006年12月19日に出願の「Chip Capacitor Embedded PWB」という発明の名称の米国仮特許出願第60/875,730号、2007年8月15日に出願の「Multilayer Substrate with Interconnection Vias and Method of Manufacturing the Same」という発明の名称の米国仮特許出願第60/964,916号、2007年8月15日に出願の「Interconnection Element with Posts Formed by Plating」という発明の名称の米国仮特許出願第60/964,823号において記述される。それら全ての特許出願の開示は参照することにより本明細書の一部をなすものとする。例えば、導電性ポスト108は、本明細書において更に詳細に説明されるように、エッチングプロセスによって形成することができる。代替的には、導電性ポスト108は電気めっきによって形成することができ、ポスト108は、フォトレジスト層のような誘電体層内にパターニングされた開口部を通してベース金属層上に金属をめっきすることによって形成される。
導電性ポスト108の寸法は、広い範囲にわたって様々にすることができるが、大抵の場合に、誘電体素子102Aの上面101から延在する各導電性ポスト108の高さH1は少なくとも50ミクロン(μm)であり、最大で300マイクロメートルまで延在することができる。これらの導電性ポスト108は、その直径又は幅W1よりも大きな高さH1を有することができる。しかしながら、高さH1は、幅W1より小さくすることもでき、例えば、幅W1のサイズの少なくとも半分にすることができる。
導電性ポスト108は、銅、銅合金、金及びそれらの組み合わせのような任意の導電性材料から形成することができる。導電性ポスト108は、ハンダによって湿潤可能である少なくとも1つの露出した金属層を含むことができる。例えば、ポストは銅から構成することができ、ポストの表面に金層を有することができる。加えて、導電性ポスト108は、接合されることになるハンダの融解温度よりも高い融解温度を有する少なくとも1つの金属層を含むことができる。例えば、そのような導電性ポスト108は銅の層を含むか、又は全体が銅から形成されることになる。
導電性ポスト108は、切頭円錐を含む、数多くの異なる形状をとることもできる。各導電性ポスト108のベース114及び先端116は概ね(substantially:実質的に)円形とすることができるか、又は楕円形のような異なる形状を有することができる。導電性ポスト108のベース114は通常、直径が約50μm〜300μmであるのに対して、先端116は通常、直径が約25μm〜200μmである。各導電性ポスト108は、誘電体基板102に隣接するベース114と、誘電体基板から離れた先端116とを有することができる。加えて、誘電体素子102Aの上面101からの導電性ポストの高さH1(あらゆるハンダマスクを除く)は通常、わずか30μm程度から最大で200μmまでの範囲に及ぶ。
図に示されるように、ハンダマスク118(図2)を基板102上に、かつ導電性ポスト108に隣接して配置することができる。ハンダマスク118は、リフロー段階中に、隣接カラム106間のハンダオーバフロー及びハンダブリッジを防ぐのに役に立つ。
図1Bを参照すると、超小型電子素子104は前面122及び背面124を有する。超小型電子素子104は、パッケージングし、別の素子と相互接続する前の半導体チップ等であることが好ましい。例えば、超小型電子素子はベアダイである。
超小型電子素子等から延在することができる例示的な導電性ポスト及びこの導電性ポストを形成する方法が、Advanpak Solutions社(「Advanpak」)のウェブサイト及びAdvanpakに譲渡された米国特許第6,681,982号、第6,592,109号及び第6,578,754号に記載されており、それらの開示は参照することにより本明細書の一部をなすものとする。例えば、導電性ポスト110はエッチングプロセスによって形成することができる。代替的には、導電性ポスト110は電気めっきによって形成することができ、その場合、ポスト110は、フォトレジスト層内にパターニングされた開口部を通してベース金属層上に金属をめっきすることによって形成される。基板から延在する導電性ポスト108と同様に、超小型電子素子104から延在するポスト110は、上面111と、エッジ面113とを有し、超小型電子素子と導電性ポストとの間に明確な角度が作り出されるように、エッジ面は超小型電子素子の上面122から大きな角度を成して離れるように延在する。
導電性ポスト110と超小型電子素子104との間に金属コンタクトを設けるために、超小型電子素子104の前面122上にアンダーバンプメタライゼーション層120を設けることができる。アンダーバンプメタライゼーション層120は通常、チタン、チタン−タングステン、クロムを含む材料から構成される。アンダーバンプメタライゼーション層120は、導電性カラム106のための導電性金属コンタクトとして機能する。また、超小型電子素子104の前面122上の超小型電子素子104とアンダーバンプメタライゼーション層120との間に、当該技術分野において既知の方法を用いてパッシベーション層119を設けることもできる。
図1B、図1C及び図2を参照すると、超小型電子素子104から延在する導電性ポスト110の寸法も広い範囲にわたって様々にすることができるが、大抵の場合に、各導電性ポスト110の高さH2は50ミクロン以上である。導電性ポスト110は、その幅W2よりも大きな高さH2を有することができる。しかしながら、その高さは幅W2より小さくすることもでき、例えば、幅のサイズの少なくとも半分にすることができる。
導電性ポスト110は銅又は銅合金から形成されることが好ましいが、金及び金と銅との組み合わせのような他の導電性材料も含むこともできる。加えて、導電性ポスト110は、接合されることになるハンダの融解温度よりも高い融解温度を有する少なくとも1つの金属層を含むことができる。例えば、そのような導電性ポストは銅の層を含むか、又は全体が銅から形成されることになる。
特定の実施形態では、導電性ポスト110は円柱形とすることができるので、ポストのベース126及びポストの先端128の直径は概ね等しい。一実施形態では、導電性ポストのベース126及び先端128は、直径が約30μm〜150μmとすることができる。各導電性ポスト110は、基板102に隣接するベース126と、基板102から離れた先端128とを有することができる。代替的には、導電性ポスト110は、切頭円錐、長方形又は棒状のような種々の形状をとることができる。
導電性ポスト110の先端128に、又は超小型電子素子104に取り付けられていない導電性ポストの部分にハンダ130のコーティング又はキャップを取り付けることができる。ハンダのキャップ130は、導電性ポスト110の延長部になるように、導電性ポスト110と同じ直径又は幅W2を有することができる。一例では、ハンダのキャップ130は、約25μm〜80μmの範囲に及ぶ高さH3を有することができる。
超小型電子素子104の前面122から延在する導電性ポスト110の高さH2は、誘電体素子102A(図1A)の上面101から延在する導電性ポスト108の高さH1に等しくできることは理解されたい。しかしながら、代替的には、それらの高さは異なることもでき、導電性ポスト110の高さH2は導電性ポスト108の高さH1よりも低く、又は高くすることができる。特定の例示的な例では、超小型電子素子104から延在する導電性ポスト110は、長さ50μmの高さH2を有することができるのに対して、基板から延在する導電性ポスト108は55μmの高さH1を有することができる(図2)。
超小型電子素子104と基板102とを互いに導通可能に接続するために、超小型電子素子104上の導電性ポスト110は、基板102上の導電性ポスト108に接続されなければならない。図1Cを参照すると、超小型電子素子104の導電性ポスト110及び基板102の導電性ポスト108が互いに位置合わせされ、極めて近接するように、超小型電子素子104が反転される。超小型電子素子104上のハンダのキャップ130をリフローして、ハンダが超小型電子素子104上の導電性ポスト110の表面、及び基板102上の導電性ポスト108の表面を濡らすことができるようにする。図2〜図2Aに示されるように、ハンダは導電性ポストの露出した表面を濡らし、超小型電子素子から基板まで延在する導電性カラム106を作り出すことになる。ハンダに接合される超小型電子素子104及び基板102上の導電性ポスト108及び110の表面積を大きくすることによって、ハンダ界面における電流密度を下げるのを助けることができる。そのような電流密度の減少は、エレクトロマイグレーションを低減し、耐久性を高めるのに役立つ場合がある。
図に示されるように、導電性カラム106は、導電性ポストを導通可能に相互接続するハンダを含む。超小型電子素子から延在する導電性ポストのベースと、基板から延在するベースの露出した部分との間に延在する導電性カラムのスタンドオフすなわち高さHは、一例では80μm〜100μmの範囲に及ぶ。
図2、図2Aに示されるように、導電性カラム106の壁132は凸形又は樽形とすることができ、導電性カラムの中点領域M(すなわち、超小型電子素子の導電性ポスト110と基板の導電性ポスト108との間)は幅Wを有し、その幅は、基板102の上面101及び超小型電子素子104の前面102にそれぞれ隣接する、導電性カラム106の部分の幅W1、W2よりも大きい。
図2Aに更に示されるように、既知の方法を用いて、超小型電子素子104及び基板102上にコンタクトパッド117を形成することができる。一実施形態では、基板102から離れるように延在する下側ポスト108、及びコンタクトパッド117は、2008年6月28日に公開された国際出願PCT WO2008/076428号において開示されているような別々のエッチングステップによって形成することができ、その開示は参照することにより本明細書の一部をなすものとする。例えば、上側金属層及び下側金属層123を有し、中間にエッチストップ層又は内部金属層121を有する3層金属(tri-metal:トリメタル)基板を利用して、導電性ポスト108及びコンタクトパッド117を作製することができる。1つのそのようなプロセスでは、フォトリソグラフィによってパターニングされたフォトレジスト層に従って、3層又は更に多くの層を有する金属構造の露出した金属層をエッチングして、導電性ポスト108を形成し、そのエッチングプロセスは、その構造の内部金属層121において停止する。内部金属層121は、上側金属層及び下側金属層123とは異なる1つ又は複数の金属を含み、内部金属層は上側金属層123をエッチングするために用いられるエッチング剤によって付着されないような組成からなる。例えば、そこから導電性ポスト108がエッチングされる上側金属層123は本質的に銅からなり、下側金属層123も本質的に銅からなることができ、内部金属層121は本質的にニッケルからなる。ニッケルは銅に対する良好な選択性を与え、導電性ポスト108を形成するために金属層がエッチングされるときに、ニッケル層が付着されるのを避ける。コンタクトパッド117を形成するために、フォトリソグラフィによってパターニングされた別のフォトレジスト層に従って、別のエッチングステップを実施することができる。ポスト108はビア115のような他の導電性機構と更に相互接続される場合があり、ビアは同様に他の導電性機構(図示せず)に更に相互接続される。
図3を参照すると、導電性カラム106’の壁232も真っすぐにすることができ、それによって幅W5は基板102’の上側表面101’及び超小型電子素子104’の前面122’にそれぞれ隣接する導電性カラム106’の幅W4、W4’に概ね等しくなる。幅W4、W4’は等しい必要はないことは理解されたい。代替的には、達成されるべき所望のスタンドオフによるが、導電性カラム106’の壁232’は凹形とすることができる(図4を参照)。
本発明による導電性カラム106は、超小型電子素子104の前面122において露出する各導電性ポスト110間のピッチP(図1B、図2を参照)、及び基板102の上面101において露出する各導電性ポスト108間のピッチPを大幅に短縮できるようにしながら、誘電体素子と超小型電子素子との間のスタンドオフ高を高くできるようにする。一実施形態では、ピッチPは50μm程度に小さくすることができるか、又は200μm程度まで大きくすることができる。導電性ポスト108、110が互いに位置合わせされていることにより、各導電性ポスト108、110間のピッチPは等しいことは理解されたい。
また、ピッチPは導電性ポスト108、110の直径又は幅W1、W2の関数とすることもでき、導電性ポストのベースの直径W1、W2は最大でピッチPの75%であるようになっている。言い換えると、直径W1、W2とピッチPとの比は最大で3:4とすることができる。例えば、ピッチPが145μmである場合には、導電性ポスト108、110の直径W1、W2は最大で108μm、又はピッチPの75%の範囲に及ぶことができる。
スタンドオフ高を高めることは、超小型電子素子内に存在する可能性がある低k誘電体材料にかかる力を低減する。加えて、スタンドオフを高めることは、エレクトロマイグレーション及びクラウディングのような、小さなピッチに一般的に関連付けられる問題を最小限に抑えるのに役に立つ。これは、導電性カラム106が導電性ポスト108、110の表面を濡らすことができるという事実に起因する。
図5及び図6を参照すると、超小型電子素子上の導電性バンプを基板上の導電性バンプに接合するための代替の構成が示される。図5を参照すると、超小型電子素子204から延在する導電性ポスト210の先端228にハンダキャップ230が配置される代わりに、基板202から延在する導電性ポスト208の先端216にハンダキャップ230を配置することができる。一実施形態では、ハンダキャップ230の幅又は直径W5は、導電性ポスト208のベース214の直径W6に概ね等しい。それゆえ、ハンダキャップ230は、基板202から延在する導電性ポスト208の先端216を越えて延在する。しかしながら、ハンダがリフローされると、導電性カラムは図2に示される導電性カラムの形をとることが好ましい。
図6を参照すると、更に別の代替の構成では、ハンダキャップ330を超小型電子素子304及び基板302の両方から延在する導電性ポスト310、308上に配置することができる。導電性ポスト308、310は互いに極めて近接して配置される。熱を加えることによって、ハンダキャップ330がリフローし、導電性ポスト308、310を濡らし、それらの導電性ポストに融着する。リフローされると、導電性カラム306は図2に示される導電性カラム306と同様になることが好ましい。
図7を参照すると、超小型電子パッケージのための代替の構成が示される。その構成は図2に示される構成に類似であるが、唯一の違いは基板から延在する導電性ポストに隣接するハンダマスクが存在しないことである。この代替の構成では、ビア407を用いて、導電性カラム406を、基板402の上面401の反対側にある、基板402の底面において露出する電子回路(図示せず)に導通可能に接続することができる。ビア407を用いることによってハンダマスクの必要性がなくなる。
図8を参照すると、代替の実施形態が示されており、導電性ポスト間の金属間結合がハンダを使用することなく形成される。代わりに、導電性ポスト508、510を変形して互いに係合させることによって、それらのポスト間に結合を形成することができる。導電性ポスト508、510は、弾性又は反発を最小限に抑える、例えば、概ね純粋な金のような可鍛性材料から形成されることが好ましい。さらに、導電性ポスト508、510はポストとカバーの材料との間の共晶結合又は陽極結合によって互いに結合することができる。例えば、導電性ポスト508、510の先端516、517は、金と相対的に低い融点の合金を形成する、少量のスズ、シリコン、ゲルマニウム又は他の材料をコーティングすることができ、ポストは全体を金から形成することができるか、又はその表面上に金コーティングを有することができる。導電性ポスト508、510が互いに係合し、その後に加熱されるとき、導電性ポスト508、510の材料と、導電性ポストの先端516上の材料との間の拡散によって、ポストと壁との間の界面における個々の素子の融点よりも低い融点を有する合金が形成される。そのアセンブリが高い温度に保持される場合、更なる拡散によって、合金用の元素が界面から離れ、ポストの金のバルクの中に拡散し、それにより、その界面における材料の融解温度が上昇し、その界面が凝固して、部品間に固体接続が形成される。
図9を参照すると、図8と同じであるが、好ましくは導電性ポスト608、610がいずれも銅から構成され、導電性ポスト間にハンダ又はスズのような低融解温度金属が存在することなく、互いに直接融着される点が異なる。好ましくは、強い結合を達成するために、導電性ポスト608、610が端子に結合される前に、導電性ポスト608、610の接合面は、クリーンで、酸化物、例えば、自然酸化物が概ねない状態でなければならない。通常、エッチング又はマイクロエッチングの表面処理として特徴付けられるプロセスを実行して、銅、ニッケル、アルミニウム等の貴金属の表面酸化物を除去することができ、その表面エッチング処理は、表面酸化物の下にあるバンプ又は金属層の厚みに実質的に影響を及ぼすことなく実行される。この洗浄プロセスは、実際の接合プロセスの前に短時間だけ実行されることが最も有効である。洗浄した後に構成要素部品が約30パーセント〜70パーセントの相対湿度の通常の湿度環境内に保持されるという条件下で、バンプとキャパシタ端子との間で達成されることになる結合の強度に影響を及ぼすことなく、洗浄プロセスは通常、接合プロセスの数時間前までに、例えば、6時間前までに実行することができる。
図10及び図11に示されるように、導電性ポスト608、610を接合するために実行されるプロセス中に、基板602の上面601上にスペーサ構造626が配置される。スペーサ構造626は、ポリイミド、セラミック、又は銅のような1つ若しくは複数の金属のような、1つ又は複数の材料から形成することができる。超小型電子素子604から延在する導電性ポスト610の先端628が基板602の導電性ポスト608の先端616の上に重なるように、導電性ポスト610を有する超小型電子素子604がスペーサ構造626の上方に配置される。図11を参照すると、スペーサ構造626、超小型電子素子604及び基板602が一対のプレート640間に挿入され、矢印636によって示される方向において、熱及び圧力が導電性ポストに同時に加えられる。図9に示されるように、プレート640に加えられる圧力は、導電性ポストの高さを当初に製造されたような導電性ポスト608、610の元の高さH5(図10)よりも低い高さH6に低減する効果を有する。このステップ中に加えられる圧力の例示的な範囲は、約20kg/cm〜約150kg/cmである。接合プロセスは、例えば、約140℃〜約500℃の範囲に及ぶ温度において実行される。
接合プロセスは、導電性ポスト608、610の元の上面の下からの金属が接触し、熱及び圧力下で接合する程度まで、導電性ポスト608、610を圧縮する。接合プロセスの結果として、導電性ポスト608、610の高さは1ミクロン(μm)以上減少する場合がある。導電性ポスト608、610が本質的に銅からなるとき、導電性ポスト間の接合部も本質的に銅からなるので、バンプ及び端子を含む連続した銅構造が形成される。その後、図9に示されるように、プレート及びスペーサ構造が除去され、導電性ポスト608、610の導電性接合から形成される導電性カラム606を有するサブアセンブリ250が残される。
図12を参照すると、本発明による別の代替の実施形態が示される。ここで、唯一の違いは、単層基板の代わりに、2007年8月15日に出願の「Interconnection Element with Posts Formed by Plating」という発明の名称の米国特許出願第60/964,823号、2007年8月15日に出願の「Multilayer Substrate With Interconnection Vias and Method of Manufacturing the Same」という発明の名称の米国特許出願第60/964,916号、及び2007年6月29日に出願の「Multilayer Wiring Element Having Pin Interface」という発明の名称の米国特許出願第11/824,484号において記述される多層基板のような多層基板を用いることができることであり、それらの開示は参照することにより本明細書の一部をなすものとする。図に示されるように、多層基板702は、超小型電子素子704、例えば、その上に能動デバイス、受動デバイス又は能動デバイス及び受動デバイスの両方を有する半導体チップとフリップチップのようにして接合される。多層基板の上面701から突出する導電性ポスト708の先端716は、本明細書において説明されるように、超小型電子素子から延在する導電性ポスト710に接合される。図に示されるように、多層基板702の導電性ポスト708は、ポストの先端160における仕上げされた(finished)金属、例えば金と、導電性パッド及びポスト内に存在する別の金属との間に形成される拡散結合等を通じて、超小型電子素子の前面から延在する導電性ポスト710に直接接合することができる。代替的には、導電性ポスト708、710は、ハンダ、スズ又は共晶組成物のような可融金属を通じて互いに接合することができ、可融金属はポスト及びパッドを濡らして、濡れた接合部又はハンダ付けされた接合部を形成する。例えば、可融金属は、超小型電子素子704の前面722において露出する、ハンダバンプ(図示せず)の形で設けることができ、バンプは導電性ポストの先端のいずれか、又は両方の端部に設けられる。
また、その導電性カラムは、同一出願人が所有する特許出願である、2007年8月3日に出願の「Die Stack Package Fabricated at the Wafer Level with Pad Extensions Applied To Reconstituted Wafer Elements」という発明の名称の米国特許出願第60/963,209号、2007年8月9日に出願の「Wafer Level Stacked Packages with Individual Chip Selection」という発明の名称の米国特許出願第60/964,069号、2007年7月27日に出願の「Reconstituted Wafer Stack Packaging with After■Applied Pad Extensions」という発明の名称の米国特許出願第60/962,200号及び2007年6月20日に出願の「Reconstituted Wafer Level Stacking」という発明の名称の米国特許出願第60/936,617号において記述されるパッケージのような、スタック型パッケージングにおいて利用することもできる。
例えば、図13を参照すると、代替の実施形態において、スタック型パッケージアセンブリが、第1のサブアセンブリ800及び第2のサブアセンブリ800’を含む。第1のサブアセンブリ及び第2のサブアセンブリは、図2に示されるパッケージ化された超小型電子素子に垂直方向において同一であるが、基板806、806’が更に外側に延在し、第1のサブアセンブリの基板806と第2のサブアセンブリの基板806’との間に延在する導電性カラム808を収容する点が異なる。導電性カラム808は基板から延在する導電性ポスト812も含み、導電性カラム808は、基板の上面及び底面を貫通して第2のサブアセンブリ上に延在するビア814に接続する。
図14は3層金属基板10の概略図である。3層金属基板10は、トレース層12と、エッチストップ層14と、厚い層16と、上面18とを有する。トレース層12及び厚い層16は銅のような容易にエッチング可能な第1の金属から形成することができ、一方、エッチストップ層14は、ニッケルのような、銅をエッチングするために用いられるプロセスによるエッチングに対して概ね耐久性のある金属から形成することができる。銅及びニッケルが記載されるが、基板10は所望により任意の適切な金属から形成することができる。
図15は、第1のフォトレジスト20の層を有する、図14の3層金属基板10の概略図である。第1のフォトレジスト20は上面18上に堆積される。第1のフォトレジスト20は、光のような放射に露出するときに硬化するか、又は化学反応を受ける任意のタイプの材料とすることができる。したがって、任意の耐エッチング材料を用いることができる。ポジフォトレジスト及びネガフォトレジストも利用することができ、当該技術分野において既知である。
図16は、第1のフォトレジスト20の層及びマスク22を有する、図14の3層金属基板の概略的な斜視図である。マスク22は多くの場合に、フォトマスク又はシャドーマスクと呼ばれる、その上に不透明なエリアを印刷された透明プレートであり、参照番号26によって示される、マスク22によって覆われるエリアと、参照番号28によって示される、マスク22によって覆われないエリアとを用いて、マスク22上にパターン24が作製される。覆われたエリア26及び覆われないエリア28を有するパターン24は、第1のフォトレジスト20の一部分を放射に対して選択的に露出できるようにする。
マスク22が第1のフォトレジスト20上に配置されると、放射が与えられる。大抵の場合に、放射は紫外線の形をとる。この放射は覆われないエリア28にある第1のフォトレジスト20を露光し、結果として、覆われないエリア28を不溶性にする。ネガフォトレジストが用いられるときには逆のことが当てはまり、覆われたエリア26が不溶性になる。第1のフォトレジスト20を露光した後に、マスク22は除去される。その後、第1のフォトレジスト20は、第1のフォトレジスト20が不溶性になっていない場所にある第1のフォトレジスト20を除去する溶液を用いて洗浄することによって現像される。したがって、フォトレジストの露光及び現像によって、基板10の表面18の上に不溶性材料のパターンが残される。不溶性材料のこのパターンは、マスク22のパターン24を反映する。
フォトレジストの露光及び現像後に、図17に示されるように、基板がエッチングされる。或る深さまでのエッチングが達成されると、エッチングプロセスは中断される。例えば、エッチングプロセスは所定の時間後に終了することができる。エッチングプロセスは、厚い層16において基板10から上方に突出する第1のマイクロコンタクト部分32を残す。エッチング剤が厚い層16を侵蝕するのに応じて、エッチング剤は第1のフォトレジスト20のエッジの下の材料を除去し、それにより、第1のフォトレジスト20は、オーバーハング(overhang:突出部)30として表されるように、第1のマイクロコンタクト部分32の上面から横方向に突出できるようになる。第1のフォトレジスト20は、マスク22によって決定されるような特定の場所に残る。
厚い層16が所望の深さまでエッチングされると、フォトレジストの第2の層34(図18)が3層金属基板10上に堆積される。この場合、第2のフォトレジスト34は、厚い層16が以前にエッチングされた場所において厚い層16上に堆積される。したがって、第2のフォトレジスト34は第1のマイクロコンタクト部分32も覆う。電気泳動フォトレジストを用いる場合には、第2のフォトレジスト34は、その固有の化学的特性に起因して、第1のフォトレジスト20上には堆積しない。
次のステップにおいて、第1のフォトレジスト20及び第2のフォトレジスト34を有する基板が放射に露出され、その後、第2のフォトレジストは現像される。図19に示されるように、第1のフォトレジスト20は厚い層16の部分を越えて横方向に突出し、オーバーハング30によって表される。このオーバーハング30は、第2のフォトレジスト34が放射に露出されるのを防ぎ、それゆえ、第2のフォトレジストが現像及び除去されるのを防ぎ、第2のフォトレジスト34の部分を第1のマイクロコンタクト部分32に接着させる。このように、第1のフォトレジスト20は、第2のフォトレジスト34に対するマスクとしての役割を果たす。放射に露出された第2のフォトレジスト34を除去できるように洗浄することによって、第2のフォトレジスト34は現像される。これにより、第1のマイクロコンタクト部分32上に第2のフォトレジスト34の露出されない部分が残される。
第2のフォトレジスト34の一部分が露出及び除去されると、第2のエッチングプロセスが実行され、3層金属基板10の厚い層16の更なる部分を除去し、それにより、図20に示されるように、第1のマイクロコンタクト部分32の下に第2のマイクロコンタクト部分36を形成する。このステップ中に、第2のフォトレジスト34は、第1のマイクロコンタクト部分32に依然として接着されており、第1のマイクロコンタクト部分32が再びエッチングされないように保護する。
これらのステップを所望により何度も繰り返して、好ましいアスペクト比及びピッチを生成し、第3、第4又は第nのマイクロコンタクト部分を形成することができる。そのプロセスは、エッチストップ層14に達したときに中止することができる。最後のステップとして、第1のフォトレジスト20及び第2のフォトレジスト34を完全に剥離することができる。
これらのプロセスの結果として、図21A〜図21Dに示されるマイクロコンタクト38が形成される。これらの図は、本明細書において記述されるプロセスを用いて達成することができる種々の輪郭も示す。図21A〜図21Cを参照すると、マイクロコンタクト38は、先端領域としても知られる第1の部分32と、ベース領域とも呼ばれる第2の部分36とを有する。上記で論じられたステップにおいて用いられる第1のフォトレジストのスポットが円形であるなら、各マイクロコンタクトは一般的に、垂直方向又はZ方向に延在する中心軸51(図21A)の回りの回転体の形をとることになり、その回転体は基板の残りの部分から上方に、かつエッチストップ層14の平面に対して概ね垂直に存在する。第1の部分及び第2の部分の幅又は直径Xは、各部分内のZ方向又は高さ方向における位置とともに変化する。別の言い方をすると、第1の部分内で、X=F1(Z)であり、第2の部分内で、X=F2(Z)である。傾きすなわちdX/dZは、第1の部分と第2の部分との間の境界52において急激に変化する場合がある。各部分内で、傾きすなわちdX/dZは通常、Z方向における位置によって急激に変化することなく、それゆえ、階段状の変化の形はとらない。各部分内で、通常、傾きすなわちdX/dZはZ方向における位置とともに緩やかに変化するにすぎない。
図21Aに更に示されるように、マイクロコンタクト領域の第1の部分32の外周面44及び第2の部分38の外周面46は凹面であり、それぞれ傾きすなわちdX/dZを有するが、そのdX/dZはZ方向における位置とともに緩やかに変化するにすぎない。本明細書において説明されるマイクロコンタクトの各外周面(例えば、表面44又は表面46(図21A))に関して、「凹形」は、外周面の境界間のいずれの高さにおいても(例えば、外周面44の上側境界19とその外周面44の下側境界52との間のいずれの高さ29においても(図21E))、同じ高さ29において、その外周面が境界間に延在する一連の直線によって画定される理論的な円錐面によって包囲される直径よりも小さな直径25を包囲することを意味する。例えば、境界19と52との間の外周面44上の全ての点は、境界19、52を通って延在する一連の直線によって画定される理論的な円錐面48から内側に存在する。
特定の関数、それゆえ、マイクロコンタクトの形状は、第1のエッチングステップ及び第2のエッチングステップにおいて用いられるエッチング条件によって決定される。例えば、エッチング剤の組成及びエッチング温度を変更して、エッチング剤が金属層を侵蝕する速度を変更することができる。また、エッチング剤を金属層と接触させる技法を変更することもできる。エッチング剤は基板に向かって強制的に噴霧することができるか、又は基板をエッチング剤の中に浸漬することができる。エッチング条件は、第1の部分及び第2の部分のエッチング中に同じにすることも、異なることもできる。
図21Aに示されるマイクロコンタクトでは、第1の部分32及び第2の部分36のそれぞれの外周面44、46は凹形である。加えて、図21Aの実施形態では、第1の部分32は下方に進むに従って外側に広がる外周面44を有し、結果として、傾きすなわちdX/dZの大きさは下方に進むに従って大きくなる。第2の部分36も外側に広がる外周面46を有する。第2の部分の傾きすなわちdX/dZの大きさは境界52において最小であり、ポストのベースに向かう方向において徐々に大きくなる。境界52において傾きに大きな変化がある。第2の部分の最大幅又は直径Xは、マイクロコンタクトが層14と接合するマイクロコンタクトのベースにおいて、第1の部分の最大幅又は直径よりも著しく大きい。
図21A〜図21Dにおいて示される各実施形態では、各マイクロコンタクトの各部分の外周面は凹形である。これらの実施形態は方法によって異なる。例えば、図21Bでは、第2の部分36の最大幅は第1の部分32の最大幅よりもわずかに大きいにすぎない。また、第2の部分はポストのベースと境界52との間の場所において最小幅を有し、結果として、その幅は上方に向かって最小値まで徐々に減少し、その後、上方に向かって最小値から境界52まで徐々に増加する。そのような形状は、一般的に「冷却塔」形状と呼ばれる。図21Bのマイクロコンタクトでは、傾きすなわちdX/dZは部分間の境界52において符号を変更する。図21Cでは、第2の部分36は、マイクロコンタクトのベース付近においてその最小幅を有する。
最後に、図21Dは、3つ以上の部分を有するマイクロコンタクト38の輪郭を示す。このタイプの輪郭は、本明細書において説明されるプロセスのステップが何度も実行される場合に生じることができる。このようにして、この特定のマイクロコンタクト38は4つの部分、すなわち、第1の部分32、第2の部分36、第3の部分40及び第4の部分42を有することが明らかである。これらの4つの部分は任意の寸法を有することができ、所望により別の部分よりも太くするか、又は細くすることができる。この場合、2つ以上の境界が存在する場合がある。図21A〜図21Dは代表的な輪郭にすぎず、種々の輪郭を達成することができる。第1の部分32は先端領域と呼ぶこともでき、第4の部分42はベース領域と呼ぶこともでき、第2の部分36及び第3の部分40は中間領域と呼ぶことができる。
図21A〜図21Dにおいてそれぞれ、2つのマイクロコンタクト又はポストのみを含むアレイが示されるが、実際には、多数のポストを含むポストのアレイを形成することができる。図21A〜図21Dにおいてそれぞれ示される実施形態では、アレイ内の全てのマイクロコンタクト又はポストが単一の金属層16(図27)から形成される。各マイクロコンタクトはマイクロコンタクトのベースにおいてエッチストップ層14の一部の上に重なり、そこで、マイクロコンタクトは金属層12に接続する。後に論じられるように、エッチストップ層14は通常、マイクロコンタクト間の領域において除去され、金属層12は通常、エッチングされるか、又は別の方法で処理され、金属層はマイクロコンタクトに接続されるトレース又は他の導電性機構に変更される。しかしながら、そのベースからその先端までのマイクロコンタクトの本体は単一体であり、溶接部のような接合部はなく、全体を通じて概ね均一な組成を有する。また、層12及び14から離れたマイクロコンタクトの端部にある、マイクロコンタクトの先端表面18’は金属層16(図14)の元の先端表面18の部分であるので、これらの先端表面は概ね平坦かつ水平であり、全てのマイクロコンタクトの先端表面は互いに概ね同一平面上にある。
代替の実施形態では、第1のエッチングステップ後に選択された場所においてのみ第1のフォトレジスト20を除去するのではなく、第1のフォトレジスト20の全体を除去することができる。この場合、第2のフォトレジスト34は、基板10の表面全体にわたって堆積することができる。その後、マスク22が第2のフォトレジスト34上に配置される。マスク22は、第1のマイクロコンタクト部分32上の、以前に露出された場所のみを露出するように、正確に位置合わせされなければならない。その後、第2のフォトレジスト34は現像され、基板10上で更なるエッチングを実行することができる。
図22は、第1の実施形態を示す流れ図である。ステップ1100において開始し、基板が配設される。その後、ステップ1102において、基板上にフォトレジストnが堆積される。その後、ステップ1104において、フォトレジストn上にマスクが配置される。ステップ1106において、フォトレジストnが放射に露出される。その後、ステップ1108において、マスクが除去され、その後、ステップ1110において、選択された場所においてフォトレジストnが現像され、基板がエッチングされる。
次に、ステップ1112において、n+1として知られる別のフォトレジストが堆積される。その後、ステップ1114において、このn+1フォトレジストが放射に露出される。その後、ステップ1116において、選択された場所においてフォトレジストn+1が除去され、再び基板がエッチングされる。その後、ステップ1118において、所望のマイクロコンタクト高が達成されたか否かが評価される。所望のマイクロコンタクト高が達成されていない場合には、ステップ1120において、そのプロセスはステップ1112まで戻り、基板上に別のフォトレジストが堆積される。ステップ1122において、所望の高さが達成された場合には、ステップ1124において残りのフォトレジストが除去され、そのプロセスは終了する。
図23は、第2の実施形態を示す流れ図である。第2の実施形態のステップ1200〜1210は、第1の実施形態のステップ1100〜1110と全く同じである。しかしながら、ステップ1212において、フォトレジストnの全体が除去される。その後、ステップ1214において、フォトレジストの別の層n+1が基板上に堆積される。次に、ステップ1216において、基板上にマスクが戻されて配置される。このステップ中に、マスクがフォトレジストn上に配置されたときと概ね同じ場所にパターンが位置するように、マスクは位置合わせされなければならない。その後、ステップ1218において、フォトレジストn+1が放射に露出され、その後、マスクが除去される。
次に、ステップ1220において、フォトレジストn+1が選択的に除去され、再び基板がエッチングされる。このプロセスも、所望のマイクロコンタクト高が達成されるまで繰り返すことができる。したがって、ステップ1222において、所望のマイクロコンタクト高が達成されたか否かが評価される。ステップ1224において所望のマイクロコンタクト高が達成されていない場合には、そのプロセスはステップ1212に戻り、フォトレジストが完全に除去され、別のフォトレジストn+1が堆積され、その上でステップが継続する。しかしながら、ステップ1226において、所望の高さが達成された場合には、ステップ1228において、残りのフォトレジストが除去され、そのプロセスは終了する。
エッチストップ層14及び薄い層12は誘電体層と一体にすることができ、その際、トレースに接続されるマイクロコンタクトを有し、かつ誘電体層から突出するマイクロコンタクトを有する構成要素を設けるために、薄い層12をエッチングしてトレースを形成することができる。そのような構造は、例えば、半導体チップパッケージの1つの素子として用いることができる。例えば、2005年12月27日に出願の米国特許出願第11/318,822号を用いることができ、その開示は参照することにより本明細書の一部をなすものとする。
本明細書において説明される構造は、図24に示されるように、多層基板10の一体部分、例えば、多層基板10の最上層とすることができる。マイクロコンタクト38はダイ54にハンダ付けすることができる。ハンダ56はマイクロコンタクト38の一部の周囲に流れ出してよい。ハンダが流れ出すことによって、マイクロコンタクト38とダイ54との間に非常に良好な接触が与えられる。ハンダ56以外の他の結合プロセスを用いることもできる。マイクロコンタクト38を包囲するのはアンダーフィル58であり、ダイ54をマイクロコンタクト38及び基板10に接着するために用いられる。所望により、任意のタイプのアンダーフィル58を用いることができるか、又はアンダーフィル58を使用しないこともできる。マイクロコンタクト38の下にはトレース60及び誘電体層62がある。端子64が基板10の底部に配置される。
或るパッケージはスタックされた超小型電子チップを含む。これにより、そのパッケージが基板上で占有する表面積をスタック内のチップの全表面積よりも小さくできるようになる。本明細書において記載されるプロセスを用いて製造されるマイクロコンタクトを含むパッケージをスタックすることができる。2005年5月27日に出願の同時係属の米国特許出願第11/140,312号、及び米国特許第6,782,610号が参照され、その開示は参照することにより本明細書の一部をなすものとする。これらの開示において教示されるマイクロコンタクトエッチングステップの代わりに、本明細書において論じられたプロセスを用いることができる。
これまで3層金属基板が論じられてきたが、例えば、単一金属のような、任意の数の層を有する適切な基板を用いることができる。さらに、フォトレジストを用いる代わりに、厚い金属層をエッチングするために用いられるエッチング剤に実質的に耐える、金又は他の金属のような耐エッチング金属を用いることができる。例えば、上記で論じられた第1のフォトレジスト20の代わりに、耐エッチング金属を用いることができる。耐エッチング金属のスポットのための所望の場所に穴を有するフォトレジストのようなマスクを被着した後に、厚い層16の上にそれらのスポットをめっきすることができる。厚い層の上に耐エッチング金属をめっきした後に、厚い層をエッチングして、上記で論じられたようなマイクロコンタクトを形成する。耐エッチング金属は、マイクロコンタクトの先端上の適所に残すことができる。第2の耐エッチング材料として(上記で論じられた第2のフォトレジスト34の代わりに)耐エッチング金属が用いられる場合には、マスクを用いて、第2の耐エッチング金属の堆積をマイクロコンタクトの第1の部分32のみに制限することができ、それにより、マイクロコンタクト間のエリアには耐エッチング金属が存在しないままとなる。代替的には、第1のマイクロコンタクト部分32をエッチングする際に耐エッチング金属の第1の層全体を除去することができ、その後、耐エッチング金属の第2の層を堆積して、第1のマイクロコンタクト部分32を保護することができる。
図25を参照すると、マイクロコンタクト72を有する超小型電子ユニット70が示される。マイクロコンタクト72はエッチストップ層74を有する。マイクロコンタクト72は、トレース76に形作られた金属層から垂直に突出する。トレース76間には隙間又は空間78が存在してよい。第1の誘電体層80をトレース76に隣接してユニット70の下側に接着することができる。第1の誘電体層80内の開口部82によって、トレース76は電子的コンタクトを形成できるようになる。ユニット70の上側に第2の誘電体層84を形成することができる。
これらのプロセスから形成されるマイクロコンタクトは、約40ミクロン(μm)〜約200ミクロン(μm)の範囲に及ぶ標準的な高さを有することができる。さらに、マイクロコンタクト間の標準的なピッチは約200ミクロン(μm)未満とすることができ、好ましくは150ミクロン(μm)未満とすることができる。詳細には、図26を参照すると、先端径d及びマイクロコンタクト高hを有する2つのマイクロコンタクトが示される。ピッチPは、2つのマイクロコンタクトの縦軸間の距離によって規定される。
多くの応用形態において、特に、例えば、図27を参照しながら後に論じられるような構造において、半導体チップのコンタクトに接続されるマイクロコンタクトが用いられる場合、小さなピッチを与えることが望ましい。しかしながら、マイクロコンタクトが単一の金属層から単一のエッチングプロセスによって形成されるプロセスでは、或る最小ピッチP0未満のピッチPを生成することは一般的に実用的ではなく、その最小ピッチは直径dと高さhとの和に等しい。したがって、P0=d+hである。理論的には、最小ピッチは先端径dを小さくすることによって小さくすることができる。しかしながら、先端径をゼロ未満にすることは不可能である。さらに、多くの場合に、約20ミクロン(μm)又は30ミクロン(μm)未満まで先端径を小さくするのは望ましくない。例えば、ピンの先端とエッチング中に先端を保護するために用いられるフォトレジストのスポットとの間の接着は先端の面積に、それゆえ、先端径の二乗に比例する。それゆえ、先端径を非常に小さくすると、処理中にフォトレジストスポットが外れる可能性がある。したがって、従来のプロセスを用いるとき、非常に小さなピッチでマイクロコンタクトを形成するのは困難であった。
しかしながら、本明細書において記載されるプロセスを用いるマイクロコンタクト間のピッチはP0未満にすることができ(P<P0)、例えば、P=(0.9)P0またはそれ以下にすることができる。例えば、先端の直径dが30ミクロン(μm)であり、高さhが60ミクロン(μm)である場合には、従来のプロセスであれば90ミクロン(μm)のピッチP0を達成していた。しかしながら、本明細書において説明されるプロセスは、少なくとも2回のエッチングを用いて、約80ミクロン(μm)以下のピッチPを達成することができる。別の言い方をすると、マルチステップ(多段階)エッチングプロセスによれば、従来のエッチングプロセスでは達成不可能であるピッチ、先端径及び高さの組み合わせを用いて単一の金属層から一体の金属マイクロコンタクト又はポストを形成できるようになる。エッチングステップの数が増えると、所与の先端径及び高さの場合に達成可能な最小ピッチが小さくなる。
ここで図27を参照すると、上記で論じられたようなマイクロコンタクト38を有するパッケージ素子又はチップキャリアを用いる超小型電子パッケージ90が示される。チップキャリアは第1の誘電体層62を含み、第1の誘電体層は、ポリイミド、BT樹脂又はチップキャリアのために一般的に用いられるタイプの他の誘電体材料のような材料から形成することができる。また、チップキャリアは、マイクロコンタクト38の幾つか又は全てに接続されるトレース60も含む。トレースは端子61を組み込む。マイクロコンタクト38は、図27に示されるように上向きに、誘電体層62の第1の側から突出する。誘電体層62は開口部82を有し、端子61は開口部82を通して第1の誘電体層62の第2の表面、又は下向きの表面において露出する。キャリアはオプションの第2の誘電体層84を更に含む。
マイクロコンタクト38の先端は半導体チップ又はダイ54のような超小型電子素子のコンタクト55に結合される。例えば、マイクロコンタクトの先端は超小型電子素子のコンタクト55にハンダ結合することができる。共晶結合又は拡散結合のような他の結合プロセスを用いることもできる。結果として形成されるパッケージ化された超小型電子素子では、超小型電子素子上のコンタクト55のうちの幾つか又は全てが、マイクロコンタクト及びトレースによって端子61に接続される。パッケージ化された超小型電子素子は、端子61を回路基板上のパッド94に結合することによって、プリント回路基板のような回路パネル92に実装することができる。例えば、開口部82において、ハンダボール96を用いて、回路パネル92上のパッド94を端子61にハンダ付けすることができる。
マイクロコンタクト38と超小型電子素子のコンタクト55との間の接続は、コンタクト55が狭い間隔で配置される場合であっても、信頼性のある接続を提供することができる。上記で論じられたように、適当な先端径及び高さを有するマイクロコンタクト38を形成することができる。先端径をかなり大きくすると、各マイクロコンタクトの先端と超小型電子素子のコンタクトとの間に十分な結合面積を与えることができる。動作中に、回路パネル92に対するチップ54の熱膨張及び熱収縮の違いは、マイクロコンタクト38が曲がること、及び傾くことによって対応することができる。この動作はマイクロコンタクトの高さよって更に改善される。さらに、マイクロコンタクトは共通の金属層から形成されるので、マイクロコンタクトの高さは均一であり、極めて精密公差内にある。これは、マイクロコンタクト先端とチップ又は他の超小型電子素子のコンタクトとを係合させて、その間に強固な結合を形成するのを容易にする。
チップキャリアの構造は変更することができる。例えば、チップキャリアは1つの誘電体層のみを含むことができる。トレースは誘電体層のいずれかの側に配置することができる。代替的には、チップキャリアは多層誘電体を含むことができ、トレース、及び導電性接地面のような他の機構からなる複数の層を含むことができる。
本発明の更なる実施形態のためのプロセスは、誘電体層1510の表面のような表面1526から突出するポスト部分1550(図28)を有する構造を用いる。ポスト部分1550は、任意のプロセスによって形成することができるが、上記で論じられたのと同様のエッチングプロセスによって形成されることが望ましい。部分1550を形成した後に、金属層又は他の導電層1502がポスト部分1550の先端1533上に被着される。例えば、層1502は、部分1550を組み込む構造上に積層し、ポスト部分1550の先端に冶金学的に結合することができる。層1502は、ポスト部分1550から離れた層材料を除去するが、ポスト部分1550の上に重なる層厚の少なくとも一部を残し、これによって、ポスト部分1550と位置合わせされた更なるポスト部分1504(図29)が形成され、それにより複合マイクロコンタクトが形成されるように選択的に処理される。各マイクロコンタクトは基板に近い近位ポスト部分1550と、基板から離れた遠位ポスト部分1504とを含み、遠位部分は近位部分から垂直方向に又はz方向に突出する。層1502に対して適用される処理は、ポスト部分1550と位置合わせされた耐エッチング材料1506のスポットを用いる、上記のようなエッチングプロセスを含むことができる。層1502をエッチングする前に、誘電体封入剤1508のような保護層を被着して、ポスト部分1550を覆うことができる。それとは別に、又はそれに加えて、ポスト部分1550は、層1502をエッチングする前に、ニッケル又は金のような耐エッチング材料をめっきすることができるか、又は別の方法を用いて耐エッチング材料で覆うことができる。
部分1504上に更なる部分を形成するように、一連のポスト部分を構築するプロセスを繰り返すことができ、それにより、本質的に任意の長さのマイクロコンタクトを形成することができる。長いマイクロコンタクトは可撓性、及びポスト先端の移動性を高める。図28及び図29の層1508のように、1つ又は複数の誘電体封入剤層が、既に形成されたポスト部分の周囲の所定の位置に残される場合、その封入剤は、ポストの湾曲を実質的に制限しないように柔軟であることが望ましい。他の実施形態では、封入剤は、構成要素が使用される前に除去される。マイクロコンタクトが、上記で論じられたのに類似の誘電体基板1522及びトレース1528とともに示されるが、このプロセスを用いて、本質的に任意の構造上にマイクロコンタクトを製造することができる。
図29に示されるように、各マイクロコンタクトは水平寸法又は幅寸法xを有し、xは近位ポスト部分1550の垂直方向又はz方向の長さにわたって変化し、近位ポスト部分1550と遠位部分1504との間の接合部において、概ね階段状に急激に増加し、その後、遠位部分の垂直方向の長さに沿って変化する。垂直方向の場所とともに幅が変化する傾きも、ポスト部分間の接合部において急激に変化する。各ポスト部分内の水平寸法又は幅寸法の変化のパターンは、そのようなポスト部分をエッチングするか、又は別の方法で形成するために用いられるプロセスによる。例えば、更なる実施形態では、遠位ポスト部分1504は、上記で論じられたようなマルチステージ(多段)エッチングプロセスによって形成することができ、それにより、各遠位ポスト部分は異なる副部分(sub-portion)を含み、異なる関数が垂直方向又はz方向における幅xの変化を規定する。
参照することにより本明細書の一部をなすものとする、2004年11月10日に出願の米国特許出願第10/985,126号、2005年12月27日に出願の米国特許出願第11/318,822号、2005年12月23日に出願の米国特許出願第11/318,164号、2005年6月24日に出願の米国特許出願第11/166,982号、2005年5月27日に出願の米国特許出願第11/140,312号及び米国特許第7,176,043号も参照されたい。
本明細書において用いられるようなポストを形成するためのプロセスは、米国特許出願第11/717,587号に記述されるようなプロセスとすることができ、その特許出願は参照することにより本明細書の一部をなすものとする。
ここで図30を参照すると、図1A〜図2Aに関して上記で図示及び説明されたアセンブリの変形形態による、パッケージ化された超小型電子アセンブリ900の断面図が示されており、超小型電子素子902の前面から延在するポスト916が、多重エッチング導電性ポストを含む。
図に示されるように、この変形形態では、パッケージ化された超小型電子アセンブリ900は、図1Aに関して上記で図示及び説明されたような基板901を含む。また、そのアセンブリは下向き又はフリップチップ位置にある超小型電子素子902と、基板を超小型電子素子と接合する導電性カラム903とを含む。導電性カラム903は導電性バンプ又はポスト912を含み、そのバンプ又はポストは基板901の主面906の上方に突出し、超小型電子素子902の前面909の上方に突出する導電性バンプ又はポスト916と位置合わせされる。
超小型電子素子902は前面909を有する。超小型電子素子902は半導体チップ等であることが好ましい。例えば、超小型電子素子はベアダイとすることができる。ポスト916は、超小型電子素子902の前面909において露出するボンドパッド908から延在することができる。
図30に示されるように、導電性カラム903は導電性ポスト912及び916を導通可能に相互接続するハンダを含み、それにより、超小型電子素子902から基板901まで延在する導電性カラム903が作製される。導電性カラム903は、他の実施形態を参照しながら本明細書において開示された任意のプロセス、材料、又は材料の組み合わせによって互いに結合することができる。例えば、導電性カラム903は、ポストとカバー材料との間の共晶結合又は陽極結合によって互いに結合することができる。
ポスト912は、他の実施形態を参照しながら本明細書において開示された任意のタイプの導電性ポストを含む、任意のタイプの導電性ポストとすることができる。例えば、ポスト912は、切頭円錐を含む、任意の形状を有することができる。各導電性ポスト912のベース及び先端は概ね円形とすることができるか、又は異なる形状、例えば、楕円形を有することができる。
より具体的には、基板901から延在するポスト912は、図1A、図1C、図2及び図2Aにおいて示されるポスト108とすることができ、それぞれハンダのキャップ130を含むことができる対応するポスト110の代わりに、超小型電子素子902から延在するポスト916を用いることができる。
ポスト912をポスト916に接合する前に、ポスト912は、図5に示され、それぞれがハンダのキャップ230を含むポスト208とすることができ、対応するポスト210の代わりに、ポスト916を用いることができる。ポスト912は、図6に示され、それぞれがハンダのキャップ330を含むポスト308とすることができ、同じくそれぞれがハンダのキャップ330を含むことができる対応するポスト310の代わりに、ポスト916を用いることができる。
特定の実施形態では、ポスト912は図8に示されるポスト508とすることができ、対応するポスト510の代わりに、ポスト916を用いることができる。そのような実施形態では、ポスト912及び916は、抵抗又は反発を最小限に抑える、例えば、概ね純粋な金のような可鍛性材料から形成されることが好ましく、各ポストは、ハンダを用いることなく、変形して、対応するポストと係合するように構成される。
ポスト912は図9〜図11に示されるポスト608とすることができ、対応するポスト610の代わりに、ポスト916を用いることができる。そのような実施形態では、ポスト912及び916は銅から構成されることが好ましく、各ポストは、導電性ポスト間にハンダ又はスズのような低融解温度金属が存在することなく、対応するポストに直接融着されるように構成される。
ポスト912は図12に示される多層基板702のポスト708とすることができ、対応するポスト710の代わりに、ポスト916を用いることができる。そのような実施形態では、ポスト912は、ポストの先端にある仕上げ金属、例えば、金と、導電性パッド及びポスト内に存在する別の金属との間に形成される拡散結合等を通じて、超小型電子素子902から延在するポスト916に直接接合することができる。代替的には、ポスト912及び916は、ハンダ、スズ又は共晶組成物のような可融金属を通じて互いに接合することができ、可融金属はポスト及びパッドを濡らし、濡れた接合部又はハンダ付けされた接合部を形成する。
ポスト912は図13に示される基板806、806’から延在するポスト812及び他のポストとすることができ、対応するポスト810、810’の代わりに、ポスト916を用いることができる。そのような実施形態では、ポスト912及び916は、図13に示されるアセンブリ800、800’のようなスタック型パッケージアセンブリにおいて用いることができる。
ポスト912及び916は、図24に示される多層基板10のような多層基板とともに用いることができる。ポスト912は図24に示されるマイクロコンタクト38とすることができ、ポスト916はダイ54のような超小型電子素子又は他の構成要素から延在することができ、ポスト912は、本明細書において説明されるハンダ又は他のポスト結合プロセスを用いて、ポスト916に結合できるようになる。
ポスト912は図25に示されるマイクロコンタクト72とすることができ、ポスト912は、トレース76に形作られた金属層から垂直に突出する。
ポスト912は図27に示されるマイクロコンタクト38とすることができ、ポスト912は基板から延在し、基板は、トレース60と、開口部82と、端子61と、オプションの第2の誘電体層84とを含む。
ポスト916は多重エッチング導電性ポストである。図30に示されるように、ポスト916は、図21Bに示される二重エッチングマイクロコンタクト38と同じである。図21Bを参照しながら上記で説明されたように、各ポスト916は概ね、垂直方向又はZ方向に延在する中心軸の回りの回転体の形をとることになり、その回転体は超小型電子素子902から下方に、かつ前面909の平面に対して概ね垂直に存在する。
他の実施形態(図示せず)では、ポスト916は、例えば、図21A、図21C及び図21Dに示される多重エッチングマイクロコンタクト38を含む、任意の多重エッチング導電性ポストとすることができる。ポスト916は図30において二重エッチングされるように示されるが、ポスト916は、図21Dに示される4回エッチングのような、3回以上のエッチングを受けることもできる。
ポスト916は、図28及び図29に示される構造を有する複合マイクロコンタクトとすることができ、各ポスト916は、超小型電子素子902に近い近位ポスト部分1550と、超小型電子素子から離れた遠位ポスト部分1504とを含む。
ここで図31を参照すると、図1A〜図2Aに関して上記で図示及び説明されたアセンブリの変形形態によるパッケージ化された超小型電子アセンブリ920の断面図が示されており、基板921の上面から延在するポスト932が多重エッチング導電性ポストを含む。
図31に示されるパッケージ化された超小型電子アセンブリ920は、図30に示されるパッケージ化された超小型電子アセンブリ900と概ね同じであるが、基板921から延在するポスト932が、図21Bに示される二重エッチングマイクロコンタクト38のような多重エッチング導電性ポストであり、一方、超小型電子素子922から延在するポスト936は、他の実施形態を参照しながら本明細書において開示される任意のタイプの導電性ポストを含む、任意のタイプの導電性ポストとすることができる点が異なる。
図に示されるように、この変形形態では、パッケージ化された超小型電子アセンブリ920は、図1Aに関して上記で図示及び説明されたような基板921を含む。また、アセンブリは、下向き又はフリップチップ位置にある超小型電子素子922と、基板を超小型電子素子と接合する導電性カラム923とを含む。導電性カラム923は、基板921の主面926の上方に突出する導電性バンプ又はポスト932を含み、導電性バンプ又はポスト932は、超小型電子素子922の前面929の上方に突出する導電性バンプ又はポスト936と位置合わせされる。
図31に示されるように、導電性カラム923は、導電性ポスト932及び936を導通可能に相互接続するハンダを含み、それにより、超小型電子素子922から基板921まで延在する導電性カラム923が作製される。導電性カラム923は、他の実施形態を参照しながら本明細書において開示された任意のプロセス、材料又は材料の組み合わせによって互いに結合することができる。
ポスト932は多重エッチング導電性ポストとすることができる。図31に示されるように、ポスト932は図21Bに示される二重エッチングマイクロコンタクト38と同じである。他の実施形態(図示せず)では、ポスト932は、例えば、図21A、図21C及び図21Dに示される多重エッチングマイクロコンタクト38を含む、任意の多重エッチング導電性ポストとすることができる。ポスト932は図31において二重エッチングされるように示されるが、ポスト932は、図21Dに示される4回エッチングのような、3回以上のエッチングを受けることもできる。ポスト932は、図28及び図29に示される構造を有する複合マイクロコンタクトとすることができ、各ポスト932は、基板922に近い近位ポスト部分1550と、基板から離れた遠位ポスト部分1504とを含む。
ポスト936は、他の実施形態を参照しながら本明細書において開示された任意のタイプの導電性ポストを含む、任意のタイプの導電性ポストとすることができる。例えば、ポスト936は、切頭円錐を含む、任意の形状を有することができる。各導電性ポスト936のベース及び先端は概ね円形とすることができるか、又は異なる形状、例えば、楕円形を有することができる。
より具体的には、超小型電子素子922から延在するポスト936は、図1B、図2及び図2Aにおいて示されるポスト110とすることができ、対応するポスト108の代わりに、基板921から延在するポスト932を用いることができる。ポスト936のそれぞれはハンダのキャップ130を含むことができる。
ポスト936をポスト932に接合する前に、ポスト936は、図5に示されるポスト210とすることができ、ハンダのキャップ230を含む対応するポスト208の代わりに、ポスト932を用いることができる。ポスト936は、図6に示され、それぞれがハンダのキャップ330を含むポスト310とすることができ、同じくそれぞれがハンダのキャップ330を含むことができる対応するポスト308の代わりに、ポスト932を用いることができる。
特定の実施形態では、ポスト936は図8に示されるポスト510とすることができ、対応するポスト508の代わりに、ポスト932を用いることができる。そのような実施形態では、ポスト932及び936は、抵抗又は反発を最小限に抑える、例えば、概ね純粋な金のような可鍛性材料から形成されることが好ましく、各ポストは、ハンダを用いることなく、変形して、対応するポストと係合するように構成される。
ポスト936は図9〜図11に示されるポスト610とすることができ、対応するポスト608の代わりに、ポスト932を用いることができる。そのような実施形態では、ポスト932及び936は銅から構成されることが好ましく、各ポストは、導電性ポスト間にハンダ又はスズのような低融解温度金属が存在することなく、対応するポストに直接融着されるように構成される。
ポスト936は図13に示されるポスト810、810’とすることができ、基板806、806’から延在する対応するポストの代わりに、ポスト932を用いることができる。そのような実施形態では、ポスト932及び936は、図13に示されるアセンブリ800、800’のようなスタック型パッケージアセンブリにおいて用いることができる。
ポスト932及び936は、図24に示される多層基板10のような多層基板とともに用いることができる。ポスト932は図24に示されるマイクロコンタクト38とすることができ、ポスト936はダイ54のような超小型電子素子又は他の構成要素から延在することができ、ポスト932は、本明細書において説明されるハンダ又は他のポスト結合プロセスを用いて、ポスト936に結合できるようになる。
ここで図32を参照すると、図1A〜図2Aに関して上記で図示及び説明されたアセンブリの変形形態によるパッケージ化された超小型電子アセンブリ940の断面図が示されており、基板941の上面から延在するポスト952及び超小型電子素子942の前面から延在するポスト956が多重エッチング導電性ポストを含む。
図32に示されるパッケージ化された超小型電子アセンブリ940は、図30に示されるパッケージ化された超小型電子アセンブリ900及び図31に示されるパッケージ化された超小型電子アセンブリ920と概ね同じであるが、基板941から延在するポスト952及び超小型電子素子942から延在するポスト956がいずれも、図21Bに示される二重エッチングマイクロコンタクト38のような多重エッチング導電性ポストである点が異なる。
図に示されるように、この変形形態では、パッケージ化された超小型電子アセンブリ940は、図1Aに関して上記で図示及び説明されたような基板941を含む。また、アセンブリは、下向き又はフリップチップ位置にある超小型電子素子942と、基板を超小型電子素子と接合する導電性カラム943とを含む。導電性カラム943は、基板941の主面946の上方に突出する導電性バンプ又はポスト952を含み、導電性バンプ又はポスト952は、超小型電子素子942の前面949の上方に突出する導電性バンプ又はポスト956と位置合わせされる。
図32に示されるように、導電性カラム943は、導電性ポスト952及び956を導通可能に相互接続するハンダを含み、それにより、超小型電子素子942から基板941まで延在する導電性カラム943が作製される。導電性カラム943は、他の実施形態を参照しながら本明細書において開示された任意のプロセス、材料又は材料の組み合わせによって互いに結合することができる。
ポスト952及び956は多重エッチング導電性ポストとすることができる。図32に示されるように、ポスト952及び956は図21Bに示される二重エッチングマイクロコンタクト38と同じである。他の実施形態(図示せず)では、ポスト952及び956は、例えば、図21A、図21C及び図21Dに示される多重エッチングマイクロコンタクト38を含む、任意の多重エッチング導電性ポストとすることができる。
ポスト952及び956は図21Bに示される二重エッチングマイクロコンタクト38と同じであるように示されるが、他の実施形態(図示せず)では、ポスト952はポスト956とは異なる多重エッチング形状を有することができ、例えば、ポスト952が図21Aに示されるように形作られ、ポスト956が図21Cに示されるように形作られる場合を含み、ポスト952の形状を決定し且つポスト952の第1のエッチングステップ及び第2のエッチングステップにおいて用いられるエッチング条件によって決定される第1の関数及び第2の関数は、ポスト956の形状を決定し且つポスト956の第1のエッチングステップ及び第2のエッチングステップにおいて用いられるエッチング条件によって決定される第3の関数及び第4の関数とは異なる場合がある。
ポスト952及び956は、図32において二重エッチングされるように示されるが、ポスト952及び956は、図21Dに示される4回エッチングのような、3回以上のエッチングを受けることもできる。ポスト952及び956は、図28及び図29に示される構造を有する複合マイクロコンタクトとすることができ、各ポスト952及び956は、基板942に近い近位ポスト部分1550と、基板から離れた遠位ポスト部分1504とを含む。
より具体的には、ポスト952及び956の一方又は両方が、図1B、図1C、図5及び図6に示されるような、ハンダのキャップを含む場合がある。
図8に示される実施形態と同様に、ポスト952及び956は、抵抗又は反発を最小限に抑える、例えば、概ね純粋な金のような可鍛性材料から形成される場合があり、各ポストは、ハンダを用いることなく、変形して、対応するポストと係合するように構成される。
図9に示される実施形態と同様に、ポスト952及び956は銅から構成することができ、各ポストは、導電性ポスト間にハンダ又はスズのような低融解温度金属が存在することなく、対応するポストに直接融着されるように構成することができる。
ポスト952及び956は図13に示されるアセンブリ800、800’のようなスタック型パッケージアセンブリにおいて用いることができる。ポスト952及び956は図24に示される多層基板10のような多層基板とともに用いることもできる。
ここで図33を参照すると、図1A〜図2Aに関して上記で図示及び説明されたアセンブリの変形形態によるパッケージ化された超小型電子アセンブリ960の断面図が示されており、基板961の上面から延在するポスト972が多重エッチング導電性ポストを含む。
図33に示されるパッケージ化された超小型電子アセンブリ960は図31に示されるパッケージ化された超小型電子アセンブリ920と概ね同じであるが、超小型電子素子962から延在するポスト976が、他の実施形態を参照しながら本明細書において開示された切頭円錐ポスト又はマイクロコンタクトのいずれかのような切頭円錐形状を有する点が異なる。
図に示されるように、この変形形態では、パッケージ化された超小型電子アセンブリ960は、図1Aに関して上記で図示及び説明されたような基板961を含む。また、アセンブリは、下向き又はフリップチップ位置にある超小型電子素子962と、基板を超小型電子素子と接合する導電性カラム963とを含む。導電性カラム963は、基板961の主面966の上方に突出する導電性バンプ又はポスト972を含み、導電性バンプ又はポスト972は、超小型電子素子962の前面969の上方に突出する導電性バンプ又はポスト976と位置合わせされる。
図33に示されるように、導電性カラム963は、導電性ポスト972及び976を導通可能に相互接続するハンダを含み、それにより、超小型電子素子962から基板961まで延在する導電性カラム963が作製される。導電性カラム963は、他の実施形態を参照しながら本明細書において開示された任意のプロセス、材料又は材料の組み合わせによって互いに結合することができる。
ポスト972は多重エッチング導電性ポストとすることができる。図33に示されるように、ポスト972は図21Bに示される二重エッチングマイクロコンタクト38と同じである。他の実施形態(図示せず)では、ポスト972は、例えば、図21A、図21C及び図21Dに示される多重エッチングマイクロコンタクト38を含む、任意の多重エッチング導電性ポストとすることができる。ポスト972は、図33において二重エッチングされるように示されるが、ポスト972は、図21Dに示される4回エッチングのような、3回以上のエッチングを受けることもできる。ポスト972は、図28及び図29に示される構造を有する複合マイクロコンタクトとすることができ、各ポスト972は、基板962に近い近位ポスト部分1550と、基板から離れた遠位ポスト部分1504とを含む。
より具体的には、ポスト972及び976の一方又は両方が、図1B、図1C、図5及び図6に示されるような、ハンダのキャップを含む場合がある。
図8に示される実施形態と同様に、ポスト972及び976は、抵抗又は反発を最小限に抑える、例えば、概ね純粋な金のような可鍛性材料から形成される場合があり、各ポストは、ハンダを用いることなく、変形して、対応するポストと係合するように構成される。
図9に示される実施形態と同様に、ポスト972及び976は銅から構成することができ、各ポストは、導電性ポスト間にハンダ又はスズのような低融解温度金属が存在することなく、対応するポストに直接融着されるように構成することができる。
ポスト972及び976は図13に示されるアセンブリ800、800’のようなスタック型パッケージアセンブリにおいて用いることもできる。ポスト972及び976は図24に示される多層基板10のような多層基板とともに用いることもできる。
ここで図34を参照すると、図1A〜図2Aに関して上記で図示及び説明されたアセンブリの変形形態によるパッケージ化された超小型電子アセンブリ980の断面図が示されており、超小型電子素子982の前面から延在するポスト996が多重エッチング導電性ポストを含む。
図34に示されるパッケージ化された超小型電子アセンブリ980は図30に示されるパッケージ化された超小型電子アセンブリ900と概ね同じであるが、図30において基板901から延在するポスト912の代わりに、他の実施形態を参照しながら本明細書において開示されるボンドパッドのいずれかのような、基板981に取り付けられたボンドパッド992が用いられている点が異なる。
図に示されるように、この変形形態では、パッケージ化された超小型電子アセンブリ980は、図1Aに関して上記で図示及び説明されたような基板981を含む。また、アセンブリは、下向き又はフリップチップ位置にある超小型電子素子982と、基板を超小型電子素子と接合する導電性カラム983とを含む。導電性カラム983は、基板981の主面986に取り付けられた導電性ボンドパッド992を含み、導電性ボンドパッド992は、超小型電子素子982の前面989の上方に突出する導電性バンプ又はポスト996と位置合わせされる。
図34に示されるように、導電性カラム983は、導電性ポスト996及び導電性パッド992を導通可能に相互接続するハンダを含み、それにより、超小型電子素子982から基板981まで延在する導電性カラム983が作製される。導電性カラム983は、他の実施形態を参照しながら本明細書において開示された任意のプロセス、材料又は材料の組み合わせによって互いに結合することができる。
ポスト996は多重エッチング導電性ポストとすることができる。図34に示されるように、ポスト996は図21Bに示される二重エッチングマイクロコンタクト38と同じである。他の実施形態(図示せず)では、ポスト996は、例えば、図21A、図21C及び図21Dに示される多重エッチングマイクロコンタクト38を含む、任意の多重エッチング導電性ポストとすることができる。ポスト996は、図33において二重エッチングされるように示されるが、ポスト996は、図21Dに示される4回エッチングのような、3回以上のエッチングを受けることもできる。ポスト996は、図28及び図29に示される構造を有する複合マイクロコンタクトとすることができ、各ポスト996は、超小型電子素子981に近い近位ポスト部分1550と、超小型電子素子から離れた遠位ポスト部分1504とを含む。
より具体的には、パッド992及びポスト996の一方又は両方が、図1B、図1C、図5及び図6に示されるような、ハンダのキャップを含む場合がある。
図8に示される実施形態と同様に、パッド992及びポスト996は、抵抗又は反発を最小限に抑える、例えば、概ね純粋な金のような可鍛性材料から形成される場合があり、各ポストは、ハンダを用いることなく、変形して、対応するポストと係合するように構成される。
図9に示される実施形態と同様に、パッド992及びポスト996は銅から構成することができ、各ポストは、導電性ポスト間にハンダ又はスズのような低融解温度金属が存在することなく、対応するポストに直接融着されるように構成することができる。
パッド992及びポスト996は図13に示されるアセンブリ800、800’のようなスタック型パッケージアセンブリにおいて用いることができる。パッド992及びポスト996は図24に示される多層基板10のような多層基板とともに用いることもできる。
ここで図35を参照すると、図1A〜図2Aに関して上記で図示及び説明されたアセンブリの変形形態によるパッケージ化された超小型電子アセンブリ1000の断面図が示されており、基板1001の上面から延在するポスト1012及び超小型電子素子1002の前面から延在するポスト1016が多重エッチング導電性ポストを含む。
図35に示されるパッケージ化された超小型電子アセンブリ1000は、図32に示されるパッケージ化された超小型電子アセンブリ940と概ね同じであるが、導電性ポスト1012及び1016を導通可能に相互接続する導電性カラム1003内に含まれるハンダが、超小型電子素子1002の導電性パッド1008と接触していない点が異なる。特定の実施形態では、導電性カラム1003に含まれるハンダは、基板1001の主面1006と接触しないか、又は基板の主面1006において露出する場合があるパッドのような、そこから基板のポスト1012が延在することができるパッド(図示せず)と接触しない。
図30〜図34に示される導電性カラム903、923、943、963及び983は超小型電子素子と基板との間のスタンドオフすなわち垂直距離を長くし、それと同時に導電性カラム間の中心間水平距離すなわちピッチを短くできるようにすることによって、チップ・オン・サブストレートパッケージング用の増大した高さをもたらすことができる。基板と超小型電子素子との間の距離を長くできることによって、導電性カラムにおける応力を低減するのを助けることができ、アンダーフィル材料(例えば、図2Aを参照)を被着するのを容易にするのを助けることができ、使用されるアンダーフィルの種類を増やすのを可能にすることができる。
図30に示されるポスト912及び916、図31に示されるポスト932及び936、図32に示されるポスト952及び956、図33に示されるポスト972及び976並びに図34に示されるボンドパッド992及びポスト996は、銅、銅合金、金及びそれらの組み合わせのような、任意の導電性材料から形成することができる。図31に示されるポスト932及び936、図32に示されるポスト952及び956、図33に示されるポスト972及び976並びに図34に示されるボンドパッド992及びポスト996は、ハンダによって濡れることができる露出した金属層を含むことができる。例えば、それらのポストは銅から構成することができ、ポストの表面に金の層を有することができる。さらに、図31に示されるポスト932及び936、図32に示されるポスト952及び956、図33に示されるポスト972及び976並びに図34に示されるボンドパッド992及びポスト996は、接合されることになるハンダの融解温度よりも高い融解温度を有する少なくとも1つの金属層を含むことができる。例えば、そのような導電性ポストは、銅の層を含むか、又は全体が銅から形成されることになる。
図31に示されるポスト932及び936、図32に示されるポスト952及び956、図33に示されるポスト972及び976並びに図34に示されるポスト996の寸法は、広い範囲にわたって様々にすることができるが、大抵の場合に、基板及び超小型電子素子の前面から延在する各ポストの高さは少なくとも30ミクロン(μm)であり、最大で300ミクロン(μm)まで延在することができる。これらのポストはその直径又は幅(基板及び超小型電子素子のそれぞれの前面に対して概ね平行)よりも大きな高さ(基板及び超小型電子素子のそれぞれの前面に対して概ね垂直)を有することができる。しかしながら、高さは幅よりも小さくすることもでき、例えば、幅の少なくとも半分のサイズにすることができる。
半導体チップのような超小型電子素子を基板、例えば、チップキャリアに電気的に接続するためのプロセスは、米国特許出願第12/286,102号において更に記述することができ、その特許出願は参照することにより本明細書の一部をなすものとする。
本発明は特定の実施形態を参照しながら本明細書において説明されてきたが、これらの実施形態は本発明の原理及び応用形態を例示するにすぎないことは理解されたい。それゆえ、添付の特許請求の範囲によって規定されるような本発明の趣旨及び範囲から逸脱することなく、例示的な実施形態に数多くの変更を加えることができること、及び他の構成を考案することができることは理解されたい。
本明細書において記述される種々の従属請求項及び他の特徴は、初期の請求項において提示されるのとは異なる方法において組み合わせることができることは理解されよう。また、個々の実施形態との関連で説明された特徴は、記述される実施形態のうちの他の実施形態と共用できることも理解されよう。

Claims (47)

  1. パッケージ化された超小型電子素子であって、
    前面と、該前面から離れるように延在する複数の固体金属ポストとを有する超小型電子素子と、
    主面と、該主面において露出する複数の導電性素子とを有する基板であって、該導電性素子は前記固体金属ポストに接合される、基板と、
    を備え、
    各固体金属ポストは、前記超小型電子素子に隣接するベース領域と、前記超小型電子素子から離れた先端領域とを含み、該ベース領域及び該先端領域はそれぞれ凹形の外周面を有し、
    各固体金属ポストは水平寸法を有し、該水平寸法は、前記ベース領域内の垂直位置の第1の関数であり且つ前記先端領域内の垂直位置の第2の関数である、
    パッケージ化された超小型電子素子。
  2. 各固体金属ポストは、前記ベース領域と前記先端領域との間に位置する少なくとも1つの中間領域を更に含み、該中間領域は凹形の外周面を有し、各固体金属ポストの前記水平寸法は、前記中間領域内の垂直位置の第3の関数である、請求項1に記載のパッケージ化された超小型電子。
  3. 各固体金属ポストは、前記前面の方向における幅と、前記前面から延在する高さとを有し、前記高さは前記幅の少なくとも半分である、請求項1に記載のパッケージ化された超小型電子素子。
  4. 前記固体金属ポストは可融金属を用いて前記導電性素子に接合される、請求項1に記載のパッケージ化された超小型電子素子。
  5. 前記可融金属はハンダを含み、該ハンダは各固体金属ポストのエッジ面の少なくとも一部を覆う、請求項4に記載のパッケージ化された超小型電子素子。
  6. 前記前面に位置する複数の導電性パッドを更に備え、各固体金属ポストは、前記複数の導電性パッドの個々のパッドから延在し、前記ハンダは、前記複数の導電性パッドの少なくとも1つと接触しない、請求項5に記載のパッケージ化された超小型電子素子。
  7. 前記ハンダは、いずれの固体金属ポストの前記ベース領域とも接触しない、請求項5に記載のパッケージ化された超小型電子素子。
  8. 前記可融金属はハンダを含み、該ハンダは、各固体金属ポストの上面のみと接触する、請求項4に記載のパッケージ化された超小型電子素子。
  9. 各固体金属ポストの高さは、前記超小型電子素子の前面と、前記基板の主面との間の距離の25%〜50%である、請求項1に記載のパッケージ化された超小型電子素子。
  10. 各固体金属ポストの高さは、前記超小型電子素子の前面と、前記基板の主面との間の距離の少なくとも40%である、請求項1に記載のパッケージ化された超小型電子素子。
  11. 前記固体金属ポスト及び前記導電性素子は、互いに拡散結合される、請求項1に記載のパッケージ化された超小型電子素子。
  12. 前記第1の関数及び前記第2の関数は、著しく異なる、請求項1に記載のパッケージ化された超小型電子素子。
  13. 垂直位置に対する水平寸法の傾きは、前記固体金属ポストの前記ベース領域と前記先端領域との間の境界において急激に変化する、請求項1に記載のパッケージ化された超小型電子素子。
  14. 前記固体金属ポスト及び前記導電性素子は本質的に銅からなる、請求項1に記載のパッケージ化された超小型電子素子。
  15. 前記導電性素子は、導電性パッドを含み、該パッドは、前記固体金属ポストに接合される、請求項1に記載のパッケージ化された超小型電子素子。
  16. 前記固体金属ポストは、第1の固体金属ポストであり、前記導電性素子は、前記主面の上方に延在し且つ前記第1の固体金属ポストに接合される複数の第2の固体金属ポストを含み、前記第2の固体金属ポストは、前記基板の主面から離れた上面と、該上面から大きな角度を成して離れるように延在するエッジ面とを有する、請求項1に記載のパッケージ化された超小型電子素子。
  17. 前記第1の固体金属ポストは、可融金属を用いて前記第2の固体金属ポストに接合される、請求項16に記載のパッケージ化された超小型電子素子。
  18. 前記可融金属はハンダを含み、該ハンダは、各固体金属ポストのエッジ面の少なくとも一部を覆う、請求項17に記載のパッケージ化された超小型電子素子。
  19. 前記前面に位置する複数の導電性パッドを更に備え、各第1の固体金属ポストは、前記複数の導電性パッドの個々のパッドから延在し、前記ハンダは、前記複数の導電性パッドの少なくとも1つと接触しない、請求項18に記載のパッケージ化された超小型電子素子。
  20. 前記可融金属はハンダを含み、前記ハンダは、各固体金属ポストの上面のみと接触する、請求項17に記載のパッケージ化された超小型電子素子。
  21. 前記第1の固体金属ポスト及び前記第2の固体金属ポストは、互いに拡散結合される、請求項16に記載のパッケージ化された超小型電子素子。
  22. 各第2の固体金属ポストは、前記基板に隣接するベース領域と、前記基板から離れた先端領域とを含み、各第2の固体金属ポストの前記ベース領域及び前記先端領域はそれぞれ凹形の外周面を有し、各第2の固体金属ポストは、前記ベース領域内の垂直位置の第3の関数であり且つ前記先端領域内の垂直位置の第4の関数である水平寸法を有する、請求項16に記載のパッケージ化された超小型電子素子。
  23. 各第2の固体金属ポストは、前記主面の方向における幅と、前記主面から延在する高さとを有し、前記高さは、前記幅の少なくとも半分である、請求項22に記載のパッケージ化された超小型電子素子。
  24. 前記第1の固体金属ポストは、可融金属を用いて前記第2の固体金属ポストに接合される、請求項22に記載のパッケージ化された超小型電子素子。
  25. 前記可融金属はハンダを含み、該ハンダは、各固体金属ポストのエッジ面の少なくとも一部を覆う、請求項24に記載のパッケージ化された超小型電子素子。
  26. 前記前面に位置する複数の導電性パッドを更に備え、各第1の固体金属ポストは前記複数の導電性パッドの個々のパッドから延在し、前記ハンダは、前記複数の導電性パッドの少なくとも1つと接触しない、請求項25に記載のパッケージ化された超小型電子素子。
  27. 前記ハンダは、いずれの固体金属ポストの前記ベース領域とも接触しない、請求項25に記載のパッケージ化された超小型電子素子。
  28. 前記可融金属はハンダを含み、該ハンダは、各固体金属ポストの上面のみと接触する、請求項24に記載のパッケージ化された超小型電子素子。
  29. 前記第1の固体金属ポスト及び前記第2の固体金属ポストは、互いに拡散結合される、請求項22に記載のパッケージ化された超小型電子素子。
  30. 前記第1の関数は、前記第3の関数と同じであり、前記第2の関数は、前記第4の関数と同じである、請求項22に記載のパッケージ化された超小型電子素子。
  31. パッケージ化された超小型電子素子であって、
    前面と、該前面の上方に突出する複数の第1の固体金属ポストとを有する超小型電子素子であって、前記第1の固体金属ポストは、前記前面から離れた上面と、該前面から大きな角度を成して離れるように延在するエッジ面とを有する、超小型電子素子と、
    主面と、該主面から延在し、かつ前記第1の固体金属ポストに接合される複数の第2の固体金属ポストとを有する基板と、
    を備え、
    各第2の固体金属ポストは、前記超小型電子素子に隣接するベース領域と、前記超小型電子素子から離れた先端領域とを含み、該ベース領域及び該先端領域は、それぞれ凹形の外周面を有し、
    各第2の固体金属ポストは水平寸法を有し、該水平寸法は、前記ベース領域内の垂直位置の第1の関数であり、かつ前記先端領域内の垂直位置の第2の関数である、パッケージ化された超小型電子素子。
  32. 各第1の固体金属ポストは切頭円錐形状を有する、請求項31に記載のパッケージ化された超小型電子素子。
  33. 各第2の固体金属ポストは、前記主面の方向における幅と、前記主面から延在する高さとを有し、該高さは前記幅の少なくとも半分である、請求項31に記載のパッケージ化された超小型電子素子。
  34. 前記第1の固体金属ポストは、可融金属を用いて前記第2の固体金属ポストに接合される、請求項31に記載のパッケージ化された超小型電子素子。
  35. 前記可融金属はハンダを含み、該ハンダは、各固体金属ポストのエッジ面の少なくとも一部を覆う、請求項34に記載のパッケージ化された超小型電子素子。
  36. 前記前面に位置する複数の導電性パッドを更に備え、各第1の固体金属ポストは、前記複数の導電性パッドの個々のパッドから延在し、前記ハンダは、前記複数の導電性パッドの少なくとも1つと接触しない、請求項35に記載のパッケージ化された超小型電子素子。
  37. 前記可融金属はハンダを含み、該ハンダは、各固体金属ポストの上面のみと接触する、請求項34に記載のパッケージ化された超小型電子素子。
  38. 前記第1の固体金属ポスト及び前記第2の固体金属ポストは、互いに拡散結合される、請求項31に記載のパッケージ化された超小型電子素子。
  39. パッケージ化された超小型電子素子を組み立てる方法であって、
    (a)前面と、該前面の垂直方向上方に突出する複数の固体金属ポストとを有する超小型電子素子を配設するステップであって、各固体金属ポストは、該前面に隣接するベース領域と、該前面から離れた先端領域とを含み、該ベース領域及び該先端領域は、それぞれ凹形の外周面を有し、各固体金属ポストは水平寸法を有し、該水平寸法は、前記ベース領域内の垂直位置の第1の関数であり、かつ前記先端領域内の垂直位置の第2の関数である、配設するステップと、
    (b)前記複数の固体金属ポストを、基板の主面において露出する複数の導電性素子と少なくとも実質的に位置合わせするステップと、
    (c)前記超小型電子素子の前記固体金属ポストを、前記基板の導電性素子と接合するステップと、
    を含む、方法。
  40. 前記ステップ(c)は、可融金属を融解温度まで加熱することを含み、前記可融金属は、前記固体金属ポストのエッジ面の露出した部分に流れ出す、請求項39に記載の方法。
  41. 前記可融金属はハンダを含み、該ハンダは、各固体金属ポストのエッジ面の少なくとも一部を覆う、請求項40に記載の方法。
  42. 前記前面に位置する複数の導電性パッドを更に備え、各固体金属ポストは前記複数の導電性パッドの個々のパッドから延在し、前記ハンダは、前記複数の導電性パッドの少なくとも1つと接触しない、請求項41に記載の方法。
  43. 前記ハンダは、任意の固体金属ポストの前記ベース領域と接触しない、請求項41に記載の方法。
  44. 前記可融金属はハンダを含み、該ハンダは、各固体金属ポストの上面のみと接触する、請求項40に記載の方法。
  45. 各固体金属ポストの高さは、前記超小型電子素子の前面と、前記基板の主面との間の距離の25%〜50%である、請求項39に記載の方法。
  46. 各固体金属ポストの高さは、前記超小型電子素子の前面と、前記基板の主面との間の距離の少なくとも40%である、請求項39に記載の方法。
  47. パッシベーション層及びアンダーバンプメタライゼーション層が、前記超小型電子素子上に堆積される、請求項39に記載の方法。
JP2013518822A 2010-07-08 2011-07-07 2重エッチングフリップチップコネクタ又は多重エッチングフリップチップコネクタを有する超小型電子パッケージ及び対応する製造方法 Pending JP2013534060A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/832,376 2010-07-08
US12/832,376 US8330272B2 (en) 2010-07-08 2010-07-08 Microelectronic packages with dual or multiple-etched flip-chip connectors
PCT/US2011/043152 WO2012006403A1 (en) 2010-07-08 2011-07-07 Microelectronic package with dual or multiple - etched flip -chip connectors and corresponding manufacturing method

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2016193838A Division JP2017022408A (ja) 2010-07-08 2016-09-30 2重エッチングフリップチップコネクタ又は多重エッチングフリップチップコネクタを有する超小型電子パッケージ及び対応する製造方法

Publications (2)

Publication Number Publication Date
JP2013534060A true JP2013534060A (ja) 2013-08-29
JP2013534060A5 JP2013534060A5 (ja) 2014-08-21

Family

ID=44513123

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2013518822A Pending JP2013534060A (ja) 2010-07-08 2011-07-07 2重エッチングフリップチップコネクタ又は多重エッチングフリップチップコネクタを有する超小型電子パッケージ及び対応する製造方法
JP2016193838A Pending JP2017022408A (ja) 2010-07-08 2016-09-30 2重エッチングフリップチップコネクタ又は多重エッチングフリップチップコネクタを有する超小型電子パッケージ及び対応する製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2016193838A Pending JP2017022408A (ja) 2010-07-08 2016-09-30 2重エッチングフリップチップコネクタ又は多重エッチングフリップチップコネクタを有する超小型電子パッケージ及び対応する製造方法

Country Status (7)

Country Link
US (2) US8330272B2 (ja)
EP (1) EP2591501A1 (ja)
JP (2) JP2013534060A (ja)
KR (1) KR101865234B1 (ja)
CN (1) CN103201835A (ja)
TW (1) TWI456717B (ja)
WO (1) WO2012006403A1 (ja)

Families Citing this family (93)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006052616A1 (en) 2004-11-03 2006-05-18 Tessera, Inc. Stacked packaging improvements
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
WO2009045371A2 (en) 2007-09-28 2009-04-09 Tessera, Inc. Flip chip interconnection with double post
KR101572600B1 (ko) 2007-10-10 2015-11-27 테세라, 인코포레이티드 다층 배선 요소와 마이크로전자 요소가 실장된 어셈블리
JP2010161136A (ja) * 2009-01-07 2010-07-22 Panasonic Corp 半導体装置及びその製造方法
US8330272B2 (en) * 2010-07-08 2012-12-11 Tessera, Inc. Microelectronic packages with dual or multiple-etched flip-chip connectors
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8580607B2 (en) 2010-07-27 2013-11-12 Tessera, Inc. Microelectronic packages with nanoparticle joining
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
US8742541B2 (en) 2010-12-09 2014-06-03 Tessera, Inc. High density three-dimensional integrated capacitors
US8502340B2 (en) 2010-12-09 2013-08-06 Tessera, Inc. High density three-dimensional integrated capacitors
US8853558B2 (en) 2010-12-10 2014-10-07 Tessera, Inc. Interconnect structure
US20120146206A1 (en) * 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US8836136B2 (en) 2011-10-17 2014-09-16 Invensas Corporation Package-on-package assembly with wire bond vias
US8952529B2 (en) 2011-11-22 2015-02-10 Stats Chippac, Ltd. Semiconductor device with conductive layer over substrate with vents to channel bump material and reduce interconnect voids
JP2013115214A (ja) * 2011-11-28 2013-06-10 Shinko Electric Ind Co Ltd 半導体装置、半導体素子、及び半導体装置の製造方法
US8653658B2 (en) * 2011-11-30 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Planarized bumps for underfill control
US9659893B2 (en) 2011-12-21 2017-05-23 Mediatek Inc. Semiconductor package
US8633588B2 (en) * 2011-12-21 2014-01-21 Mediatek Inc. Semiconductor package
TWI467718B (zh) * 2011-12-30 2015-01-01 Ind Tech Res Inst 凸塊結構以及電子封裝接點結構及其製造方法
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9553040B2 (en) 2012-03-27 2017-01-24 Mediatek Inc. Semiconductor package
US20130256895A1 (en) * 2012-03-30 2013-10-03 Michael Su Stacked semiconductor components with universal interconnect footprint
US9299674B2 (en) 2012-04-18 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace interconnect
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9111817B2 (en) 2012-09-18 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structure and method of forming same
CN202816916U (zh) * 2012-10-10 2013-03-20 矽力杰半导体技术(杭州)有限公司 一种倒装封装装置
US9385098B2 (en) * 2012-11-21 2016-07-05 Nvidia Corporation Variable-size solder bump structures for integrated circuit packaging
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
CN103904050B (zh) * 2012-12-28 2017-04-19 碁鼎科技秦皇岛有限公司 封装基板、封装基板制作方法及封装结构
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
TWI490962B (zh) * 2013-02-07 2015-07-01 Univ Nat Chiao Tung 電性連接結構及其製備方法
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US10074581B2 (en) * 2013-08-30 2018-09-11 Mediatek Inc. Chip package having a patterned conducting plate and a conducting pad with a recess
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9418928B2 (en) 2014-01-06 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Protrusion bump pads for bond-on-trace processing
US9508637B2 (en) 2014-01-06 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Protrusion bump pads for bond-on-trace processing
US9275967B2 (en) 2014-01-06 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Protrusion bump pads for bond-on-trace processing
US9305890B2 (en) * 2014-01-15 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Package having substrate with embedded metal trace overlapped by landing pad
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US10090267B2 (en) * 2014-03-13 2018-10-02 Taiwan Semiconductor Manufacturing Co., Ltd Bump structure and method for forming the same
US9356009B2 (en) * 2014-05-27 2016-05-31 Micron Technology, Inc. Interconnect structure with redundant electrical connectors and associated systems and methods
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
TWI533771B (zh) * 2014-07-17 2016-05-11 矽品精密工業股份有限公司 無核心層封裝基板及其製法
CN104217969B (zh) * 2014-08-28 2017-12-19 通富微电子股份有限公司 半导体器件封装方法
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
TWI550803B (zh) * 2015-02-17 2016-09-21 南茂科技股份有限公司 封裝半導體裝置
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9859159B2 (en) * 2015-03-10 2018-01-02 Unimicron Technology Corp. Interconnection structure and manufacturing method thereof
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US20160343646A1 (en) * 2015-05-21 2016-11-24 Qualcomm Incorporated High aspect ratio interconnect for wafer level package (wlp) and integrated circuit (ic) package
KR101672640B1 (ko) * 2015-06-23 2016-11-03 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9633971B2 (en) 2015-07-10 2017-04-25 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
TWI621378B (zh) 2015-07-29 2018-04-11 乾坤科技股份有限公司 具有電磁屏蔽結構的電子模組及其製造方法
CN106409793B (zh) * 2015-07-29 2019-11-26 乾坤科技股份有限公司 具有电磁屏蔽结构的电子模组及其制造方法
WO2017049587A1 (en) 2015-09-25 2017-03-30 Intel Corporation Packaged integrated circuit device with recess structure
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
CN106057685A (zh) * 2016-07-28 2016-10-26 合肥矽迈微电子科技有限公司 封装方法及倒装芯片封装结构
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US11574885B2 (en) 2017-09-19 2023-02-07 Google Llc Pillars as stops for precise chip-to-chip separation
JP7240909B2 (ja) * 2019-03-13 2023-03-16 新光電気工業株式会社 配線基板及びその製造方法
TWI725452B (zh) * 2019-06-20 2021-04-21 矽品精密工業股份有限公司 電子封裝件及其製法
JP2021044278A (ja) * 2019-09-06 2021-03-18 キオクシア株式会社 半導体装置
US11094659B2 (en) * 2019-09-30 2021-08-17 Texas Instruments Incorporated Microelectronic device with pillars having flared ends
US11676932B2 (en) * 2019-12-31 2023-06-13 Micron Technology, Inc. Semiconductor interconnect structures with narrowed portions, and associated systems and methods
TWI808835B (zh) * 2022-07-20 2023-07-11 強茂股份有限公司 晶圓級晶片尺寸封裝件及方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04151843A (ja) * 1990-10-16 1992-05-25 Casio Comput Co Ltd Icチップのボンディング方法
JPH10125734A (ja) * 1996-10-24 1998-05-15 Matsushita Electric Ind Co Ltd 半導体ユニットおよびその製造方法
JP2000332423A (ja) * 1999-05-21 2000-11-30 North:Kk 配線基板とその製造方法
JP2002289768A (ja) * 2000-07-17 2002-10-04 Rohm Co Ltd 半導体装置およびその製法
JP2005026645A (ja) * 2002-10-15 2005-01-27 Shinko Electric Ind Co Ltd 回路基板及びその製造方法
JP2007335464A (ja) * 2006-06-12 2007-12-27 Nec Corp 金属ポストを有する配線基板、半導体装置、半導体装置モジュール及びそれらの製造方法
JP2009055014A (ja) * 2007-07-31 2009-03-12 Seiko Epson Corp 基板及びその製造方法、並びに半導体装置及びその製造方法
JP2010521587A (ja) * 2007-03-13 2010-06-24 テッセラ,インコーポレイテッド 微細ピッチのマイクロ接点及びその成形方法

Family Cites Families (205)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1443904A (en) 1921-09-19 1923-01-30 Joseph H Hinkson Occupant-propelled vehicle
US3214827A (en) 1962-12-10 1965-11-02 Sperry Rand Corp Electrical circuitry fabrication
US3775844A (en) 1970-06-25 1973-12-04 Bunker Ramo Method of fabricating a multiwafer electrical circuit structure
US3766439A (en) 1972-01-12 1973-10-16 Gen Electric Electronic module using flexible printed circuit board with heat sink means
US3873889A (en) 1973-08-08 1975-03-25 Sperry Rand Corp Indicator module and method of manufacturing same
US4225900A (en) 1978-10-25 1980-09-30 Raytheon Company Integrated circuit device package interconnect means
US4567543A (en) 1983-02-15 1986-01-28 Motorola, Inc. Double-sided flexible electronic circuit module
US4576543A (en) 1983-11-07 1986-03-18 Kmw Products Limited Knock-down construction for front end loader
US5220488A (en) 1985-09-04 1993-06-15 Ufe Incorporated Injection molded printed circuits
US4924353A (en) 1985-12-20 1990-05-08 Hughes Aircraft Company Connector system for coupling to an integrated circuit chip
US4716049A (en) 1985-12-20 1987-12-29 Hughes Aircraft Company Compressive pedestal for microminiature connections
US4695870A (en) 1986-03-27 1987-09-22 Hughes Aircraft Company Inverted chip carrier
JPS6397941A (ja) 1986-10-14 1988-04-28 Fuji Photo Film Co Ltd 感光材料
KR970003915B1 (ko) 1987-06-24 1997-03-22 미다 가쓰시게 반도체 기억장치 및 그것을 사용한 반도체 메모리 모듈
US5138438A (en) 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
US4781601A (en) 1987-07-06 1988-11-01 Motorola, Inc. Header for an electronic circuit
US4804132A (en) 1987-08-28 1989-02-14 Difrancesco Louis Method for cold bonding
US5198888A (en) 1987-12-28 1993-03-30 Hitachi, Ltd. Semiconductor stacked device
US5028986A (en) 1987-12-28 1991-07-02 Hitachi, Ltd. Semiconductor device and semiconductor module with a plurality of stacked semiconductor devices
US4991290A (en) 1988-07-21 1991-02-12 Microelectronics And Computer Technology Flexible electrical interconnect and method of making
JPH02174255A (ja) 1988-12-27 1990-07-05 Mitsubishi Electric Corp 半導体集積回路装置
US5068714A (en) 1989-04-05 1991-11-26 Robert Bosch Gmbh Method of electrically and mechanically connecting a semiconductor to a substrate using an electrically conductive tacky adhesive and the device so made
US5077598A (en) 1989-11-08 1991-12-31 Hewlett-Packard Company Strain relief flip-chip integrated circuit assembly with test fixturing
CA2034700A1 (en) 1990-01-23 1991-07-24 Masanori Nishiguchi Substrate for packaging a semiconductor device
AU645283B2 (en) 1990-01-23 1994-01-13 Sumitomo Electric Industries, Ltd. Substrate for packaging a semiconductor device
US5083697A (en) 1990-02-14 1992-01-28 Difrancesco Louis Particle-enhanced joining of metal surfaces
US4975079A (en) 1990-02-23 1990-12-04 International Business Machines Corp. Connector assembly for chip testing
US5046238A (en) 1990-03-15 1991-09-10 Rogers Corporation Method of manufacturing a multilayer circuit board
US5345205A (en) 1990-04-05 1994-09-06 General Electric Company Compact high density interconnected microwave system
US5220448A (en) 1990-04-09 1993-06-15 Ascom Tech Ag Bit and frame synchronization unit for an access node of optical transmission equipment
US5679977A (en) 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5148266A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5117282A (en) 1990-10-29 1992-05-26 Harris Corporation Stacked configuration for integrated circuit devices
US5172303A (en) 1990-11-23 1992-12-15 Motorola, Inc. Electronic component assembly
US5116459A (en) 1991-03-06 1992-05-26 International Business Machines Corporation Processes for electrically conductive decals filled with organic insulator material
JPH0513967A (ja) 1991-07-03 1993-01-22 Mitsubishi Electric Corp 半導体記憶制御装置及びその高密度実装方法
JPH06510122A (ja) 1991-08-23 1994-11-10 エヌチップ インコーポレイテッド パッケージされていない集積回路のバーン・イン技術
US5397916A (en) 1991-12-10 1995-03-14 Normington; Peter J. C. Semiconductor device including stacked die
US5281852A (en) 1991-12-10 1994-01-25 Normington Peter J C Semiconductor device including stacked die
US5224023A (en) 1992-02-10 1993-06-29 Smith Gary W Foldable electronic assembly module
US5222014A (en) 1992-03-02 1993-06-22 Motorola, Inc. Three-dimensional multi-chip pad array carrier
JP2894071B2 (ja) 1992-03-09 1999-05-24 株式会社日立製作所 半導体装置
US5422435A (en) 1992-05-22 1995-06-06 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
US5247423A (en) 1992-05-26 1993-09-21 Motorola, Inc. Stacking three dimensional leadless multi-chip module and method for making the same
US5820770A (en) 1992-07-21 1998-10-13 Seagate Technology, Inc. Thin film magnetic head including vias formed in alumina layer and process for making the same
US5915752A (en) 1992-07-24 1999-06-29 Tessera, Inc. Method of making connections to a semiconductor chip assembly
US6054756A (en) 1992-07-24 2000-04-25 Tessera, Inc. Connection components with frangible leads and bus
DE69330450T2 (de) 1992-08-05 2001-11-08 Fujitsu Ltd Dreidimensionaler Multichipmodul
US5324892A (en) 1992-08-07 1994-06-28 International Business Machines Corporation Method of fabricating an electronic interconnection
JP3105089B2 (ja) 1992-09-11 2000-10-30 株式会社東芝 半導体装置
JP2716336B2 (ja) 1993-03-10 1998-02-18 日本電気株式会社 集積回路装置
US5455740A (en) 1994-03-07 1995-10-03 Staktek Corporation Bus communication system for stacked high density integrated circuit packages
US5811982A (en) 1995-11-27 1998-09-22 International Business Machines Corporation High density cantilevered probe for electronic devices
US5398863A (en) 1993-07-23 1995-03-21 Tessera, Inc. Shaped lead structure and method
US5390844A (en) 1993-07-23 1995-02-21 Tessera, Inc. Semiconductor inner lead bonding tool
US5397921A (en) 1993-09-03 1995-03-14 Advanced Semiconductor Assembly Technology Tab grid array
US5454160A (en) 1993-12-03 1995-10-03 Ncr Corporation Apparatus and method for stacking integrated circuit devices
US5455390A (en) 1994-02-01 1995-10-03 Tessera, Inc. Microelectronics unit mounting with multiple lead bonding
US5448511A (en) 1994-06-01 1995-09-05 Storage Technology Corporation Memory stack with an integrated interconnect and mounting structure
US5615824A (en) 1994-06-07 1997-04-01 Tessera, Inc. Soldering with resilient contacts
US5802699A (en) 1994-06-07 1998-09-08 Tessera, Inc. Methods of assembling microelectronic assembly with socket for engaging bump leads
US5798286A (en) 1995-09-22 1998-08-25 Tessera, Inc. Connecting multiple microelectronic elements with lead deformation
US5989936A (en) 1994-07-07 1999-11-23 Tessera, Inc. Microelectronic assembly fabrication with terminal formation from a conductive layer
US6177636B1 (en) 1994-12-29 2001-01-23 Tessera, Inc. Connection components with posts
US5518964A (en) 1994-07-07 1996-05-21 Tessera, Inc. Microelectronic mounting with multiple lead deformation and bonding
US5656550A (en) 1994-08-24 1997-08-12 Fujitsu Limited Method of producing a semicondutor device having a lead portion with outer connecting terminal
US5491302A (en) 1994-09-19 1996-02-13 Tessera, Inc. Microelectronic bonding with lead motion
US5659952A (en) 1994-09-20 1997-08-26 Tessera, Inc. Method of fabricating compliant interface for semiconductor chip
JP2570628B2 (ja) 1994-09-21 1997-01-08 日本電気株式会社 半導体パッケージおよびその製造方法
US5587342A (en) 1995-04-03 1996-12-24 Motorola, Inc. Method of forming an electrical interconnect
JP2606177B2 (ja) 1995-04-26 1997-04-30 日本電気株式会社 印刷配線板
US5985692A (en) 1995-06-07 1999-11-16 Microunit Systems Engineering, Inc. Process for flip-chip bonding a semiconductor die having gold bump electrodes
JPH0997791A (ja) 1995-09-27 1997-04-08 Internatl Business Mach Corp <Ibm> バンプ構造、バンプの形成方法、実装接続体
US5777379A (en) 1995-08-18 1998-07-07 Tessera, Inc. Semiconductor assemblies with reinforced peripheral regions
JP3549294B2 (ja) 1995-08-23 2004-08-04 新光電気工業株式会社 半導体装置及びその実装構造
US5810609A (en) 1995-08-28 1998-09-22 Tessera, Inc. Socket for engaging bump leads on a microelectronic device and methods therefor
US5861666A (en) 1995-08-30 1999-01-19 Tessera, Inc. Stacked chip assembly
US5674785A (en) 1995-11-27 1997-10-07 Micron Technology, Inc. Method of producing a single piece package for semiconductor die
US5646446A (en) 1995-12-22 1997-07-08 Fairchild Space And Defense Corporation Three-dimensional flexible assembly of integrated circuits
US5731709A (en) 1996-01-26 1998-03-24 Motorola, Inc. Method for testing a ball grid array semiconductor device and a device for such testing
US6001671A (en) 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
US5789815A (en) 1996-04-23 1998-08-04 Motorola, Inc. Three dimensional semiconductor package having flexible appendages
US5689091A (en) 1996-09-19 1997-11-18 Vlsi Technology, Inc. Multi-layer substrate structure
US5762845A (en) 1996-11-19 1998-06-09 Packard Hughes Interconnect Company Method of making circuit with conductive and non-conductive raised features
US5929521A (en) 1997-03-26 1999-07-27 Micron Technology, Inc. Projected contact structure for bumped semiconductor device and resulting articles and assemblies
JPH1140694A (ja) 1997-07-16 1999-02-12 Oki Electric Ind Co Ltd 半導体パッケージおよび半導体装置とその製造方法
US6335571B1 (en) 1997-07-21 2002-01-01 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
EP1030369B1 (en) 1997-08-19 2007-12-12 Hitachi, Ltd. Multichip module structure and method for manufacturing the same
CA2213590C (en) 1997-08-21 2006-11-07 Keith C. Carroll Flexible circuit connector and method of making same
JP3937265B2 (ja) 1997-09-29 2007-06-27 エルピーダメモリ株式会社 半導体装置
US6217972B1 (en) 1997-10-17 2001-04-17 Tessera, Inc. Enhancements in framed sheet processing
US6222136B1 (en) 1997-11-12 2001-04-24 International Business Machines Corporation Printed circuit board with continuous connective bumps
JPH11163022A (ja) 1997-11-28 1999-06-18 Sony Corp 半導体装置、その製造方法及び電子機器
US6052287A (en) 1997-12-09 2000-04-18 Sandia Corporation Silicon ball grid array chip carrier
US5973391A (en) 1997-12-11 1999-10-26 Read-Rite Corporation Interposer with embedded circuitry and method for using the same to package microelectronic units
US6329594B1 (en) 1998-01-16 2001-12-11 Bae Systems Information And Electronic Systems Integration, Inc. Integrated circuit package
US5956234A (en) 1998-01-20 1999-09-21 Integrated Device Technology, Inc. Method and structure for a surface mountable rigid-flex printed circuit board
US6061245A (en) 1998-01-22 2000-05-09 International Business Machines Corporation Free standing, three dimensional, multi-chip, carrier package with air flow baffle
US6235996B1 (en) 1998-01-28 2001-05-22 International Business Machines Corporation Interconnection structure and process module assembly and rework
US6300679B1 (en) 1998-06-01 2001-10-09 Semiconductor Components Industries, Llc Flexible substrate for packaging a semiconductor component
US6414391B1 (en) 1998-06-30 2002-07-02 Micron Technology, Inc. Module assembly for stacked BGA packages with a common bus bar in the assembly
US5854507A (en) 1998-07-21 1998-12-29 Hewlett-Packard Company Multiple chip assembly
US6515355B1 (en) 1998-09-02 2003-02-04 Micron Technology, Inc. Passivation layer for packaged integrated circuits
JP3407275B2 (ja) 1998-10-28 2003-05-19 インターナショナル・ビジネス・マシーンズ・コーポレーション バンプ及びその形成方法
US6332270B2 (en) 1998-11-23 2001-12-25 International Business Machines Corporation Method of making high density integral test probe
JP3137186B2 (ja) 1999-02-05 2001-02-19 インターナショナル・ビジネス・マシーンズ・コーポレ−ション 層間接続構造体、多層配線基板およびそれらの形成方法
US6965166B2 (en) 1999-02-24 2005-11-15 Rohm Co., Ltd. Semiconductor device of chip-on-chip structure
US6980017B1 (en) 1999-03-10 2005-12-27 Micron Technology, Inc. Test interconnect for bumped semiconductor components and method of fabrication
JP2000277649A (ja) 1999-03-26 2000-10-06 Matsushita Electric Works Ltd 半導体装置及びその製造方法
US6177729B1 (en) 1999-04-03 2001-01-23 International Business Machines Corporation Rolling ball connector
JP3446825B2 (ja) 1999-04-06 2003-09-16 沖電気工業株式会社 半導体装置およびその製造方法
US6225206B1 (en) * 1999-05-10 2001-05-01 International Business Machines Corporation Flip chip C4 extension structure and process
US6258625B1 (en) 1999-05-18 2001-07-10 International Business Machines Corporation Method of interconnecting electronic components using a plurality of conductive studs
US6782610B1 (en) 1999-05-21 2004-08-31 North Corporation Method for fabricating a wiring substrate by electroplating a wiring film on a metal base
JP3973340B2 (ja) 1999-10-05 2007-09-12 Necエレクトロニクス株式会社 半導体装置、配線基板、及び、それらの製造方法
JP2001118872A (ja) 1999-10-18 2001-04-27 Daiwa Kogyo:Kk バンプの形成方法
US6869750B2 (en) 1999-10-28 2005-03-22 Fujitsu Limited Structure and method for forming a multilayered structure
US6882045B2 (en) 1999-10-28 2005-04-19 Thomas J. Massingill Multi-chip module and method for forming and method for deplating defective capacitors
US6362525B1 (en) 1999-11-09 2002-03-26 Cypress Semiconductor Corp. Circuit structure including a passive element formed within a grid array substrate and method for making the same
US6534861B1 (en) 1999-11-15 2003-03-18 Substrate Technologies Incorporated Ball grid substrate for lead-on-chip semiconductor package
US6322903B1 (en) 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
US6216941B1 (en) 2000-01-06 2001-04-17 Trw Inc. Method for forming high frequency connections to high temperature superconductor circuits and other fragile materials
JP2001196381A (ja) 2000-01-12 2001-07-19 Toyo Kohan Co Ltd 半導体装置、半導体上の回路形成に用いる金属積層板、および回路形成方法
JP3865989B2 (ja) 2000-01-13 2007-01-10 新光電気工業株式会社 多層配線基板、配線基板、多層配線基板の製造方法、配線基板の製造方法、及び半導体装置
US20030001286A1 (en) 2000-01-28 2003-01-02 Ryoichi Kajiwara Semiconductor package and flip chip bonding method therein
JP3752949B2 (ja) 2000-02-28 2006-03-08 日立化成工業株式会社 配線基板及び半導体装置
WO2001068311A1 (en) 2000-03-10 2001-09-20 Chippac, Inc. Flip chip interconnection structure
JP2001308095A (ja) 2000-04-19 2001-11-02 Toyo Kohan Co Ltd 半導体装置およびその製造方法
US6578754B1 (en) 2000-04-27 2003-06-17 Advanpack Solutions Pte. Ltd. Pillar connections for semiconductor chips and method of manufacture
US6522018B1 (en) 2000-05-16 2003-02-18 Micron Technology, Inc. Ball grid array chip packages having improved testing and stacking characteristics
US6647310B1 (en) 2000-05-30 2003-11-11 Advanced Micro Devices, Inc. Temperature control of an integrated circuit
US6560117B2 (en) 2000-06-28 2003-05-06 Micron Technology, Inc. Packaged microelectronic die assemblies and methods of manufacture
US6592109B2 (en) 2000-07-31 2003-07-15 Toyo Tire & Rubber Co., Ltd. Liquid sealing type body mount
US6462575B1 (en) 2000-08-28 2002-10-08 Micron Technology, Inc. Method and system for wafer level testing and burning-in semiconductor components
JP3874062B2 (ja) 2000-09-05 2007-01-31 セイコーエプソン株式会社 半導体装置
JP3735526B2 (ja) 2000-10-04 2006-01-18 日本電気株式会社 半導体装置及びその製造方法
JP2002124548A (ja) 2000-10-17 2002-04-26 Hitachi Cable Ltd テープキャリア及びそれを用いた半導体装置
JP2002151551A (ja) 2000-11-10 2002-05-24 Hitachi Ltd フリップチップ実装構造、その実装構造を有する半導体装置及び実装方法
US6555906B2 (en) 2000-12-15 2003-04-29 Intel Corporation Microelectronic package having a bumpless laminated interconnection layer
US6734539B2 (en) 2000-12-27 2004-05-11 Lucent Technologies Inc. Stacked module package
US6800169B2 (en) 2001-01-08 2004-10-05 Fujitsu Limited Method for joining conductive structures and an electrical conductive article
US6388322B1 (en) 2001-01-17 2002-05-14 Aralight, Inc. Article comprising a mechanically compliant bump
US6648213B1 (en) 2001-03-05 2003-11-18 Saturn Electronics & Engineering, Inc. Manufacturing method for attaching components to a substrate
TWI313507B (en) 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US20050097727A1 (en) 2001-03-28 2005-05-12 Tomoo Iijima Multi-layer wiring board, method for producing multi-layer wiring board, polishing machine for multi-layer wiring board, and metal sheet for producing wiring board
JP2002313996A (ja) 2001-04-18 2002-10-25 Toshiba Chem Corp 半導体パッケージ用基板およびその製造方法
JP2003007768A (ja) 2001-06-25 2003-01-10 Sumitomo Metal Mining Co Ltd 層間接続材、その製造方法及び使用方法
JP4663165B2 (ja) * 2001-06-27 2011-03-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US6550666B2 (en) 2001-08-21 2003-04-22 Advanpack Solutions Pte Ltd Method for forming a flip chip on leadframe semiconductor package
US6992379B2 (en) 2001-09-05 2006-01-31 International Business Machines Corporation Electronic package having a thermal stretching layer
US6767819B2 (en) 2001-09-12 2004-07-27 Dow Corning Corporation Apparatus with compliant electrical terminals, and methods for forming same
JP2005506690A (ja) 2001-10-09 2005-03-03 テッセラ,インコーポレイテッド 積層パッケージ
US6977440B2 (en) 2001-10-09 2005-12-20 Tessera, Inc. Stacked packages
JP3583396B2 (ja) 2001-10-31 2004-11-04 富士通株式会社 半導体装置の製造方法、薄膜多層基板及びその製造方法
JP3875077B2 (ja) 2001-11-16 2007-01-31 富士通株式会社 電子デバイス及びデバイス接続方法
TWI245402B (en) 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
SG115456A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Semiconductor die packages with recessed interconnecting structures and methods for assembling the same
TWI284973B (en) 2002-04-03 2007-08-01 Advanced Semiconductor Eng Flip-chip joint structure, and fabricating process thereof
US6744142B2 (en) 2002-06-19 2004-06-01 National Central University Flip chip interconnection structure and process of making the same
US6803303B1 (en) 2002-07-11 2004-10-12 Micron Technology, Inc. Method of fabricating semiconductor component having encapsulated, bonded, interconnect contacts
US7087458B2 (en) 2002-10-30 2006-08-08 Advanpack Solutions Pte. Ltd. Method for fabricating a flip chip package with pillar bump and no flow underfill
TW200423344A (en) 2002-12-31 2004-11-01 Texas Instruments Inc Composite metal column for mounting semiconductor device
JP2004221450A (ja) 2003-01-17 2004-08-05 Toppan Printing Co Ltd プリント配線板およびその製造方法
JP4534984B2 (ja) 2003-01-17 2010-09-01 凸版印刷株式会社 金属フォトエッチング製品の製造方法
TW200507218A (en) 2003-03-31 2005-02-16 North Corp Layout circuit substrate, manufacturing method of layout circuit substrate, and circuit module
JP4036786B2 (ja) 2003-04-24 2008-01-23 唯知 須賀 電子部品実装方法
TWI234252B (en) 2003-05-13 2005-06-11 Siliconware Precision Industries Co Ltd Flash-preventing window ball grid array semiconductor package and chip carrier and method for fabricating the same
JP4389471B2 (ja) 2003-05-19 2009-12-24 パナソニック株式会社 電子回路の接続構造とその接続方法
JP4104490B2 (ja) 2003-05-21 2008-06-18 オリンパス株式会社 半導体装置の製造方法
US6888255B2 (en) 2003-05-30 2005-05-03 Texas Instruments Incorporated Built-up bump pad structure and method for same
US7005241B2 (en) 2003-06-09 2006-02-28 Shinko Electric Industries Co., Ltd. Process for making circuit board or lead frame
US20050124091A1 (en) 2003-06-09 2005-06-09 Shinko Electric Industries Co., Ltd. Process for making circuit board or lead frame
JP4056001B2 (ja) 2003-07-11 2008-03-05 テセラ・インターコネクト・マテリアルズ,インコーポレイテッド 配線回路基板の製造方法
JP2005077955A (ja) 2003-09-02 2005-03-24 Sanyo Electric Co Ltd エッチング方法およびそれを用いた回路装置の製造方法
US7495179B2 (en) 2003-10-06 2009-02-24 Tessera, Inc. Components with posts and pads
US7462936B2 (en) 2003-10-06 2008-12-09 Tessera, Inc. Formation of circuitry with modification of feature height
WO2005065207A2 (en) 2003-12-30 2005-07-21 Tessera, Inc. Microelectronic packages and methods therefor
JP2005216696A (ja) 2004-01-30 2005-08-11 Ngk Spark Plug Co Ltd 中継基板、中継基板付き基板
KR100606441B1 (ko) 2004-04-30 2006-08-01 엘지.필립스 엘시디 주식회사 클리체 제조방법 및 이를 이용한 패턴 형성방법
WO2005122706A2 (en) 2004-05-31 2005-12-29 Joon-Mo Kang Method of aligning semiconductor device and semiconductor structure thereof
WO2006004672A1 (en) 2004-06-25 2006-01-12 Tessera, Inc. Components with posts and pads
US7453157B2 (en) 2004-06-25 2008-11-18 Tessera, Inc. Microelectronic packages and methods therefor
US6956165B1 (en) 2004-06-28 2005-10-18 Altera Corporation Underfill for maximum flip chip package reliability
US20060091538A1 (en) * 2004-11-04 2006-05-04 Kabadi Ashok N Low profile and tight pad-pitch land-grid-array (LGA) socket
JP4908750B2 (ja) * 2004-11-25 2012-04-04 ローム株式会社 半導体装置
US8294279B2 (en) 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
JP2007023338A (ja) 2005-07-15 2007-02-01 Shinko Electric Ind Co Ltd 金属板パターン及び回路基板の形成方法
TWI273667B (en) 2005-08-30 2007-02-11 Via Tech Inc Chip package and bump connecting structure thereof
TWI286829B (en) 2006-01-17 2007-09-11 Via Tech Inc Chip package
DE102006006825A1 (de) 2006-02-14 2007-08-23 Infineon Technologies Ag Halbleiterbauelement und Verfahren zum Herstellen eines Halbleiterbauelements
US7964800B2 (en) 2006-05-25 2011-06-21 Fujikura Ltd. Printed wiring board, method for forming the printed wiring board, and board interconnection structure
KR20090092326A (ko) 2006-12-19 2009-08-31 테세라 인터커넥트 머터리얼즈, 인크. 칩 커패시터 내장 pwb
US7911805B2 (en) 2007-06-29 2011-03-22 Tessera, Inc. Multilayer wiring element having pin interface
KR101542478B1 (ko) 2007-08-15 2015-08-06 테세라, 인코포레이티드 도전성 포스트를 갖는 상호접속 소자의 제조 방법
WO2009045371A2 (en) * 2007-09-28 2009-04-09 Tessera, Inc. Flip chip interconnection with double post
KR101572600B1 (ko) 2007-10-10 2015-11-27 테세라, 인코포레이티드 다층 배선 요소와 마이크로전자 요소가 실장된 어셈블리
TWI389290B (zh) * 2007-11-08 2013-03-11 Ind Tech Res Inst 晶片結構及其製程、晶片堆疊結構及其製程
JP2009158593A (ja) 2007-12-25 2009-07-16 Tessera Interconnect Materials Inc バンプ構造およびその製造方法
JP4483969B2 (ja) * 2008-03-31 2010-06-16 セイコーエプソン株式会社 基板及びその製造方法、半導体装置の製造方法
JP2009302095A (ja) * 2008-06-10 2009-12-24 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
US20100044860A1 (en) 2008-08-21 2010-02-25 Tessera Interconnect Materials, Inc. Microelectronic substrate or element having conductive pads and metal posts joined thereto using bond layer
US7569935B1 (en) 2008-11-12 2009-08-04 Powertech Technology Inc. Pillar-to-pillar flip-chip assembly
US8115310B2 (en) 2009-06-11 2012-02-14 Texas Instruments Incorporated Copper pillar bonding for fine pitch flip chip devices
US8330272B2 (en) * 2010-07-08 2012-12-11 Tessera, Inc. Microelectronic packages with dual or multiple-etched flip-chip connectors

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04151843A (ja) * 1990-10-16 1992-05-25 Casio Comput Co Ltd Icチップのボンディング方法
JPH10125734A (ja) * 1996-10-24 1998-05-15 Matsushita Electric Ind Co Ltd 半導体ユニットおよびその製造方法
JP2000332423A (ja) * 1999-05-21 2000-11-30 North:Kk 配線基板とその製造方法
JP2002289768A (ja) * 2000-07-17 2002-10-04 Rohm Co Ltd 半導体装置およびその製法
JP2005026645A (ja) * 2002-10-15 2005-01-27 Shinko Electric Ind Co Ltd 回路基板及びその製造方法
JP2007335464A (ja) * 2006-06-12 2007-12-27 Nec Corp 金属ポストを有する配線基板、半導体装置、半導体装置モジュール及びそれらの製造方法
JP2010521587A (ja) * 2007-03-13 2010-06-24 テッセラ,インコーポレイテッド 微細ピッチのマイクロ接点及びその成形方法
JP2009055014A (ja) * 2007-07-31 2009-03-12 Seiko Epson Corp 基板及びその製造方法、並びに半導体装置及びその製造方法

Also Published As

Publication number Publication date
US8330272B2 (en) 2012-12-11
US20130099376A1 (en) 2013-04-25
US20120007232A1 (en) 2012-01-12
US8723318B2 (en) 2014-05-13
KR101865234B1 (ko) 2018-06-07
CN103201835A (zh) 2013-07-10
WO2012006403A1 (en) 2012-01-12
EP2591501A1 (en) 2013-05-15
KR20130130685A (ko) 2013-12-02
TW201208024A (en) 2012-02-16
TWI456717B (zh) 2014-10-11
JP2017022408A (ja) 2017-01-26

Similar Documents

Publication Publication Date Title
JP2017022408A (ja) 2重エッチングフリップチップコネクタ又は多重エッチングフリップチップコネクタを有する超小型電子パッケージ及び対応する製造方法
JP5629580B2 (ja) 二重ポスト付きフリップチップ相互接続
JP3561934B2 (ja) 相互接続用ポストの製造方法
US8461679B2 (en) Method for fabricating circuit component
US10600709B2 (en) Bump-on-trace packaging structure and method for forming the same
US5466635A (en) Process for making an interconnect bump for flip-chip integrated circuit including integral standoff and hourglass shaped solder coating
US6153940A (en) Core metal soldering knob flip-chip technology
US20070200251A1 (en) Method of fabricating ultra thin flip-chip package
KR101772284B1 (ko) 반도체 디바이스 및 그 제조 방법
US20210210450A1 (en) Semiconductor device and manufacturing method thereof
TW201237976A (en) Bump-on-lead flip chip interconnection
JP2010514217A (ja) チップ・コンデンサ組み込み型pwb
KR101025349B1 (ko) 반도체 패키지 및 그의 제조 방법
TWI380425B (en) Fine pitch bump structure and its manufacturing process
WO2021179185A1 (zh) 芯片堆叠结构、制作方法及电子设备
JP2008091774A (ja) 半導体装置
JPH10261737A (ja) 配線基板

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140703

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140703

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150616

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150731

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20151102

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151130

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20160531