KR20110002335A - 가드링 장치 - Google Patents

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KR20110002335A KR1020090059873A KR20090059873A KR20110002335A KR 20110002335 A KR20110002335 A KR 20110002335A KR 1020090059873 A KR1020090059873 A KR 1020090059873A KR 20090059873 A KR20090059873 A KR 20090059873A KR 20110002335 A KR20110002335 A KR 20110002335A
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Abstract

본 발명은, 반도체 기판 상에 층간 절연막을 사이에 두고 적층된 복수의 메탈층, 상기 복수의 메탈층 중 최하부 메탈층과 상기 반도체 기판을 연결하는 반도체 기판-메탈층간 컨택, 상기 복수의 메탈층 사이를 전기적으로 연결시키는 비아, 상기 복수의 메탈층 중 최상부 메탈층에 일단이 연결되며 타단이 웨이퍼 상면에 이르도록 두께 방향으로 연장되어 상기 최상부 메탈층으로부터 상기 웨이퍼 상면으로의 전기적 경로를 형성하는 제1 컨택 메탈 및 상기 반도체 기판-메탈층간 컨택에 일단이 연결되며 타단이 상기 반도체 기판 하면에 이르도록 두께 방향으로 연장되어 상기 반도체 기판-메탈층간 컨택으로부터 상기 반도체 기판 하면으로의 전기적 경로를 형성하는 제2 컨택 메탈을 포함하는 가드링 장치를 제공한다.
가드링, 스크라이브 라인, 소잉 공정, 노이즈

Description

가드링 장치 {Guardring Device}
본 발명은 반도체 제조 공정에서의 가드링 장치에 관한 것으로, 보다 상세하게는 반도체 제조 공정에서의 개선된 구조를 구비한 가드링 장치에 관한 것이다.
일반적으로 웨이퍼(wafer, 본 명세서에서는, 소잉 여부에 무관하게 실리콘 기판과 같은 반도체 기판 상에 개별 반도체 소자가 형성된 상태를 웨이퍼라고 한다.) 상에서의 공정은 높은 정확도를 필요로 하며, 공정 진행 중에 웨이퍼가 적정 조건을 벗어나거나 수율이 낮을 경우 즉시 해당 웨이퍼를 골라내야 하므로 여러가지 품질 평가가 이루어진다. 이러한 테스트 과정을 거치고 웨이퍼가 제조되며, 실제로 판매를 위해서 개별 반도체 소자를 잘라내는 소잉(sawing) 공정이 스크라이브 라인(scribe line)을 따라 이루어지게 된다.
그런데 소잉 공정시 스크라이브 라인 영역에서는 물리적인 손상이나 크랙이 발생할 수 있다. 이러한 크랙은 소잉이 이루어지는 스크라이브 라인을 넘어 반도체 소자 영역까지 전이될 수 있음은 물론, 공기 중의 수분이 유입되어 크랙을 통해 전파됨 으로써 영구적인 반도체 소자의 손상을 일으킬 수 있는 문제가 있다.
따라서, 종래에는 평가를 위한 테스트 패턴을 형성하는 과정이나 칩을 형성하는 단계에서 칩을 감쌀 수 있는 가드링을 형성하는 방법이 제안되었다. 이러한 가드링을 형성하는 방법으로는 금속 배선을 이용하는 방법, 트렌치를 형성한 후 폴리머 물질을 채워넣는 방법 등이 제안된 바 있다.
가장 일반적인 형태의 가드링은 도 1과 같이 금속 배선을 이용하는 것이다. 도 1의 사시도와 단면도에서 볼 수 있듯이, 웨이퍼의 반도체 기판(본 명세서에서 반도체 기판은 소잉된 단일 반도체 소자 하부 기판과 소잉되지 않은 다수의 반도체 소자 하부 기판을 모두 의미함)에는 다수의 반도체 소자들이 존재하며, 이들 반도체 소자 각각을 분리하는 경계인 스크라이브 라인(scribeline)에 가드링이 형성된다. 도 1은 이러한 종래의 가드링 구조와 소잉이 이루어지는 부분을 모식적으로 나타낸 것이며, 편의상 A 영역에서 소잉 공정이 이루어지는 것으로 하였다.
도 1의 단면도에서는 최하부에는 반도체 기판(100)이 존재하며, 그 상부에는 여러 층의 층간 절연막(141, 142, 143)과 메탈층(101, 102, 103)이 번갈아 적층되며, 각 메탈층이 비아(VIA, 111 및 112)로 연결되며, 반도체 기판(100)과 메탈층은 반도체 기판-메탈층간 컨택(110)으로 연결되는 구조를 나타낸다. 그리고 이들 비아 및 반도체 기판-메탈층간 컨택을 구비하는 전체적인 배선이 종래의 가드링으로, A 영역 에서 소잉시 발생하는 B 방향에 존재하는 반도체 소자로 이어지는 크랙의 전파를 저지한다.
하지만, 도 1에 나타난 가드링의 구조는 소잉 공정에서 발생할 수 있는 크랙의 전파를 막는 용도 위주로 사용되는 것에 불과하였다. 특히, 실제로 반도체 소자가 실장되어 사용될 때 문제되는 안테나 노이즈나 ESD로 인한 신뢰성 문제를 해결할 수 있는 수단으로 가드링을 이용하는 방법에 대해서는 이제껏 나타난 바가 없었다.
본 발명은 가드링 장치에 개선된 구성을 부가하여 기존의 용도 뿐만 아니라 추가적인 용도로도 활용할 수 있는 신개념의 가드링 장치를 제공하고자 한다.
본 발명은, 반도체 기판 상에 층간 절연막을 사이에 두고 적층된 복수의 메탈층, 상기 복수의 메탈층 중 최하부 메탈층과 상기 반도체 기판을 연결하는 반도체 기판-메탈층간 컨택, 상기 복수의 메탈층 사이를 전기적으로 연결시키는 비아, 상기 복수의 메탈층 중 최상부 메탈층에 일단이 연결되며 타단이 웨이퍼 상면에 이르도록 두께 방향으로 연장되어 상기 최상부 메탈층으로부터 상기 웨이퍼 상면으로의 전기적 경로를 형성하는 제1 컨택 메탈 및 상기 반도체 기판-메탈층간 컨택에 일단이 연결되며 타단이 상기 반도체 기판 하면에 이르도록 두께 방향으로 연장되어 상기 반도체 기판-메탈층간 컨택으로부터 상기 반도체 기판 하면으로의 전기적 경로를 형성하는 제2 컨택 메탈을 포함하는 것을 특징으로 가드링 장치를 제공한다.
이 경우, 상기 가드링 장치는, 상기 제1 컨택 메탈의 타단과 접촉하도록 상기 웨이퍼의 상면에 형성되는 제1 컨택 메탈 패드 및 상기 제2 컨택 메탈의 타단과 접촉하도록 상기 반도체 기판의 하면에 형성되는 제2 컨택 메탈 패드를 더 포함할 수 있으며, 상기 반도체 기판에는 상기 제2 컨택 메탈에 인접하여 트렌치 소자 분리막이 형성되며, 상기 트렌치 소자 분리막 하부에는 분리 웰이 형성될 수 있다.
또한, 상기 반도체 기판에는 상기 제2 컨택 메탈에 인접하여 트렌치 소자 분리막이 형성될 수 있으며, 상기 트렌치 소자 분리막은 이중 트렌치 구조일 수 있다.
나아가 상기 가드링 장치는, 상기 1 이상의 메탈층 및 상기 메탈층에 인접한 비아 사이에 절연층을 더 포함하며, 상기 메탈층-절연층-비아로 구성된 엠아이엠(MIM) 커패시터가 형성될 수 있다. 이 경우, 반도체 기판-메탈층간 컨택 및 상기 제2 컨택 메탈 사이에 절연층 또는 반도체 층이 형성되어 이루어진 모스 커패시터(MOS capacitor) 를 더 포함할 수 있다.
또한, 상기 반도체 기판-메탈층간 컨택과 상기 제2 컨택 메탈 사이에 다이오드가 형성될 수 있으며, 이 경우, 상기 다이오드는, 상기 반도체 기판-메탈층간 컨택의 하부 말단에 형성된 다이오드 메탈과 상기 반도체 기판 사이의 접합에 의하여 형성된 쇼트키 배리어 다이오드 또는, 상기 반도체 기판-메탈층간 컨택의 하부 말단에 형성된 p-n 접합 다이오드일 수 있다.
본 발명에 의하면, 본 발명은 가드링 장치에 부가된 추가 구성을 포함하는 가드링 장치에 의하여 기존의 가드링 장치의 용도 뿐만 아니라 소잉 공정에서 발생할 수 있는 노이즈나 ESD로부터 반도체 소자를 보호할 수 있어 칩의 신뢰도를 향상시킬 수 있다.
본 발명자들은 웨이퍼에 존재하는 각각의 반도체 소자를 완전히 둘러싸거나 또는 주변 일부에 위치하도록 배선을 배치하였다. 그리고, 최종 메탈링(103) 후 또는 패시베이션 (passivation, 104) 후에 상기 배선을 이루는 메탈층 중 하나, 바람직하게는 최상부 메탈층과 일단이 연결되고 상기 웨이퍼의 상면에 타단이 이르도록 두께 방향으로 연장되는 제1 컨택 메탈을 형성하였다. 바람직하게는 상기 제1 컨택 메탈의 타단에 제1 컨택 메탈 패드를 형성하였다. 또한 웨이퍼 내에서 반도체 기판-메탈층간 컨택에 일단이 연결되고 타단이 웨이퍼의 하면에 이르도록 두께 방향으로 연장되는 제2 컨택 메탈을 형성하고, 바람직하게는 그 말단에 제2 컨택 메탈 패드를 형성하였다.
이렇게 형성된 가드링은 일종의 패스(path) 구조를 가지게 되며, 본 발명자들의 실험에 의하면, 이러한 패스 구조는 칩 내부에서 일종의 피뢰침 역할을 수행하여 공간상에서 발생하는 각종 노이즈나 ESD가 칩 내부에 유입되는 것을 차단하여 칩의 신뢰도를 향상시킬 수 있다는 사실을 알 수 있었다.
이하 본 발명을 첨부된 도면을 통해 본 발명을 더욱 상세히 설명한다. 다만, 하기 에 설명된 각 실시예들은 본 발명을 설명하기 위한 일 실시예에 불과하며, 본 발명의 권리범위를 하기 실시예들에 의하여 한정하기 위한 것은 아니다.
일반적으로 웨이퍼의 내부 또는 상부에는 소정의 소자들을 구비하는 복수의 반도체 소자(미도시)들이 존재하고, 이 칩들을 구분하기 위하여 경계면을 따라 스크라이브 라인(scribeline)부가 형성된다. 스크라이브 라인부는 각 칩들을 분리하는데 사용된다.
가드링 장치는 스크라이브 라인부에 형성될 수 있으며, 각각의 칩부를 완전히 둘러싸거나 혹은 칩부의 주변 일부에만 설치될 수도 있다.
도 2는 본 발명의 일실시예로서 본 발명에 의한 가드링 장치를 나타낸다. 편의상 가드링 장치를 포함하는 전체적인 스크라이브 라인부 영역을 함께 나타냈으며, 특히 설명을 돕기 위하여 소잉이 이루어지는 A 영역과 그렇지 않은 B 영역으로 구분하였다. A 영역에서 소잉이 이루어지고, B 영역에는 크랙이 전파되면 문제가 되는 칩(미도시)이 존재하며, 이를 보호하기 위한 가드링 장치가 존재한다.
도 2에서는 도 1과 마찬가지로 최하부에 반도체 기판(100)이 존재하며, 그 상부에는 3층의 층간 절연막(141, 142, 143)과 3층의 메탈층(101, 102, 103)이 번갈아(층간 절연막을 사이에 두고 메탈층이 적층되는 형태로) 적층되어 있다. 각 메탈층은 비아(VIA, 111 및 112)로, 반도체 기판과 메탈층은 반도체 기판-메탈층간 컨택(110)으로 연결되며, 이들 비아 및 반도체 기판-메탈층간 컨택이 가드링의 역할을 수행할 수 있음은 상술한 바와 같다.
도 2에서는 상기 구조에서 상부 및 하부로 연장되는 컨택 메탈(121 및 122)들을 더 포함하는 구성을 나타낸다. 즉, 제1 컨택 메탈(121)의 일단은 최상부 메탈층(103)에 연결되어 타단이 웨이퍼의 상면(본 실시예에서는 패시베이션층(104)의 상면)에 이르도록 형성될 수 있다.
또한, 반도체 기판(100)이 위치한 소자 하부에는 반도체 기판(100)과 최하부에 존재하는 배선인 메탈층(101)을 연결하는 반도체 기판-메탈층간 컨택(110)이 존재한다. 제2 컨택 메탈(122)의 일단은 상기 반도체 기판-메탈층간 컨택(110)에 연결되고 타단은 상기 반도체 기판(100)의 하면에 이르도록 두께 방향으로 연장되어 형성된다.
상기 제1 컨택 메탈(121)과 제2 컨택 메탈(122)이 연결되는 구조에 의해서 본 발명의 반도체 소자에는 스크라인부 상면으로부터 웨이퍼 하면까지 연결되는 패스(path) 구조가 형성될 수 있다. 상기 제1 컨택 메탈(121)과 제2 컨택 메탈(122)은 이러한 패스 구조로 연결되어 있기 때문에, 공간상의 비정상적인 노이즈는 물론 ESD가 각 메탈 패드에서 수집된 후, 외부로 배출할 수 있다.
따라서 본 발명의 가드링은 소잉 공정에서 발생할 수 있는 물리적인 크랙이 칩으로 전파되거나 크랙을 통해 수분이 전달되는 것을 차단하는 기능은 물론, 패키지에 실장되어 사용될 때 칩 외부에서 각종 비정상적인 노이즈나 ESD 등이 발생하여 유입되는 경우 가드링이 이를 수용하고 다시 외부로 방출할 수 있는 것이다.
도 3은 본 발명의 다른 실시예를 나타낸다. 본 실시예에서는 상기 제1 컨택 메탈(121)의 타단에 연결되도록 소자 상부에 제1 컨택 메탈 패드(131)를 형성할 수 있다. 그리고 마찬가지로 제2 컨택 메탈 패드(132)는 상기 제2 컨택 메탈(122)의 타단에 연결되도록 상기 웨이퍼(100) 하면에 형성될 수 있다.
상기 메탈 패드들(131, 132)은 웨이퍼 외부로 돌출되어 노이즈나 ESD 등의 수집 및 방출 효과를 더욱 원활하게 해줄 수 있다.
도 4a와 도 4b는 각각 본 발명의 다른 실시예를 나타낸다.
도 4a의 실시예에서는 상기 반도체 기판(100)의 제2 컨택 메탈(122) 주변에 형성된 트렌치 소자 분리막(151)의 하부에 이온 주입 등의 방법을 통해 불순물 영역을 생성하여 소자 분리 기능을 더욱 강화하는 분리 웰(isolation well, 160)을 형성할 수 있다. 이 경우, 상기 분리 웰(160)의 하부는 반도체 기판의 하면에 이를 정도로 형성할 수도 있다.
또한, 도 4b의 실시예에서는 트렌치 소자 분리막(151) 자체를 이중 트렌치 구조로 형성할 수 있다. 이 경우, 이중 트렌치 하부는 기존의 단일 트렌치에 비해 깊게 형성하는 것이 바람직하며, 반도체 기판의 하면에 이를 정도로 형성할 수도 있다.
트렌치 소자 분리막(150)은 일반적으로 노이즈나 ESD가 반도체 기판을 통해 칩 영역(B 영역)으로 전파되는 것을 차단하는 역할을 한다. 다만, 본 발명에서 별도의 분리 웰(160)이나 이중 트렌치 구조와 같은 추가 구조가 필요한 이유는 다음과 같다.
종래의 가드링은 반도체 기판(100)의 내부까지 관통하는 구조가 아니므로 노이즈나 ESD가 반도체 기판의 하부를 통과하여 반도체 소자까지 도달할 위험이 적었으나, 본 발명의 실시예는 제2 메탈 컨택(122)이 반도체 기판(100)을 관통하여 연장되는 구조이므로 이러한 분리 웰(160)이 부가된 트렌치 소자 분리막 구조나 이중 트렌치 구조의 분리막을 형성하여 노이즈나 ESD의 전달을 차단하는 것이 바람직하다.
단, 이러한 분리 웰(160)이 부가된 트렌치 소자 분리막 구조나 이중 트렌치 구조의 분리막은 노이즈나 ESD가 반도체 기판(100)을 통해 전달되는 것을 막기 위한 구조의 일 실시예에 불과하며, 이들 이외에도 반도체 기판을 투과하여 노이즈나 ESD의 전달을 막을 수 있는 변형된 실시예들을 제외하는 것은 아니다.
도 5에 나타난 본 발명의 다른 실시예에 의하면, 상기 메탈층들 및 비아들이 금속 재질이라는 점을 이용하여, 이들 사이에 절연체(301 및 302)를 설치함으로써 엠아이엠(MIM) 커패시터(303)를 형성할 수 있다.
도 6은 상기 도 5의 실시예에 추가하여, 상기 반도체 기판(100)과 상기 반도체 기판-메탈층간 컨택(110)의 사이에, 보다 상세하게는 상기 제2 컨택 메탈(122)와 상기 반도체 기판-메탈층간 컨택(110)의 사이에 실리콘 산화물과 같은 산화물과 반도체가 접한된 구조(300)를 설치하여 모스(MOS) 커패시터(304)를 형성할 수 있다.
상기 도 5 및 도 6의 실시예에 나타난 엠아이엠 커패시터(303) 및 모스 커패시터(304)는 노이즈나 ESD로 인한 스트레스 패스 및 차단의 역할을 수행하여 과도한 용량의 노이즈 또는 ESD가 발생하여 급격한 과전류 등이 인가될 때 이를 완충시켜 반도체 소자의 손상 또는 성능 저하를 방지하는 역할을 할 수 있다.
본 발명의 다른 실시예에 의하면 반도체 기판(100)과 반도체 기판-메탈층간 컨택(110)의 사이에 다이오드를 설치할 수 있다. 다이오드의 종류는 굳이 제한하지 않으며, 본 발명에서는 일 실시예로 쇼트키 배리어 다이오드와 p-n 접합 다이오드를 설명한다.
도 7은 다이오드가 설치된 가드링 장치의 일 실시예를 나타낸다. 상기 도 7에서는 쇼트키 배리어 다이오드(400)를 형성한다. 이를 위하여 본 실시예에서는 반도체 제조 공정시 반도체 기판(100)의 일부를 이온 주입 등의 과정을 통해 일정한 메탈과 접합시 쇼트키 배리어 다이오드(400)을 형성할 수 있도록 준비한다. 단, 이온 주입 과정 뿐만 아니라 다른 방법에 의해서도 쇼트키 배리어 다이오드를 형성할 수 있는 방법이라면 제한하지 않는다.
그리고 상기 반도체 기판-메탈층간 컨택(110)과 반도체 기판(100) 사이에 다이오드 메탈(401)을 형성함으로써 쇼트키 배리어 다이오드(400)를 형성한다. 이 경우, 상기 반도체 기판-메탈층간 컨택(110)과 제2 컨택 메탈(122)이 다이오드의 전극으로 작용하게 된다.
그리고 도 8와 같이 p-n 접합 다이오드(500)를 형성하기 위해서는, 반도체 기판(100) 내부에 p-n 접합을 형성하고 마찬가지로 상기 반도체 기판-메탈층간 컨택(110)과 제2 컨택 메탈(122)을 다이오드의 전극으로 활용한다.
이렇게 형성된 쇼트키 배리어 다이오드(400)나 p-n 접합 다이오드(500) 역시 상기 엠아이엠 커패시터나 모스 커패시터와 같은 완충 역할을 수행할 수 있어, 급격한 노이즈나 ESD의 흐름으로 인한 파손을 방지할 수 있다. 다만, 이러한 커패시터나 다이오드 구조 이외에도 급격한 노이즈나 ESD의 흐름으로 인한 파손을 방지할 수 있는 다른 변형된 실시예도 이용할 수 있을 것이다.
도 1은 스크라이브 라인에 설치된 일반적인 가드링 장치의 사시도 및 단면도이다.
도 2는 본 발명의 가드링 장치의 일 실시예를 나타내는 단면도이다.
도 3은 컨택 메탈 패드를 포함하는 본 발명의 가드링 장치의 일 실시예를 나타내는 단면도이다.
도 4a는 분리 웰 구조를 포함하는 본 발명의 가드링 장치의 일 실시예를 나타내는 단면도이다.
도 4b는 이중 트렌치 소자 분리막 구조를 포함하는 본 발명의 가드링 장치의 일 실시예를 나타내는 단면도이다.
도 5는 엠아이엠 커패시터를 포함하는 본 발명의 가드링 장치의 일 실시예를 나타내는 단면도이다.
도 6은 엠아이엠 커패시터 및 모스 커패시터를 포함하는 가드링 장치의 일 실시예를 나타내는 단면도이다.
도 7은 쇼트키 배리어 다이오드를 포함하는 가드링 장치의 일 실시예를 나타내는 단면도이다.
도 8은 p-n 접합 다이오드를 포함하는 가드링 장치의 일 실시예를 나타내는 단면도이다.
*주요 도면부호에 대한 설명
100:반도체 기판
101, 102, 103:메탈층
110:반도체-기판-메탈층간 컨택
111, 112:비아
121:제1 컨택 메탈
122:제2 컨택 메탈
141, 142, 143:층간 절연막
151:트렌치 소자 분리막
160:분리 웰
300:절연층 또는 반도체층
301, 302:절연층
303:엠아이엠 커패시터
304:모스 커패시터
400:다이오드
401:다이오드 메탈
500:p-n 접합 다이오드

Claims (9)

  1. 반도체 기판 상에 층간 절연막을 사이에 두고 적층된 복수의 메탈층;
    상기 복수의 메탈층 중 최하부 메탈층과 상기 반도체 기판을 연결하는 반도체 기판-메탈층간 컨택;
    상기 복수의 메탈층 사이를 전기적으로 연결시키는 비아;
    상기 복수의 메탈층 중 최상부 메탈층에 일단이 연결되며 타단이 웨이퍼 상면에 이르도록 두께 방향으로 연장되어 상기 최상부 메탈층으로부터 상기 웨이퍼 상면으로의 전기적 경로를 형성하는 제1 컨택 메탈; 및
    상기 반도체 기판-메탈층간 컨택에 일단이 연결되며 타단이 상기 반도체 기판 하면에 이르도록 두께 방향으로 연장되어 상기 반도체 기판-메탈층간 컨택으로부터 상기 반도체 기판 하면으로의 전기적 경로를 형성하는 제2 컨택 메탈
    을 포함하는 것을 특징으로 가드링 장치.
  2. 제1항에 있어서, 상기 가드링 장치는,
    상기 제1 컨택 메탈의 타단과 접촉하도록 상기 웨이퍼의 상면에 형성되는 제1 컨택 메탈 패드; 및
    상기 제2 컨택 메탈의 타단과 접촉하도록 상기 반도체 기판의 하면에 형성되는 제2 컨택 메탈 패드
    를 더 포함하는 것을 특징으로 하는 가드링 장치.
  3. 제1항에 있어서, 상기 반도체 기판에는 상기 제2 컨택 메탈에 인접하여 트렌치 소자 분리막이 형성되며,
    상기 트렌치 소자 분리막 하부에는 분리 웰이 형성된 것을 특징으로 하는 가드링 장치.
  4. 제1항에 있어서, 상기 반도체 기판에는 상기 제2 컨택 메탈에 인접하여 트렌치 소자 분리막이 형성되며,
    상기 트렌치 소자 분리막은 이중 트렌치 구조임을 특징으로 하는 가드링 장치.
  5. 제1항에 있어서, 상기 가드링 장치는,
    상기 1 이상의 메탈층 및 상기 메탈층에 인접한 비아 사이에 절연층을 더 포함하며,
    상기 메탈층-절연층-비아를 구비한 엠아이엠(MIM) 커패시터가 형성된 것을 특징으로 하는 가드링 장치.
  6. 제5항에 있어서,
    상기 반도체 기판-메탈층간 컨택 및 상기 제2 컨택 메탈 사이에 절연층 및 반도체 층이 형성되어 이루어진 모스 커패시터(MOS capacitor)를 더 포함하는 것을 특징으로 하는 가드링 장치.
  7. 제1항에 있어서,
    상기 반도체 기판-메탈층간 컨택과 상기 제2 컨택 메탈 사이에 다이오드가 형성된 것을 특징으로 하는 가드링 장치.
  8. 제7항에 있어서, 상기 다이오드는,
    상기 반도체 기판-메탈층간 컨택의 하부 말단에 형성된 다이오드 메탈과 상기 반도체 기판 사이의 접합에 의하여 형성된 쇼트키 배리어 다이오드임을 특징으로 하는 가드링 장치.
  9. 제7항에 있어서, 상기 다이오드는 상기 반도체 기판-메탈층간 컨택의 하부 말단에 형성된 p-n 접합 다이오드임을 특징으로 하는 가드링 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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US11322579B2 (en) 2019-02-21 2022-05-03 Samsung Electronics Co., Ltd. Metal-insulator-metal (MIM) capacitor and semiconductor device

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