KR20040088974A - 반도체소자 - Google Patents

Abstract

본 발명은 가드링을 구비하는 반도체소자에 관한 것으로서, 특히 반도체소자는 칩의 외곽에서 팬스 역할과 파워배선 역할을 수행하는 가드링을 라인형 콘택을 가지는 일차 가드링으로 형성하고, 그 외곽에 별도로 팬스 역할을 수행하는 홀형 콘택을 가지는 보조 가드링을 구비하였으므로, 가드링에 대한 외부의 충격이나 스트레스를 일차로 분산시키는 보조 가드링에 의해 외부에서의 흡습이나, 충격에 의한 불량 발생이 방지되고, 가드링의 DC 불량이 방지되어 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.

Description

반도체소자{Semiconductor device}

본 발명은 반도체소자에 관한 것으로서, 특히 소자를 보호하기 위한 라인형 가드링의 외곽에 버퍼 역할을 하는 별도의 콘택형 보조 가드링을 구비하여 외부에서의 스트레스를 감소시키고, 가드링의 크랙 발생을 방지하여 소자의 신뢰성을 향상시킬 수 있는 반도체소자에 관한 것이다.

통상의 반도체소자는 웨이퍼상에 소자들을 형성한후에 그 상부면은 패시베이션막을 통하여 보호하고, 소자들의 측벽은 금속배선 형성시에 형성하는 가이드링에 의해 보호된다. 이러한 칩의 가드부는 칩을 외부의 환경, 예를 들어 흡습이나 크랙등으로부터 보호하고 파워 배선 용도로 사용하기 위하여 칩의 최외곽에 둘려쳐지는 팬스와 같은 것으로 외부와 칩을 격리 시키는 역할을 수행한다.

이러한 가드부에 형성되는 가드링은 패키지 타입의 TSOP에서는 칩이 외부로 직접 드려나지 않아 큰 문제가 발생될 확률이 적으나, 점차 사용이 증가되고 있는 칩스케일 패키지인 FBGA(fine-pitch ball grid array)나 μBGA등에서는 칩이 외부에 직접 노출되므로 외부 환경으로부터 칩을 보호하기 위해서는 가드부의 역할이 더욱 증가된다.

도 1은 종래 기술에 따른 반도체소자의 가드부 단면도로서, 소정의 소자들이 형성되어있는 반도체기판(10)의 칩부를 감싸는 테두리 부분인 가드부(12)에는 금속배선 형성시 함께 형성된 팬스 형상의 가드링(20)이 형성되며, 인접칩과의 사이에는 스크라이브라인부(14)가 위치한다.

상기의 가드링(20)은 반도체기판(10)상에 게이트전극(21)과 제1비아콘택(22)과, 비트라인(23), 제2비아콘택(24)과 제1금속배선(25), 제3비아콘택(26)과 제2금속배선(27)으로 구성되어 팬스 역할과 동시에 파워배선으로 사용되고, 그 상부에 보호막(28)이 형성된다.

이러한 종래의 반도체소자는 공정 진행시 단락에 취약하여 도 2에서와 같이 비트라인 공정시의 레시듀(15)에 의해 비트라인 단락이 발생되거나, 도 3에서와 같이 비트라인 형성전의 세정 공정에서의 건조 불량으로 레스듀가 발생하는 등의 불량이 발생된다.

상기와 같이 종래 기술에 따른 반도체소자는 소잉이나 칩핑과 같은 패키지 공정시 스크라이브라인부와 가드링이 인접하여 있어 직접 손상을 입을 수 있고, 외부의 스트레스에 가드링이 직접 노출되어 흡습이 일어나거나, 파워 배선이 되는 가드링에 크랙이 쉽게 발생되어 DC 불량을 발생시키는등 소자의 신뢰성을 떨어뜨리고, 수율을 저하시키는 문제점이 있다.

본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 반도체칩의 외곽에 형성되는 라인형 가드링의 외곽에 홀형 가드링을 별도로 형성하여 외부의 스트레스로부터 메인칩을 효과적으로 보호하고, 가드링의 크랙에 의한 불량이나 흡습을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자를 제공함에 있다.

도 1은 종래 기술에 따른 반도체소자의 가드부 단면도.

도 2는 종래 기술에 따른 비트라인 콘택부 단락이 발생된 상태의 SEM 사진.

도 3은 종래 기술에 따른 비트라인 건조 불량에 따른 불량 레스듀가 잔존하는 상태의 SEM 사진.

도 4는 본 발명에 따른 반도체소자의 평면도.

도 5는 도 4에서의 선 Ⅰ-Ⅰ에서의 단면도.

도 6a 내지 도 6c는 도5에서의 각 단계별 평면도.

< 도면의 주요 부분에 대한 부호의 설명 >

10, 30 : 반도체기판 12, 34 : 가드부

14 : 스크라이브라인부 20, 40 : 가드링

22, 42, 42-1 : 제1비아콘택 23, 43, 43-1 : 비트라인(23)

24, 44, 44-1 : 제2비아콘택 25, 45, 45-1 : 제1금속배선

26, 46, 46-1 : 제3비아콘택 27, 47, 47-1 : 제2금속배선

28, 48 : 보호막 32 : 칩부

50 : 보조 가드링 51 : 소자분리 산화막

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 특징은,

가드링을 구비하는 반도체소자에 있어서,

반도체기판의 일측에 소저의 소자들이 형성되어있는 칩부와,

상기 칩부의 외곽에 배선 형성시 형성된 라인형 콘택을 가지는 가드링과,

상기 가드링의 외곽에 상기 가드링 형성시 형성되는 홀형 콘택을 가지는 보조 가드링을 구비함에 있다.

또한 본 발명의 다른 특징은, 상기 가드링과 보조 가드링이 제1비아콘택과 비트라인, 제2비아콘택과 제1금속배선, 제3비아콘택과 제2금속배선으로 구성되고 상기 콘택들은 레이아웃이 서로 어긋나게 배치되며, 비트라인과 금속배선들은 레이아웃이 동일하게 중첩되게 형성되는 것을 특징으로한다.

이하, 본 발명에 따른 반도체소자에 관하여 첨부도면을 참조하여 상세히 설명한다.

도 4는 본 발명에 따른 반도체소자의 평면도로서, 소정의 소자들이 형성되어 있는 반도체기판(30)상에 소자가 형성되어있는 칩부(32)와, 상기 칩부(32)의 외곽에 가드부(34)가 위치하고 있다. 여기서 상기 가드부(34)에는 금속배선 형성시 함께 형성된 팬스 형상의 라인형 콘택을 가지는 가드링(40)과, 홀형 콘택을 가지는 보조 가드링(50)이 형성되어 있다.

도 5는 도 4에서의 선 Ⅰ-Ⅰ에 따른 단면도로서, 가드부(34)의 가드링(40)과 보조 가드링(50)의 단면이 나타나 있다.

먼저, 상기 가드링(40)은 반도체기판(30)의 활성영역(41)상에제1비아콘택(42)과 비트라인(43), 제2비아콘택(44)과 제1금속배선(45), 제3비아콘택(46)과 제2금속배선(47)으로 구성되되, 상기 제1비아콘택(42)과, 제2비아콘택(44) 및 제3비아콘택(46) 모두 라인형 팬스로 형성되고, 그 위치가 약간씩 이동되며, 상기 비트라인(43)과 제1금속배선(45) 및 제2금속배선(47)은 동일한 레이아웃을 가지게 적층되도록 형성되어있다.

또한 상기 보조 가드링(50)은 상기 가드링(40)의 외곽 가드부(34)에 형성되되, 반도체기판(30)의 소자분리 산화막(51)상에 제1비아콘택(42-1)과, 비트라인(43-1), 제2비아콘택(44-1)과 제1금속배선(45-1), 제3비아콘택(46-1)과 제2금속배선(47-1)으로 구성되어 이중 팬스 역할만을 수행하며, 각각의 상부에는 보호막(48)이 형성된다.

상기의 보조 가드링(50)의 제1비아콘택(42-1)과 제2비아콘택(44-1) 및 제3비아콘택(46-1)은 반복적으로 형성된 홀형 콘택으로서, 형성 위치가 서로 어긋나게 형성되어있으며, 상기 비트라인(43-1)과 제1금속배선(45-1) 및 제2금속배선(47-1)은 동일한 레이아웃을 가지도록 적층되어 형성되어있다.

도 6a 내지 도 6c는 도 5에서의 각 콘택 단계에서의 가드링과 보조 가드링을 도시한 평면으로서, 도 6a 에서는 가드링(40)의 라인형 콘택인 제1비아콘택(42)과 비트라인(43) 및 보조 가드링(50)의 홀형 콘택인 제1비아콘택(42-1)과 비트라인(43-1)의 레이아웃을 보여주고 있으며, 도 6b에서는 가드링(40)의 라인형 제2비아콘택(44)과 제1금속배선(45) 및 보조 가드링(50)의 홀형 제2비아콘택(44-1)과 제1금속배선(45-1)의 평면을 나타내고, 도 6c에서는 가드링(40)의 라인형 제3비아콘택(46)과 제2금속배선(47) 및 보조 가드링(50)의 홀형 제3비아콘택(46-1)과 제2금속배선(47-1)의 평면을 도시하고 있다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자는 칩의 외곽에서 팬스 역할과 파워배선 역할을 수행하는 가드링을 라인형 콘택을 가지는 일차 가드링으로 형성하고, 그 외곽에 별도로 팬스 역할을 수행하는 홀형 콘택을 가지는 보조 가드링을 구비하였으므로, 가드링에 대한 외부의 충격이나 스트레스를 일차로 분산시키는 보조 가드링에 의해 외부에서의 흡습이나, 충격에 의한 불량 발생이 방지되고, 가드링의 DC 불량이 방지되어 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (2)

1. 가드링을 구비하는 반도체소자에 있어서,

   반도체기판의 일측에 소저의 소자들이 형성되어있는 칩부와,

   상기 칩부의 외곽에 배선 형성시 형성된 라인형 콘택을 가지는 가드링과,

   상기 가드링의 외곽에 상기 가드링 형성시 형성되는 홀형 콘택을 가지는 보조 가드링을 구비하는 반도체소자.
2. 제 1 항에 있어서,

   상기 가드링과 보조 가드링이 제1비아콘택과 비트라인, 제2비아콘택과 제1금속배선, 제3비아콘택과 제2금속배선으로 구성되고 상기 콘택들은 레이아웃이 서로 어긋나게 배치되며, 비트라인과 금속배선들은 레이아웃이 동일하게 중첩되게 형성되는 것을 특징으로하는 반도체소자.