KR20010045021A

KR20010045021A - 반도체칩 파손 방지구조

Info

Publication number: KR20010045021A
Application number: KR1019990048119A
Authority: KR
Inventors: 양동헌
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1999-11-02
Filing date: 1999-11-02
Publication date: 2001-06-05

Abstract

본 발명은 반도체칩 파손 방지구조에 관한 것으로, 종래 기술에서는 절단기의 성능과 튜닝에 의존하여 반도체칩의 파손을 관리하므로 그 한계에 의해 반도체칩의 파손과 그에따른 누설전류발생, 흡습등에 의한 금속성분의 산화, 다이본딩 불가능이 발생하여 결과적으로는 수율하락과 신뢰성감소의 문제점이 있었다. 따라서, 본 발명은 본딩패드를 가진 반도체칩이 형성된 반도체기판과; 그 상부에 위치하여 상기 반도체기판과 후술할 패시베이션을 격리하며 외부의 충격으로부터 반도체기판을 보호하기위한 질화막과; 상기 질화막 상부에 형성되어 외부로부터 반도체기판을 보호하는 패시베이션과; 상기 반도체칩과 절단영역의 경계에 위치하며 반도체 칩을 둘러싸는 형상으로, 상기 패시베이션과 질화막을 제거하여 좁은 홈 모양으로 형성한 파손방지패턴으로 구성한 반도체칩 파손 방지구조를 통해 반도체칩과 절단영역간에 파손방지패턴을 형성하여 반도체칩 절단 시 웨이퍼의 파손이 발생하더라도 상기 파손방지패턴에 의해 그 진행방향성을 유도할뿐 아니라 파손 중지효과도 나타나므로 반도체칩 파손을 극소화할 수 있어 수율향상은 물론이고 신뢰성 을 향상시킬 수 있는 효과가 있다.

Description

반도체칩 파손 방지구조{STRUCTURE FOR PREVENTING CRACK OF SEMICONDUCTOR APPARATUS}

본 발명은 반도체칩 파손 방지구조에 관한 것으로, 특히 반도체칩이 형성된 웨이퍼를 절단할 경우 파손을 방지하여 수율을 향상시키기에 적당하도록 한 반도체칩 파손 방지구조에 관한 것이다.

도 1은 종래 웨이퍼의 평면도로서, 이에 도시한 바와같이 일정한 간격을 이격하여 균일하게 배열되어 있는 반도체칩(10)과; 상기 반도체칩(10)을 그 이격한 거리의 절반(a)에서 서로 분리하는 절단선(20)으로 구성된다.

도 2는 종래 웨이퍼의 단면도로서, 이에 도시한 바와같이 본딩패드(12)를 가진 반도체칩(10A,10B)이 형성된 반도체기판(11)과; 그 상부에 위치하여 상기 반도체기판(11)과 후술할 패시베이션(14)을 격리하며 외부의 충격으로부터 반도체기판(11)을 보호하기위한 질화막(13)과; 상기 질화막(13)상부에 형성되어 외부로부터 반도체기판(11)을 보호하는 패시베이션(14)으로 구성된다.

이와같이 구성된 종래 기술에 대하여 도 1 및 도 2를 참조하여 상세히 살펴보면 다음과 같다.

반도체칩(10A,10B)이 형성되고 이 부분과 반도체칩 (100A,100B)이 형성되지 않은부분과 단차를 가진 반도체기판(11) 상에 이를 보호하기 위하여 차례로 질화막(13)과 패시베이션(14)을 형성한다.

이때, 질화막(13)은 Si₃N₄로 형성되며 그 두께는 13000Å이고, 그 상부에 패시베이션(14)을 상기 질화막의 10배의 두께인 130000Å이상 형성하여 상기 반도체칩(10A,10B)을 패키징 하면서 발생하는 외부자극과 패키징 후 사용자에 의한 외부자극에서 반도체칩(10A,10B)을 보호한다.

그 다음, 상기 반도체칩(10A,10B)을 외부와 연결하기 위하여 본딩용 패드(12)를 형성하여야 하므로 상기 패시베이션(14) 및 질화막(13)을 식각하여 반도체칩(10A,10B) 상의 금속부분이 드러나도록하여 본딩용 패드(12)를 형성한다.

상기와 같은 반도체칩(10A,10B)을 각각 분리하기 위해 상기 웨이퍼를 절단(Sawing)해야 하는데, 이를 위해서 반도체기판(11)은 반도체칩(10A,10B)과 그 이외의 영역인 절단영역(a)에 단차를 가진다.

상기와 같은 단차 및 웨이퍼상에 표시된 정렬지점(미도시)을 이용하여 절단기는 절단선(20)을 설정하며 이에따라 각 반도체칩(10A,10B)이 절단된다.

상기와같은 방법은 그 절단기의 성능과 튜닝에 의해 수율이 결정된다.

그러나, 상기한 바와같은 종래 기술에서는 절단기의 성능과 튜닝에 의존하여 반도체칩의 파손을 관리하므로 그 한계에 의해 반도체칩의 파손과 그에따른 누설전류발생, 흡습등에 의한 금속성분의 산화, 다이본딩 불가능이 발생하여 결과적으로는 수율하락과 신뢰성감소의 문제점이 있었다.

본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 공정을 추가하지 않고서도 반도체칩 파손을 극소화할 수 있어 수율향상은 물론이고 신뢰성 감소또한 방지할 수 있는 반도체칩 파손 방지구조을 제공하는데 있다.

도 1은 종래 웨이퍼의 평면도.

도 2는 종래 웨이퍼의 단면도.

도 3은 본발명의 평면도.

도 4는 본발명의 단면도.

*** 도면의 주요부분에 대한 부호의 설명 ***

100A, 100B : 반도체칩 110 : 반도체기판

120 : 질화막 130 : 패시베이션

200 : 절단선 300 : 파손방지패턴

b : 절단영역

상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체칩 파손 방지구조는 본딩패드를 가진 반도체칩이 형성된 반도체기판과; 그 상부에 위치하여 상기 반도체기판과 후술할 패시베이션을 격리하며 외부의 충격으로부터 반도체기판을 보호하기위한 질화막과; 상기 질화막 상부에 형성되어 외부로부터 반도체기판을 보호하는 패시베이션과; 상기 반도체칩과 절단영역의 경계에 위치하며 반도체 칩을 둘러싸는 형상으로, 상기 패시베이션과 질화막을 제거하여 좁은 홈 모양으로 형성한 파손방지패턴으로 구성하는 것을 특징으로한다.

이하, 첨부한 도면에 의거하여 상세히 살펴보면 다음과 같다.

도 3은 본 발명의 평면도로서, 이에 도시한 바와같이 일정한 간격을 이격하여 균일하게 배열되어 있는 반도체칩(100)과; 상기 반도체칩(100)을 그 이격한 거리의 절반에서 서로 분리하는 절단선(200)과; 상기 반도체칩(100)과 절단영역(b)의 경계에 위치하여 절단 시 반도체칩(100)의 손상을 방지하는 파손방지패턴(300)으로 구성한다.

도 4는 본 발명의 단면도로서, 이에 도시한 바와같이 본딩패드(120)를 가진 반도체칩(100A,100B)이 형성된 반도체기판(110)과; 그 상부에 위치하여 상기 반도체기판(110)과 후술할 패시베이션(140)을 격리하며 외부의 충격으로부터 반도체기판(110)을 보호하기위한 질화막(130)과; 상기 질화막(130)상부에 형성되어 외부로부터 반도체기판(110)을 보호하는 패시베이션(140)으로 구성된다.

이와같이 구성된 본 발명의 구성방법 및 작용효과에 대하여 도 3 및 도 4를 참조하여 상세히 설명하면 다음과 같다.

반도체칩(100A,100B)이 형성되고 이 부분과 반도체칩(100A,100B)이 형성되지 않은부분과 단차를가진 반도체기판(110)상에 이를 보호하기 위하여 차례로 질화막(130)과 패시베이션(140)을 형성한다.

이때, 질화막(130)은 Si₃N₄로 형성하며 그 두께는 13000Å이고, 그 상부에 패시베이션(140)을 반도체칩 구성층 높이의 2/3이상이 되도록 상기 질화막의 10배의 두께인 130000Å이상 형성하여 상기 반도체칩(100A,100B)을 패키징 하면서 발생하는 외부자극과 패키징 후 사용자에 의한 외부자극에서 반도체칩(100A,100B)을 보호한다.

그 다음, 상기 반도체칩(100A,100B)을 외부와 연결하기 위하여 상기 패시베이션(140) 및 질화막(130)을 반도체칩(100A,100B) 상의 금속부분이 드러나도록 식각하여 본딩용 패드(120)를 형성하는데, 이를 형성하기 위해 패시베이션(140)과 질화막(130)을 식각하기 위해 사용하는 마스크를 상기 반도체칩(100A, 100B)과 절단영역 경계의 일정한 부분에 홈이 생길 수있도록 수정하여 본딩용 패드(120)를 형성함과 동시에 파손방지패턴(300)을 형성한다.

이때, 반도체칩(100A,100B)를 보다 안전하게 보호하기 위해서 상기 파손방지패턴(300)과 반도체칩(100A,100B)간에 약간의 마진을 두는것이 바람직하다.

상기 반도체칩(100A,100B)을 각각 분리하기 위해 상기 웨이퍼를 절단해야 하는데, 이를 위해서 반도체기판(110)은 반도체칩(100A,100B)과 그 이외의 영역인 절단영역(b)에 단차를 가진다.

상기와 같은 단차 및 웨이퍼상에 표시된 정렬지점(미도시)을 이용하여 절단기는 절단선(200)을 설정하며 이에따라 각 반도체칩(100A,100B)을 절단하면, 절단 시 웨이퍼의 파손이 발생하더라도 상기 파손방지패턴(300)에 의해 그 진행방향성을 유도할뿐 아니라 파손 중지효과도 나타난다.

상기한 바와같은 본 발명에 의한 반도체칩 파손 방지구조는 반도체칩과 절단영역간에 파손방지패턴을 형성하여 반도체칩 절단 시 웨이퍼의 파손이 발생하더라도 상기 파손방지패턴에 의해 그 진행방향성을 유도할뿐 아니라 파손 중지효과도 나타나므로 반도체칩 파손을 극소화할 수 있어 수율향상은 물론이고 신뢰성 을 향상시킬 수 있는 효과가 있다.

Claims

본딩패드를 가진 반도체칩이 형성된 반도체기판과; 그 상부에 위치하여 상기 반도체기판과 후술할 패시베이션을 격리하며 외부의 충격으로부터 반도체기판을 보호하기위한 질화막과; 상기 질화막 상부에 형성되어 외부로부터 반도체기판을 보호하는 패시베이션과; 상기 반도체칩과 절단영역의 경계에 위치하며 반도체 칩을 둘러싸는 형상으로, 상기 패시베이션과 질화막을 제거하여 좁은 홈 모양으로 형성한 파손방지패턴으로 구성하는 것을 특징으로하는 반도체칩 파손 방지구조.
제 1항에 있어서, 상기 파손방지패턴은 반도체칩 상에 본딩패드를 형성하기위한 마스크를 수정함으로써 본딩패드와 동시에 형성하는 것을 특징으로하는 반도체칩 파손 방지구조.