KR100554994B1 - 반도체 장치의 제조 방법 - Google Patents

Abstract

반도체 장치의 제조 방법은, 반도체 웨이퍼의 표면에 다이싱 라인을 따라서 홈을 비기계 가공하는 것과, 상기 다이싱 라인을 따라서 상기 반도체 웨이퍼를 절삭하여, 상기 반도체 웨이퍼를 칩으로 개편화하는 것을 포함한다.

반도체 웨이퍼, 칩핑, 다이싱, 에칭 가공, 레이저 가공

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

도 1은 본 발명에 따른 반도체 장치의 제조 방법의 제1 실시예에 이용하는 반도체 웨이퍼의 개략적인 평면도.

도 2는 도 1에 도시한 반도체 웨이퍼의 부분 확대도.

도 3은 도 1에 도시한 반도체 웨이퍼의 개략적인 단면도.

도 4는 절삭 가공 시의 블레이드의 날끝의 위치의 설정 방법을 도시한 개략적인 단면도.

도 5는 다이싱 테이프를 이용하는 경우의 다이싱 가공 공정을 도시한 개략적인 단면도.

도 6은 소자 형성면과 이면의 양면에 형성된 칩핑 방지 홈을 도시한 개략적인 단면도.

도 7은 반도체 웨이퍼의 표면에 수직인 측면을 갖는 칩핑 방지홈을 도시한 개략적인 단면도.

도 8의 (a) 및 도 8의 (b)는 본 발명에 따른 반도체 장치의 제조 방법의 제2 실시예를 설명하는 도면.

도 9 및 도 10은 본 발명에 따른 반도체 장치의 제조 방법의 제3 실시예를 설명하는 도면.

도 11은 본 발명에 따른 반도체 장치의 제조 방법의 제3 실시예를 설명하는 도면.

도 12는 종래의 기술에 의한 다이싱 가공 방법의 일례를 도시한 개략적인 단면도.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 칩핑 방지홈

BL : 블레이드

DLC : 다이싱 라인 센터

DT : 다이싱 테이프

Sa : 가공면

Sb : 비가공면

W : 반도체 웨이퍼

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히, 반도체 웨이퍼의 다이싱 프로세스(칩 개편화(個片化) 프로세스)에 사용되는 것이다.

반도체 장치의 제조 공정에는, 소자 형성 후에 반도체 웨이퍼를 개편화하기 위해 블레이드를 이용하여 반도체 웨이퍼를 절단하는 다이싱 가공의 공정이 포함된다.

종래의 기술에 의한 다이싱 가공 공정에 대하여 도 12를 참조하여 설명한다. 또, 이하의 각 도면에서 동일한 부분에는 동일한 참조 번호를 붙이고 그 설명은 적절히 생략한다.

도 12에 도시한 바와 같이, 반도체 웨이퍼 W의 소자 형성면으로부터 블레이드 BL를 이용하여 화살표 방향으로 잘라 들어감으로써, 반도체 웨이퍼 W를 개편화한다. 다이싱 라인은 반도체 웨이퍼 W 상에 형성된 소자의 배열을 기준으로 하여 결정된다. 반도체 웨이퍼 W의 소자 형성면과는 반대의 면(이면)에는, 다이싱 테이프 DT가 점착되고, 이에 따라 개편화 후에 칩이 비산하는 것이 방지된다.

그러나, 종래의 기술에 의한 다이싱 가공 공정에는, 이하와 같은 문제가 있었다.

즉, 도 12의 파선 부분 CP1∼CP4으로 나타낸 바와 같이, 절삭 시의 블레이드 BL에 의한 기계적 손상에 의해 칩핑이 생기기 쉽다. 이와 같은 칩핑은 반도체 웨이퍼 W의 가공면 및 비가공면의 다이싱 라인의 엣지를 따라서 발생하여, 외관 상의 칩 불량뿐만 아니라, 칩의 기계적 강도의 저하를 초래하는 하나의 원인으로 되어 있다. 특히, 도 12의 파선부 CP4에서의 절결부 CR와 같이, 크랙의 원인이 될 수 있는 것도 있다. 종래에는, 이러한 칩핑은 프로세스 상의 가공 조건 등으로 경감시켜 왔다.

또한, 도 12에 도시한 바와 같이, 다이싱 가공 전에 사전에 다이싱 테이프 DT를 점착하는 경우에는, 칩으로의 개편화 시에 이 테이프 DT도 함께 절입(切入, 칼집을 냄)할 필요가 있었다. 이 때문에, 절삭 시에 테이프 부스러기가 블레이드 BL의 날끝에 말려들어가고, 그 결과, 날끝의 가공 편차 또는/및 날끝의 막힘이 생기는 등에 의해 칩핑을 더 가속시키는 요인으로 되었다

따라서, 본 발명의 목적은 반도체 웨이퍼의 다이싱 프로세스 과정에서의 칩핑의 발생을 방지하기 위한 것이다.

본 발명의 제1 측면에 따르면, 반도체 웨이퍼의 표면에 다이싱 라인을 따라서 홈을 비기계 가공하는 것과, 상기 다이싱 라인을 따라서 상기 반도체 웨이퍼를 절삭하여, 상기 반도체 웨이퍼를 칩으로 개편화하는 것을 포함하는 반도체 장치의 제조 방법이 제공된다.

또한, 본 발명의 제2 측면에 따르면, 반도체 웨이퍼의 다이싱 시에서의 칩핑을 방지하기 위한 홈을 다이싱 라인을 따라서 상기 반도체 웨이퍼의 표면에 형성하는 것과, 상기 다이싱 라인을 따라서 상기 반도체 웨이퍼를 절삭하여, 상기 반도체 웨이퍼를 칩으로 개편화하는 것을 포함하는 반도체 장치의 제조 방법이 제공된다.

이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.

(1) 제1 실시예

도 1은, 본 실시예에 따른 반도체 장치의 제조 방법의 대상이 되는 반도체 웨이퍼 W의 평면도이고, 또한, 도 2는 도 1의 부분 확대도이다. 도 1 및 도 2는반도체 웨이퍼 W의 소자 형성면과는 반대의 면(비가공면)으로부터 본 평면도이다.

도 2에 도시한 바와 같이, 본 실시예의 제조 방법에서는, 먼저, 반도체 웨이 퍼 W의 비가공면에서의 다이싱 라인 센터 DLC를 따라서 칩핑을 방지하기 위한 홈(이하, 칩핑 방지홈이라 함)(1)을 사전에 형성해 둔다. 칩핑 방지홈(1)은, 절삭 가공 전의 반도체 웨이퍼 프로세스에서 RIE(Reactive Ion Etching) 등의 에칭 가공 또는 레이저 가공으로 형성할 수 있다.

도 3은, 도 1에 도시한 반도체 웨이퍼 W의 단면도로서, 다이싱 라인에 수직인 절단면을 따른 단면도이다. 도 3에 도시한 바와 같이, 칩핑 방지홈(1)은 가공면 Sa과는 반대의 비가공면 Sb에 평행한 저면과 테이퍼형상의 측벽을 갖고, 실제의 반도체 웨이퍼 절삭 폭 b보다도 넓은 폭 a를 갖도록 형성한다. 칩핑 방지홈(1)의 폭 a는, 보다 구체적으로는, 반도체 웨이퍼 절삭 폭 b보다도 약 5㎛∼약 50㎛만큼 넓게 하면 좋은 결과가 얻어지는 것이 판명되어 있다.

다음에, 도 4에 도시한 바와 같이, 다이싱 라인 센터 DLC를 따라서 블레이드 BL로 반도체 웨이퍼 W를 잘라 들어간다. 이 때, 도 4에 도시한 바와 같이, 블레이드 BL의 선단이 칩핑 방지홈(1)의 저면과 비가공면 Sb과의 사이의 위치보다도 깊게 되지 않도록 블레이드 BL의 날끝의 위치를 설정한 다음에 절삭 가공을 행한다.

이와 같이, 본 실시예에 따르면, 사전에 다이싱 라인을 따라서 칩핑 방지홈 (1)을 형성해 놓고, 이 칩핑 방지홈(1)의 저면을 관통하도록 반도체 웨이퍼 W를 절삭하므로, 소자 형성면과는 반대의 면인 비가공면 Sb에서의 반도체 웨이퍼 W의 강도가 향상하고, 다이싱에 의한 칩핑의 발생을 칩핑 방지홈(1)의 내부에 머물게 할 수 있다. 이에 따라, 반도체 웨이퍼 W 내의 소자 패턴에 대한 칩핑을 방지할 수 있다. 또한, 칩핑 방지홈(1)은, 절삭 폭 b보다도 넓은 폭 a를 갖도록 형성하므로, 가공 정밀도의 편차에 의해 센터 어긋남이 생긴 경우에서도, 칩핑을 홈의 바닥부 내에 머물게 할 수 있다. 또한, 칩핑 방지홈(1)의 바닥부는, 반도체 웨이퍼의 비가공면 Sb에 평행하게 되도록 형성하므로, 코너부의 엣지에 의해 칩핑을 홈의 내부에 머물게 할 수 있다.

도 5는, 비가공면 Sb에 다이싱 테이프 DT를 점착하는 경우의 다이싱 가공 공정을 도시한다. 이 경우에도 도 4에 도시한 경우와 마찬가지로 블레이드 BL의 날끝의 가장 깊은 위치를 칩핑 방지홈(1)의 저면과 반도체 웨이퍼 W의 비가공면 Sb과의 사이에 설정함으로써, 다이싱 테이프 DT가 잘려지지 않게 가공한다. 이에 따라, 테이프 부스러기가 날끝에 감기지 않으므로, 날끝의 가공 편차나 눈 막힘에 기인하는 칩핑을 방지할 수 있다.

상술한 실시예에서는, 칩핑 방지홈(1)을 반도체 웨이퍼 W의 소자 형성면과는 반대의 면에 형성하였지만, 소자 형성면에 형성하여도 된다. 이 경우에는, 이면을 연삭하기 전에 에칭 가공에 의해 형성하여도 된다. 또한 한 면에 한정하지 않고, 도 6에 도시한 칩핑 방지홈(1a, 1b)과 같이, 소자 형성면과 이면의 양면에 형성하여도 된다. 이 경우에는, 칩 강도를 더욱 향상시킬 수 있다.

또한, 칩핑 방지홈의 단면 형상도, 테이퍼형상의 측면을 갖는 경우에 한정하지 않고, 예를 들면 도 7에 도시한 칩핑 방지홈(1')과 같이, 반도체 웨이퍼 W의 표면에 실질적으로 수직인 측면을 갖도록 형성하여도 된다.

이와 같이, 본 실시예에 따르면, 다이싱 라인 상에 칩핑 방지홈을 사전에 형성하므로, 반도체 웨이퍼 표면과의 사이에 단차를 설정할 수 있다. 이에 따라, 예 를 들어 칩핑이 발생하였다고 하여도 칩핑을 칩핑 방지홈의 내부에 머물게 할 수 있어, 반도체 웨이퍼 표면에 미치는 영향을 방지할 수 있다.

또한, 다이싱 테이프 DL를 사용하는 경우에는, 테이프 DL와 반도체 웨이퍼 W와의 공극을 이용함으로써, 절삭 시의 잘라 들어가는 깊이를 제어하는 것이 가능하게 된다.

(2) 제2 실시예

소자 형성면에만 칩핑 방지홈(1)을 형성하는 경우, 칩 강도는 일반적으로 다이싱 비가공면의 쪽이 떨어지므로, 소자 형성면의 반대면인 이면을 다이싱 가공면으로 하는 것이 바람직하다. 이 경우에는, 다이싱 라인을 특정하는 것이 필요하게 된다.

이러한 경우의 다이싱 라인의 특정 방법에 대하여 도 8의 (a) 및 도 8의 (b)를 참조하여 설명한다.

먼저, 도 8의 (a)에 도시한 바와 같이, 3차원 적층형의 칩 구조(COC: Chip on Chip)에 이용되도록 한 접속용 스루 플러그 등에 의한 얼라인먼트 마크 ALM를 반도체 웨이퍼 W의 이면 상에 형성해 둔다.

다음에, 도 8의 (b)에 도시한 바와 같이, 촬상 장치(도시 생략)에 의해 이면의 화상을 촬상하고, 화상 처리에 의해 다이싱 라인 DL을 검출한다. 이에 따라 다이싱 라인 센터의 위치(가공 센터)를 결정하고, 반도체 웨이퍼 이면으로부터 다이싱함으로써 칩을 개편화한다. 또, 다이싱 테이프 DL를 사용하는 경우에는, 다이싱 시의 날끝의 절입 깊이로서 테이프 DL가 절입되지 않는 깊이로 설정한다(도 5 참조).

이와 같이, 본 실시예에 따르면, 반도체 웨이퍼 이면에 형성된 얼라인먼트 마크 ALM를 이용하므로, 다이싱 라인 DL의 위치를 용이하게 검출할 수 있다. 이에 따라, 반도체 웨이퍼 이면으로부터 용이하게 다이싱할 수 있으므로, 종래 반도체 웨이퍼 이면을 연삭한 후의 다이싱 가공에 의해 발생하였던 반도체 웨이퍼 이면측의 칩핑을 최소한으로 억제할 수 있다. 또한, 반도체 웨이퍼 표면과 이면의 웨이퍼 지지 테이프의 재점착 등의 반도체 웨이퍼 이면 연삭 후의 중간 공정을 생략할 수 있으므로, 연속된 가공도 가능해진다.

(3) 제3 실시예

본 실시예는, 상술한 칩핑 방지홈을 앞의 다이싱에 이용하는 형태이다.

먼저, 도 9에 도시한 바와 같이, 칩핑 방지홈(1)을 사전에 소자 형성면에 형성한 반도체 웨이퍼 W에 대하여, 칩의 최종적인 두께에 대응하는 깊이 또는 이것 보다도 깊은 위치에까지 블레이드 BL의 날끝이 도달하도록 절삭한다.

다음에, 도 10에 도시한 바와 같이, RIE 등의 에칭 가공에 의해 반도체 웨이퍼 W가 칩의 최종적인 두께가 될 때까지 반도체 웨이퍼 W의 이면측을 후퇴시킨다.

이상의 공정에 의해, 도 11에 도시한 바와 같이, 반도체 웨이퍼 W가 칩으로 개편화된다.

이와 같이, 본 실시예에 따르면, 소자 형성면에만 칩핑 방지홈을 형성하는 것만으로 칩핑을 최소한으로 억제할 수 있다.

본 발명에 따르면, 반도체 웨이퍼의 절삭면인 가공면 혹은 이 가공면과는 반대인 비가공면 또는 가공면 및 비가공면의 양면에 칩핑 방지홈을 형성함으로써, 반도체 웨이퍼의 다이싱 프로세스 과정에서의 칩핑의 발생을 최소한으로 억제할 수 있다.

Claims (20)

1. 반도체 웨이퍼의 면에 실시한 다이싱 라인을 따라 가공하고, 절단날(切刃)을 이용하여 상기 반도체 웨이퍼를 칩으로 개편화하는 개편화(個片化) 공정을 구비하는 반도체 장치의 제조 방법으로서,

   상기 반도체 웨이퍼의 절삭면인 가공면 혹은 비가공면, 혹은 그 양방에 홈을 형성하고, 상기 홈의 저면의 홈 폭(a)은, 상기 절단날의 절삭 폭(b)보다 넓게 형성하는 공정

   을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
2. 제1항에 있어서, 상기 홈의 저면의 홈 폭(a)의 넓이는, 상기 절단날의 절삭 폭(b)보다 5∼50㎛ 넓은 것을 특징으로 하는 반도체 장치의 제조 방법.
3. 제1항에 있어서, 상기 반도체 웨이퍼의 상기 소자 형성면 측과는 반대의 면에 얼라인먼트 마크를 설치하고, 상기 얼라인먼트 마크에 기초하여 상기 다이싱을 검출하며, 검출된 상기 다이싱 라인을 따라 상기 반도체 웨이퍼가 가공되는 것을 특징으로 하는 반도체 장치의 제조 방법.
4. 제1항에 있어서,

   상기 반도체 웨이퍼의 절삭면인 가공면과는 반대의 비가공면에, 상기 절단날의 절삭 폭(b)보다 넓은 홈 폭(a)을 갖는 홈을 형성하는 공정과,

   상기 개편화 공정은, 상기 반도체 웨이퍼의 비가공면에 형성된 상기 홈의 저면과 상기 반도체 웨이퍼의 비가공면 사이의 위치에, 절입 시의 상기 절단날의 날끝의 깊이를 설정하는 공정

   을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
5. 제1항에 있어서,

   상기 반도체 웨이퍼의 절삭면인 가공면과는 반대의 비가공면에, 상기 절단날의 절삭 폭(b)보다 넓은 홈 폭(a)을 갖는 홈을 형성하는 공정과,

   상기 반도체 웨이퍼의 절삭면인 가공면과는 반대의 비가공면에 상기 홈이 공간으로 되도록 다이싱 테이프를 점착하는 공정과,

   상기 개편화 공정은, 상기 가공면에서 보아 상기 다이싱 테이프보다도 앞의 위치에, 절입 시의 상기 절단날의 날끝의 깊이를 상기 홈과 상기 다이싱 테이프로 형성하는 공간내로 되도록 설정하는 공정

   을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
6. 원하는 칩의 두께 이상의 두께를 갖는 반도체 웨이퍼의 면에 실시한 다이싱 라인을 따라 가공하고, 절단날을 이용하여 상기 반도체 웨이퍼를 칩으로 개편화하는 개편화 공정을 구비하는 반도체 장치의 제조 방법으로서,

   상기 반도체 웨이퍼의 절삭면인 상기 반도체 웨이퍼의 소자 형성면에, 상기 절단날의 절삭 폭(b)보다 넓은 홈 폭(a)을 갖는 홈을 형성하는 공정과,

   상기 개편화 공정은, 상기 다이싱 라인을 따라 원하는 칩의 두께에 대응하는 깊이 이상으로 또한 상기 반도체 웨이퍼의 전체의 두께 이하로 상기 반도체 웨이퍼를 절삭하는 공정과,

   상기 반도체 웨이퍼가 개편화할 때까지 상기 반도체 웨이퍼의 상기 소자 형성면과는 반대의 면측을 비기계 가공에 의해 상기 반도체 웨이퍼의 두께가 얇게 되는 방향으로 후퇴시키는 공정

   을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
7. 제1항에 있어서, 상기 홈은 그 횡단면 형상을 구형(矩形) 혹은 사다리꼴 형상으로 형성되고, 상기 절단날의 절삭 위치가 상기 구형 혹은 사다리꼴 형상의 측면에 접하지 않는 위치에서 절삭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
8. 제1항에 있어서, 상기 홈의 저면은 상기 반도체 웨이퍼의 표면에 대략 평행한 것을 특징으로 하는 반도체 장치의 제조 방법.
9. 제1항에 있어서, 상기 홈은 비기계 가공에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
10. 제1항에 있어서, 상기 비기계 가공은 RIE 법을 이용하여 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
11. 제1항에 있어서, 상기 비기계 가공은 레이저를 이용하여 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
12. 제6항에 있어서, 상기 홈의 저면은 상기 반도체 웨이퍼의 표면에 대략 평행한 것을 특징으로 하는 반도체 장치의 제조 방법.
13. 제6항에 있어서, 상기 홈은 비기계 가공에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
14. 제6항에 있어서, 상기 비기계 가공은 RIE 법을 이용하여 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
15. 제6항에 있어서, 상기 비기계 가공은 레이저를 이용하여 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
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