KR100542850B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 소자가 형성된 웨이퍼의 소자 형성면측에 절결부를 형성하고, 상기 웨이퍼의 소자 형성면측에 표면 보호 테이프를 부착한다. 그 후, 상기 절결부를 기점으로 하여 상기 웨이퍼를 결정 방위에 따라서 벽개하고, 상기 웨이퍼의 이면 연삭을 행한다.
반도체 소자, 웨이퍼, 벽개, 선다이싱법, 절결부, 표면 보호 테이프

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR APPARATUS}
도1a는 종래의 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 선다이싱법에 의해 웨이퍼를 개개의 칩으로 개편화하는 제1 공정을 도시한 사시도.
도1b는 종래의 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 선다이싱법에 의해 웨이퍼를 개개의 칩으로 개편화하는 제1 공정을 도시한 단면도.
도2a는 선다이싱법에 의해 웨이퍼를 개개의 칩으로 개편화하는 제2 공정을 도시한 사시도.
도2b는 선다이싱법에 의해 웨이퍼를 개개의 칩으로 개편화하는 제2 공정을 도시한 단면도.
도3a는 선다이싱법에 의해 웨이퍼를 개개의 칩으로 개편화하는 제3 공정을 도시한 사시도.
도3b는 선다이싱법에 의해 웨이퍼를 개개의 칩으로 개편화하는 제3 공정을 도시한 단면도.
도4a는 선다이싱법에 의해 웨이퍼를 개개의 칩으로 개편화하는 제4 공정을 도시한 사시도.
도4b는 선다이싱법에 의해 웨이퍼를 개개의 칩으로 개편화하는 제4 공정을 도시한 단면도.
도5a는 선다이싱법에 의해 웨이퍼를 개개의 칩으로 개편화하는 제5 공정을 도시한 사시도.
도5b는 선다이싱법에 의해 웨이퍼를 개개의 칩으로 개편화하는 제5 공정을 도시한 단면도.
도6a는 선다이싱법에 의해 웨이퍼를 개개의 칩으로 개편화하는 제6 공정을 도시한 사시도.
도6b는 선다이싱법에 의해 웨이퍼를 개개의 칩으로 개편화하는 제6 공정을 도시한 단면도.
도7a는 선다이싱법에 의해 웨이퍼를 개개의 칩으로 개편화하는 제7 공정을 도시한 사시도.
도7b는 선다이싱법에 의해 웨이퍼를 개개의 칩으로 개편화하는 제7 공정을 도시한 단면도.
도8은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 프로세스 흐름도.
도9a는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 웨이퍼를 개개의 칩으로 개편화하는 제1 공정을 도시한 사시도.
도9b는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 웨이퍼를 개개의 칩으로 개편화하는 제1 공정을 도시한 단면 도.
도10a는 웨이퍼를 개개의 칩으로 개편화하는 제2 공정을 도시한 사시도.
도10b는 웨이퍼를 개개의 칩으로 개편화하는 제2 공정을 도시한 단면도.
도11a는 웨이퍼를 개개의 칩으로 개편화하는 제3 공정을 도시한 사시도.
도11b는 웨이퍼를 개개의 칩으로 개편화하는 제3 공정을 도시한 단면도.
도12a는 웨이퍼를 개개의 칩으로 개편화하는 제4 공정을 도시한 사시도.
도12b는 웨이퍼를 개개의 칩으로 개편화하는 제4 공정을 도시한 단면도.
도13a는 웨이퍼를 개개의 칩으로 개편화하는 제5 공정을 도시한 사시도.
도13b는 웨이퍼를 개개의 칩으로 개편화하는 제5 공정을 도시한 단면도.
도14a는 웨이퍼를 개개의 칩으로 개편화하는 제6 공정을 도시한 사시도.
도14b는 웨이퍼를 개개의 칩으로 개편화하는 제6 공정을 도시한 단면도.
도15a는 웨이퍼를 개개의 칩으로 개편화하는 제7 공정을 도시한 사시도.
도15b는 웨이퍼를 개개의 칩으로 개편화하는 제7 공정을 도시한 단면도.
도16a는 웨이퍼를 개개의 칩으로 개편화하는 제8 공정을 도시한 사시도.
도16b는 웨이퍼를 개개의 칩으로 개편화하는 제8 공정을 도시한 단면도.
도17a는 개편화된 칩측면 상태를 종래와 제1 실시 형태와 비교하여 설명하기 위한 것으로, 종래의 반도체 장치의 제조 방법으로 형성된 칩측면의 현미경 사진.
도17b는 개편화된 칩측면의 상태를 종래와 제1 실시 형태와 비교하여 설명하기 위한 것으로, 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법으로 형성된 칩측면의 현미경 사진.
도18은 종래의 반도체 장치의 제조 방법과 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법으로 형성한 칩에 있어서의 저항 강도와 불량 발생율의 관계를 비교하여 나타낸 다이어그램.
도19는 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 프로세스 흐름도.
도20은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 프로세스 흐름도.
도21은 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 프로세스 흐름도.
도22는 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 프로세스 흐름도.
도23a는 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 웨이퍼를 개개의 칩으로 개편화하는 제1 공정을 도시한 사시도.
도23b는 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 웨이퍼를 개개의 칩으로 개편화하는 제1 공정을 도시한 단면도.
도24a는 웨이퍼를 개개의 칩으로 개편화하는 제2 공정을 도시한 사시도.
도24b는 웨이퍼를 개개의 칩으로 개편화하는 제2 공정을 도시한 단면도.
도25a는 웨이퍼를 개개의 칩으로 개편화하는 제3 공정을 도시한 사시도.
도25b는 웨이퍼를 개개의 칩으로 개편화하는 제3 공정을 도시한 단면도.
도26a는 웨이퍼를 개개의 칩으로 개편화하는 제4 공정을 도시한 사시도.
도26b는 웨이퍼를 개개의 칩으로 개편화하는 제4 공정을 도시한 단면도.
도27a는 웨이퍼를 개개의 칩으로 개편화하는 제5 공정을 도시한 사시도.
도27b는 웨이퍼를 개개의 칩으로 개편화하는 제5 공정을 도시한 단면도.
도28a는 웨이퍼를 개개의 칩으로 개편화하는 제6 공정을 도시한 사시도.
도28b는 웨이퍼를 개개의 칩으로 개편화하는 제6 공정을 도시한 단면도.
도29는 본 발명의 제6 실시 형태에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 프로세스 흐름도.
도30은 본 발명의 제7 실시 형태에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 프로세스 흐름도.
도31a는 본 발명의 제7 실시 형태에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 웨이퍼를 개개의 칩으로 개편화하는 제1 공정을 도시한 사시도.
도31b는 본 발명의 제7 실시 형태에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 웨이퍼를 개개의 칩으로 개편화하는 제1 공정을 도시한 단면도.
도32a는 웨이퍼를 개개의 칩으로 개편화하는 제2 공정을 도시한 사시도.
도32b는 웨이퍼를 개개의 칩으로 개편화하는 제2 공정을 도시한 단면도.
도33a는 웨이퍼를 개개의 칩으로 개편화하는 제3 공정을 도시한 사시도.
도33b는 웨이퍼를 개개의 칩으로 개편화하는 제3 공정을 도시한 단면도.
도34a는 웨이퍼를 개개의 칩으로 개편화하는 제4 공정을 도시한 사시도.
도34b는 웨이퍼를 개개의 칩으로 개편화하는 제4 공정을 도시한 단면도.
도35a는 웨이퍼를 개개의 칩으로 개편화하는 제5 공정을 도시한 사시도.
도35b는 웨이퍼를 개개의 칩으로 개편화하는 제5 공정을 도시한 단면도.
도36a는 웨이퍼를 개개의 칩으로 개편화하는 제6 공정을 도시한 사시도.
도36b는 웨이퍼를 개개의 칩으로 개편화하는 제6 공정을 도시한 단면도.
도37a는 웨이퍼를 개개의 칩으로 개편화하는 제7 공정을 도시한 사시도.
도37b는 웨이퍼를 개개의 칩으로 개편화하는 제7 공정을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21 : 웨이퍼
11A, 21A : 소자 형성면
11B, 21B : 웨이퍼 이면
12, 22 : 반도체 소자
13, 23 : 다이아몬드 블레이드
14, 14A, 14B, 24A, 24B : 홈
15, 30A, 30B : 절결부
16 : 롤러
17, 25 : 표면 보호 테이프
18 : 지그
19, 26 : 휠
20, 27 : 칩
31 : 웨이퍼링
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자가 형성된 웨이퍼를 분할하여 개개의 칩형으로 개편화하는 공정에 관한 것이다.
반도체 장치의 제조 공정에 있어서, 소자 형성이 종료된 웨이퍼는 다이싱 라인이나 칩 분할 라인에 따라서 분리되고, 개편화되어 복수의 칩(다이 또는 팰릿이라고도 불리움)이 형성된다. 이들의 칩은 점착성 시트에 접착되어, 각 칩이 이 점착성 시트로부터 차례로 픽업되어, 리드 프레임이나 TAB 테이프로의 마운트 공정, 혹은 패키지로의 밀봉 공정 등의 실장 공정을 경유하여 반도체 장치가 완성된다.
최근에는 칩을 얇은 패키지에 내장하기 위해, 칩의 두께를 얇게 하는 것이 요구되고 있고, 웨이퍼의 이면을 연삭 및 에칭하여 얇게 하고 있다. 그러나, 웨이퍼를 얇게 하면, 다양한 제조 공정(제조 장치) 사이의 반송시에 웨이퍼가 깨지거나, 개편화하기 위한 다이싱시에 크랙이나 치핑이 발생하기 쉬워진다.
이 문제를 해결하는 하나의 수법으로서, 선다이싱법이라 불리우는 제조 방법이 제안되어 있다. 도1a, 도1b 내지 도7a, 7b는 각각 소자 형성이 종료된 웨이퍼 를 선다이싱법에 의해 개개의 칩에 개편화하는 공정을 차례로 나타내고 있다. 도1a 내지 도7a는 사시도, 도1b 내지 도7b는 단면도이다.
선다이싱법에서는 웨이퍼(21)의 주표면에 다양한 반도체 소자(22)를 형성한 후, 소자 형성면(21A)측을 다이싱 라인이나 칩 분할 라인에 따라서 다이아몬드 블레이드(23) 등으로 다이싱하여 칩의 원하는 두께(완성시의 두께)보다도 약간 깊은 홈(24A, 24B)을 형성한다(도1a, 도1b 내지 도4a, 도4b 참조). 그 후, 상기 웨이퍼(21)의 소자 형성면(21A)측에 표면 보호 테이프(25)를 부착하고(도5a, 도5b), 지석이 붙은 휠(26)을 회전시키면서 웨이퍼 이면(21B)를 연삭하여 개개의 칩(27)으로의 분할과 얇게 하는 것을 동시에 행한다(도6a, 도6b). 그리고, 필요에 따라서 연삭 후의 칩(27) 이면에 폴리싱 등으로 경면 가공을 실시하고, 이면 연삭의 조흔을 제거하고 있다(도7a, 도7b).
그러나, 상기 선다이싱법에서는 칩(27) 이면측의 조흔은 제거할 수 있지만, 다이싱시에 칩(27)의 측면에 발생하는 조흔이나 소자 형성면측에 발생하는 치핑은 제거할 수 없다. 이로 인해, 응력의 집중에 의한 칩의 저항 강도의 저하는 피할 수 없고, 픽업시나 수지 밀봉시 등에 있어서 칩의 크랙을 초래하는 요인이 된다.
이 문제를 회피하는 하나의 기술로서, 이면 연삭 후에 습윤 에칭을 실시하는 수법이 제안되어 있다. 그러나, 이 수법에서는 칩측면의 조흔은 제거할 수 있지만, 소자 형성면측의 치핑은 제거할 수 없다. 또한, 다이싱 대신에, RIE(Reactive Ion Etching; 반응 이온 에칭)로 에칭하여 홈을 형성하는 수법도 고려되고 있다. 그러나, RIE에서 형성할 수 있는 홈의 깊이는 100 ㎛ 정도이고, 적용 가능한 칩의 두께에 제한이 있다.
상기와 같이 선다이싱법을 이용한 종래의 반도체 장치의 제조 방법은 칩의 측면에 발생하는 조흔이나 소자 형성면측에 형성되는 치핑을 충분히 제거할 수 없으므로, 아직 개량의 여지가 있다.
또한, 몇 개의 개선안이 제안되어 있지만, 모두 어떠한 제한이 있어 소기의 얇은 칩을 형성하는 데에는 충분하다고는 할 수 없다.
본 발명의 태양에 따르면, 반도체 소자가 형성된 웨이퍼의 형성된 웨이퍼의 소자 형성면측에 절결부를 형성하는 단계와, 상기 웨이퍼의 소자 형성면측에 표면 보호 테이프를 부착하는 단계와, 상기 절결부를 기점으로 하여 상기 웨이퍼를 결정 방위에 따라서 벽개하는 단계와, 상기 웨이퍼의 이면 연삭을 행하는 단계를 포함하는 반도체 장치 제조 방법이 제공된다.
[제1 실시 형태]
도8은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 프로세스 흐름도이다. 또한, 도9a, 도9b 내지 도16a, 도16b는 각각 웨이퍼를 개개의 칩으로 개편화하는 공정을 차례로 나타내고 있다. 도9a 내지 도16a는 사시도, 도9b 내지 도16b는 단면도이다.
우선, 도9a, 도9b에 도시한 바와 같이 웨이퍼(11)의 주표면에, 이미 알려진 프로세스에 의해 다양한 반도체 소자(12)를 형성한다(스텝 1).
다음에, 도10a, 도10b에 도시한 바와 같이 상기 웨이퍼(11)의 소자 형성면(11A)측에, 칩의 짧은 변측에 대응하는 다이싱 라인 또는 칩 분할 라인에 따라서, 다이아몬드 블레이드(13) 등으로 다이싱하여 원하는 칩두께(완성시의 칩 두께)보다도 깊은 홈(14)을 형성하는 동시에, 도11a, 도11b에 도시한 바와 같이 칩의 긴 변측에 대응하는 웨이퍼 외주부에 벽개의 기점이 되는 절결부(15)를 형성한다(스텝 2). 상기 절결부(15)는, 예를 들어 결정 방위<100>에 따라서 형성하는 것이 바람직하다.
이에 의해, 도12a, 도12b에 도시한 바와 같이 웨이퍼(11)의 소자 형성면(11A)에는 칩의 짧은 변측에 대응하는 위치에 홈(14), 칩의 긴 변측에 대응하는 웨이퍼 외주부에 절결부(15)가 형성된 상태가 된다.
그 후, 도13a, 도13b에 도시한 바와 같이 상기 웨이퍼(11)의 소자 형성면(11A)측을 보호하기 위해, 롤러(16) 등을 이용하여 표면 보호 테이프(17)를 부착한다(스텝 3).
다음에, 도14a, 도14b에 도시한 바와 같이 웨이퍼(11)의 이면(11B)측에 지그(18)를 압박하고, 표면측으로부터 화살표 F로 나타낸 바와 같이 하중을 가함으로써, 상기 웨이퍼(11)의 주변부에 형성된 절결부(15)를 기점으로 하여 웨이퍼(11)를 결정 방위에 따라서 벽개한다. 혹은 웨이퍼(11)의 이면(11B)으로부터 칩 분할 라인에 따라서 하중을 가함으로써, 상기 웨이퍼(11)의 주변부에 형성된 절결부(15)를 기점으로 하여 웨이퍼(11)를 결정 방위에 따라서 벽개한다. 상기 지그(18) 또는 웨이퍼(11)를 차례로 이동시키면서 절결부(15)를 기점으로 하여, 마찬가지로 웨 이퍼(11)를 결정 방위에 따라서 벽개한다(스텝 4).
그 후, 도15a, 도15b에 도시한 바와 같이 지석이 부착된 휠(19)을 4000 내지 6000 rpm의 고속으로 회전시키면서 웨이퍼의 이면(11B)을 연삭하여 개개의 칩(20)으로의 분할과 얇게 하는 것을 동시에 행한다(스텝 5). 상기 지석은 인공 다이아몬드를 페놀 수지로 굳혀 성형한 것이다. 이 이면 연삭 공정은 2축에서 행하는 경우가 많다. 또한, 1축에서 미리 320 내지 600번으로 거친 절삭한 후, 2축에서 1500 내지 2000번으로 경면에 마무리하는 방법도 있다. 또한 3축에서 연삭하는 방법이라도 좋다. 이 이면 연삭시, 지석이 홈(14)에 도달한 후 더욱 연삭을 계속하여 원하는 칩두께로 함으로써, 다이싱에 의해 홈(14)의 바닥부에 형성된 손상 영역을 제거할 수 있다.
또한, 상기 이면 연삭 전에 상기 표면 보호 테이프(17)를 신장(익스팬드)시켜 웨이퍼(11)의 벽개면 사이 및 다이싱 라인 사이를 넓힌 상태에서 이면 연삭을 행함으로써, 분리된 칩(20)이 간섭하여 치핑이 발생하는 것을 억제할 수 있다.
그리고, 도16a, 도16b에 도시한 바와 같이 습윤 에칭, 플라즈마 에칭, 폴리싱, 버프 연마, 혹은 CMP(Chemical Mechanical Polishing; 화학적 기계적 연마) 등에 의해 칩(20)의 이면에 경면 가공을 실시하여 이면 연삭의 조흔을 제거한다(스텝 6).
이후는 이미 알려진 반도체 장치의 제조 방법과 마찬가지이고, 칩(20)의 픽업 공정, 리드 프레임이나 TAB 테이프로의 마운트 공정, 패키지로의 밀봉 공정 등의 실장 공정을 경유하여 반도체 장치가 완성된다(스텝 7).
상기와 같은 제조 방법에 따르면, 칩의 긴 변측에 대응하는 분할을 벽개에 의해 행하므로, 긴 변측의 칩측면 및 소자 형성면에 손상이 적은 칩을 형성할 수 있어 칩의 저항 강도를 향상시킬 수 있다.
또한, 웨이퍼의 이면 연삭 전에 두껍고 강성이 높은 상태일 때에 벽개를 행하므로, 결정 방위에 따라서 벽개가 행해지기 쉬워 벽개 미스가 적다.
또한, 결정 방위에 따라서 벽개하므로, 절단을 위한 공간이 불필요하고, 기존의 다이싱 라인(또는 칩 분할 라인)이 불필요해지므로, 1매의 웨이퍼당 칩 제거수를 늘릴 수 있다.
도17a, 도17b는 각각 개편화된 칩의 긴 변측 측면의 상태를 종래와 본 실시 형태와 비교하여 설명하기 위한 것으로, 도17a는 종래의 반도체 장치의 제조 방법으로 형성된 칩측면의 현미경 사진, 도17b는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법으로 형성된 칩측면의 현미경 사진이다.
도17a, 도17b를 비교하면 명백한 바와 같이, 종래의 반도체 장치의 제조 방법으로 형성된 칩의 측면에는 다이싱시의 다수의 조흔이 존재하고 있다. 이에 대해, 본 제1 실시 형태의 반도체 장치의 제조 방법이 적용되어 벽개에 의해 형성된 칩측면은 매끄럽고, 소자 형성면측의 치핑도 적어지고 있다. 따라서, 응력의 집중이 일어나기 어려워 칩의 저항 강도를 향상시킬 수 있다. 이 결과, 픽업시나 수지 밀봉시 등에 있어서의 칩의 크랙을 억제할 수 있다.
도18은 종래의 반도체 장치의 제조 방법과 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 비교하여 도시한 것으로, 칩의 저항 강도[㎫]와 불량 발생율[％]의 관계를 나타내고 있다. ○표는 선다이싱법에 있어서 칩 측면의 에칭을 하지 않은 경우, □표는 선다이싱법에 있어서 칩 측면의 에칭을 한 경우, △표는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법으로 분할한 경우의 칩 저항 강도[㎫]와 불량 발생율[％]을 각각 플로트한 것이다.
본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법에 따르면, 칩의 저항 강도는 대폭으로 상승하고, 이에 수반하여 불량 발생율이 저하하고 있다.
[제2 실시 형태]
도19는 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 프로세스 흐름도이다. 본 제2 실시 형태가 상술한 제1 실시 형태와 다른 것은 스텝 2의 공정에 있어서, 다이싱 대신에 다이아몬드 스크라이브에 의해 칩의 짧은 변측에 대응하는 다이싱 라인 또는 칩 분할 라인에 따라서 원하는 칩두께보다도 깊은 홈을 형성하는 동시에, 칩의 긴 변측에 대응하는 웨이퍼 외주부에만 벽개의 기점이 되는 절결부를 형성하는 점에 있다.
다른 기본적인 제조 공정은 제1 실시 형태와 마찬가지이므로, 상세한 설명은 생략한다.
이와 같은 제조 방법이라도 기본적으로는 제1 실시 형태와 같은 효과를 얻을 수 있다.
[제3 실시 형태]
도20은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 프로세스 흐름도이다. 본 제3 실시 형태가 상술한 제1 실시 형태와 다른 것은 스텝 2의 공정에 있어서, 다이싱 대신에 줄 톱에 의해 칩의 짧은 변측에 대응하는 다이싱 라인 또는 칩 분할 라인에 따라서 원하는 칩두께보다도 깊은 홈을 형성하는 동시에, 칩의 긴 변측에 대응하는 웨이퍼 외주부에만 벽개의 기점이 되는 절결부를 형성하는 점에 있다.
다른 기본적인 제조 공정은 제1 실시 형태와 마찬가지이므로 상세한 설명은 생략한다.
이와 같은 제조 방법이라도 기본적으로는 상기 제1 및 제2 실시 형태와 같은 효과를 얻을 수 있다.
[제4 실시 형태]
도21은 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 프로세스 흐름도이다. 본 제4 실시 형태가 상술한 제1 실시 형태와 다른 것은 스텝 2의 공정에 있어서, 다이싱 대신에 루터에 의해 칩의 짧은 변측에 대응하는 다이싱 라인 또는 칩 분할 라인에 따라서 원하는 칩두께보다도 깊은 홈을 형성하는 동시에, 칩의 긴 변측에 대응하는 웨이퍼 외주부에만 벽개의 기점이 되는 절결부를 형성하는 점에 있다.
다른 기본적인 제조 공정은 제1 실시 형태와 마찬가지이므로, 상세한 설명은 생략한다.
이와 같은 제조 방법이라도 기본적으로는 상기 제1 내지 제3 실시 형태와 같은 효과를 얻을 수 있다.
[변형예]
또한, 상술한 제1 내지 제4 실시 형태를 적절하게 조합하여 다이싱, 다이아몬드 스크라이브, 줄 톱 및 루터를 선택적으로 이용하여 칩두께보다도 깊은 홈과 벽개의 기점이 되는 절결부를 형성해도 좋은 것은 물론이다.
[제5 실시 형태]
도22는 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 프로세스 흐름도이다. 또한, 도23a, 도23b 내지 도28a, 도28b는 각각 웨이퍼를 개개의 칩으로 개편화하는 공정을 차례로 나타내고 있다. 도23a 내지 도28a는 사시도, 도23b 내지 도28b는 단면도이다.
우선, 도23a, 도23b에 도시한 바와 같이 웨이퍼(11)의 주표면에, 이미 알려진 프로세스에 의해 다양한 반도체 소자(12)를 형성한다(스텝 1).
다음에, 도24a, 도24b에 도시한 바와 같이 상기 웨이퍼(11)의 소자 형성면(11A)측에, RIE에 의해 각 칩의 외주(다이싱 라인 또는 칩 분할 라인)에 따라서 벽개의 기점이 되는 홈(벽개의 기점이 되는 절결부)(14A, 14B)을 형성한다(스텝 2).
그 후, 도25a, 도25b에 도시한 바와 같이 상기 웨이퍼(11)의 소자 형성면(11A)측에 롤러(16) 등을 이용하여 표면 보호 테이프(17)를 부착한다(스텝 3).
다음에, 도26a, 도26b에 도시한 바와 같이 웨이퍼(11)의 이면으로부터 지그(18)를 압박하여 표면측으로부터 화살표 F로 나타낸 바와 같이 하중을 가함으로써, 상기 홈(14A 또는 14B)을 기점으로 하여 웨이퍼(11)를 결정 방위에 따라서 벽개한다. 혹은 웨이퍼(11)의 이면(11B)으로부터 칩 분할 라인에 따라서 하중을 가함으로써, 상기 홈(14A 또는 14B)을 기점으로 하여 웨이퍼(11)를 결정 방위에 따라서 벽개한다. 상기 지그(18) 또는 웨이퍼(11)를 차례로 이동시키면서, 홈(14A 또는 14B)을 기점으로 하여, 마찬가지로 웨이퍼(11)를 결정 방위에 따라서 벽개함으로써 개개의 칩(20)으로 분리한다(스텝 4).
그 후, 도27a, 도27b에 도시한 바와 같이 휠(19)을 회전시키면서 칩 이면을 연삭하여 박두께화를 행한다(스텝 5). 이 이면 연삭 전에, 표면 보호 테이프(17)를 신장시켜 웨이퍼(11)의 벽개면 사이를 넓힌 상태에서 이면 연삭을 행함으로써, 분리된 칩(20)이 간섭하여 치핑이 발생하는 것을 억제할 수 있다.
그리고, 도28a, 도28b에 도시한 바와 같이 습윤 에칭, 플라즈마 에칭, 폴리싱, 버프 연마, 혹은 CMP 등에 의해 칩(20)의 이면에 경면 가공을 실시하여 이면 연삭의 조흔을 제거한다(스텝 6).
이후는, 이미 알려진 반도체 장치의 제조 방법과 마찬가지이고, 칩(20)의 픽업 공정, 리드 프레임이나 TAB 테이프로의 마운트 공정, 패키지로의 밀봉 공정 등의 실장 공정을 경유하여 반도체 장치가 완성된다(스텝 7).
상기와 같은 제조 방법에 따르면, 웨이퍼 개개의 칩으로의 개편화를 RIE 또는 레이저와 벽개에 의해 행하므로, 칩측면 및 소자 형성면에 손상이 없는 칩을 형성할 수 있어 칩의 저항 강도를 향상시킬 수 있다.
또한, 웨이퍼의 이면 연삭 전의 두꺼운 상태의 강성이 높은 상태일 때에 벽개를 행하므로, 결정 방위에 따라서 벽개가 행해지기 쉬워 벽개 미스가 적다.
또한, 결정 방위에 따라서 벽개하므로, 절단을 위한 공간이 불필요하고, 기존의 다이싱 라인(또는 칩 분할 라인)이 불필요해지므로, 1매의 웨이퍼당 칩 제거수를 증가시킬 수 있다.
또한, 다이싱에서는 작성할 수 있는 칩두께에 한계가 있었지만, 벽개를 조합시킴으로써 칩두께의 제한이 없어진다.
[제6 실시 형태]
도29는 본 발명의 제6 실시 형태에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 프로세스 흐름도이다. 본 제6 실시 형태가 상술한 제5 실시 형태와 다른 것은 스텝 2의 공정에 있어서, RIE 대신에 레이저에 의해 칩의 외주(다이싱 라인 또는 칩 분할 라인)에 따라서 벽개의 기점이 되는 홈(14A, 14B)을 형성하는 점에 있다.
다른 기본적인 제조 공정은 제5 실시 형태와 마찬가지이므로 상세한 설명은 생략한다.
이와 같은 제조 방법이라도 기본적으로는 제5 실시 형태와 같은 효과를 얻을 수 있다.
[제7 실시 형태]
도30은 본 발명의 제7 실시 형태에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 프로세스 흐름도이다. 또한, 도31a, 도31b 내지 도37a, 도37b는 각각 웨이퍼를 개개의 칩으로 개편화하는 공정을 차례로 나타내고 있다. 도31a 내지 도37a는 사시도, 도31b 내지 도37b는 단면도이다.
우선, 도31a, 도31b에 도시한 바와 같이 웨이퍼(11)의 주표면에 이미 알려진 프로세스에 의해 다양한 반도체 소자(12)를 형성한다(스텝 1).
다음에, 도32a, 도32b에 도시한 바와 같이 상기 웨이퍼(11)의 소자 형성면(11A)측에, 다이싱 라인 또는 칩 분할 라인에 따라서, 벽개의 기점이 되는 홈 또는 절결부(30A, 30B)를 형성한다(스텝 2). 이 벽개의 기점이 되는 홈 또는 절결부(30A, 30B)는 전술한 제1 내지 제6 실시 형태에 있어서의 다이싱, 다이아몬드 스크라이브, 줄 톱, 루터, RIE, 레이저 중 어느 하나를 이용해도 좋다.
계속해서, 도33a, 도33b에 도시한 바와 같이 웨이퍼링(31)과 웨이퍼(11)를 위치 결정한 후, 롤러(16) 등을 이용하여 웨이퍼링(31)과 웨이퍼(11)의 소자 형성면(11A)에 신장성이 있는 표면 보호 테이프(17)를 부착한다(스텝 3). 이에 의해, 상기 웨이퍼(11)의 소자 형성면(11A)측이 보호된다.
다음에, 도34a, 도34b에 도시한 바와 같이 웨이퍼(11)의 이면(11B)측에 지그(18)를 압박하여 표면측으로부터 화살표 F로 나타낸 바와 같이 하중을 가함으로써, 상기 웨이퍼(11)의 주변부에 형성한 홈 또는 절결부(30A, 30B)를 기점으로 하여 웨이퍼(11)를 결정 방위에 따라서 벽개한다. 혹은 웨이퍼(11)의 이면(11B)으로부터 칩 분할 라인에 따라서 하중을 가함으로써, 상기 웨이퍼(11)의 주변부에 형성된 홈 또는 절결부(30A, 30B)를 기점으로 하여 웨이퍼(11)를 결정 방위에 따라서 벽개한다. 상기 지그(18) 또는 웨이퍼(11)를 차례로 이동시키면서, 마찬가지로 홈 또는 절결부(30A, 30B)를 기점으로 하여 웨이퍼(11)를 결정 방위에 따라서 벽개한다(스텝 4).
그 후, 도35a, 도35b에 도시한 바와 같이 표면 보호 테이프(17)를 신장(익스팬드)하고, 벽개에 의해 분할된 웨이퍼(11)에 있어서의 각 칩(20)의 벽개면 사이의 거리를 적어도 100 ㎛ 정도 격리시킨다(스텝 5). 도35a, 도35b에서는 표면 보호 테이프(17)를 4방향으로 연장시키도록 표현하고 있지만, 웨이퍼링(31)을 웨이퍼(11)에 압박함으로써도 각 칩(20)의 벽개면 사이의 거리를 분리할 수 있다.
다음에, 도36a, 도36b에 도시한 바와 같이 지석이 부착된 휠(19)을 4000 내지 6000 rpm의 고속으로 회전시키면서 웨이퍼의 이면(11B)을 연삭하여 개개의 칩(20)으로의 분할과 얇게 하는 것을 동시에 행한다(스텝 6). 상기 지석은, 예를 들어 인공 다이아몬드를 페놀 수지로 굳혀 성형한 것을 이용한다. 이 이면 연삭 공정은 2축에서 행하는 경우가 많지만, 1축에서 미리 320 내지 600번으로 거친 절삭한 후, 2축에서 1500 내지 2000번으로 경면에 마무리하는 방법도 있다. 또한 3축에서 연삭하는 방법이라도 좋다.
또한, 여기서는 각 칩(20) 사이의 간격을 보다 넓게 할 수 있으므로, 예를 들어 폴리우레탄 등 탄성이 있는 패드재 등을 이용하여 웨이퍼(11)의 이면을 연삭하면, 칩(20) 이면측의 임의의 엣지부에 있어서, 모따기를 용이하게 행할 수 있어 칩(20)의 저항 강도를 높일 수 있다.
그리고, 도37a, 도 37b에 도시한 바와 같이 습윤 에칭, 플라즈마 에칭, 폴리싱, 버프 연마, 혹은 CMP(Chemical Mechanical Polishing; 화학적 기계적 연마) 등에 의해 칩(20)의 이면에 경면 가공을 실시하여 이면 연삭의 조흔을 제거한다(스텝 7).
이후는, 이미 알려진 반도체 장치의 제조 방법과 마찬가지고, 칩(20)의 픽업 공정, 리드 프레임이나 TAB 테이프로의 마운트 공정, 패키지로의 밀봉 공정 등의 실장 공정을 경유하여 반도체 장치가 완성된다(스텝 8).
상기와 같은 제조 방법에 따르면, 웨이퍼의 분할을 벽개에 의해 행하므로, 칩측면 및 소자 형성면에 손상이 적은 칩을 형성할 수 있고, 칩의 저항 강도를 향상시킬 수 있다.
또한, 웨이퍼(11)의 이면 연삭 전에 두껍고 강성이 높은 상태일 때에 벽개를 행하므로, 결정 방위에 따라서 벽개가 행해지기 쉬워 벽개 미스가 적다.
또한, 벽개에 의해 웨이퍼(11)를 분할하므로 절단을 위한 공간이 불필요하고, 기존의 다이싱 라인(또는 칩 분할 라인)이 불필요해지므로, 1매의 웨이퍼당 칩 제거수를 증가시킬 수 있다.
게다가, 웨이퍼(11)의 벽개 후에 표면 보호 테이프(17)를 신장시켜 각 칩(20) 사이를 격리시킨 상태에서 웨이퍼링(31)에 부착하므로, 반송시의 칩(20) 사이의 간섭을 억제하고, 칩측면 및 표면에 손상이 적은 칩을 작성할 수 있다. 이 결과, 칩의 저항 강도를 향상시킬 수 있다. 또한, 칩의 벽개 후에 표면 보호 테이프(17)를 신장시키고, 또한 이 상태에서 이면 연삭을 행하므로, 연삭시의 칩(20) 요동에 의한 칩(20) 사이의 간섭을 저감하여 칩측면 및 표면에 손상이 없는 칩을 작성할 수 있는 동시에, 이면 연삭이나 경면 연마에서 발생한 실리콘 칩이나 연마재 등의 더스트가 칩측면에 잔류하는 확률을 현격하게 저하시킬 수 있다. 따라서, 이 점으로부터도 칩의 저항 강도를 향상시킬 수 있다.
또한, 본 실시 형태에서는 각 칩 사이의 간격을 보다 넓게 할 수 있으므로, 칩 이면측의 연삭시에 그 이면측 임의의 엣지부에 있어서, 모따기를 용이하게 행할 수 있어 칩의 저항 강도를 높일 수 있다.
위에서 설명한 바와 같이, 본 발명의 일태양에 따르면, 칩의 측면에 발생하는 조흔이나 소자 형성면측에 형성되는 치핑을 저감할 수 있는 반도체 장치의 제조 방법을 얻을 수 있다.
또한, 얇아진 칩의 저항 강도의 저하를 억제할 수 있는 반도체 장치의 제조 방법을 얻을 수 있다.
추가적인 장점 및 수정은 당해 분야의 숙련자들에 의해 쉽게 이루어질 것이다. 따라서, 더 넓은 태양에서 본 발명은 본 명세서에서 도시되고 설명된 상세한 설명 및 개시된 실시예로 한정되지 않는다. 따라서, 첨부된 특허 청구의 범위 및 그 동등물에 의해 한정되는 바와 같이 일반적인 기술 사상 및 범주로부터 벗어남 없이 다양한 수정이 이루어질 수 있다.

Claims (21)

  1. 반도체 소자가 형성된 웨이퍼의 소자 형성면측에 절결부를 인입시키는 단계와,
    상기 웨이퍼의 소자 형성면측에 신장성을 갖는 표면 보호 테이프를 부착하는 단계와,
    상기 절결부를 기점으로 하여 상기 웨이퍼를 결정 방위에 따라서 벽개하는 단계와,
    상기 표면 보호 테이프를 신장시켜, 벽개면을 이격시킨 상태에서 상기 웨이퍼의 이면 연삭을 행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 이면 연삭한 웨이퍼의 이면에 경면 가공을 실시하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 삭제
  4. 제1항에 있어서, 상기 표면 보호 테이프는 웨이퍼링에 부착되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 절결부를 형성하는 단계는 칩의 긴 변측에 대응하는 웨이퍼 외주부에, 다이싱에 의해 홈을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 표면 보호 테이프를 부착하는 단계 전에 칩의 짧은 변측에 대응하는 웨이퍼 표면에, 완성시의 칩보다도 깊은 홈을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 절결부를 형성하는 단계는 칩의 긴 변측에 대응하는 웨이퍼 외주부에 다이아몬드 스크라이빙에 의해 홈을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 표면 보호 테이프를 부착하는 단계 전에 칩의 짧은 변측에 대응하는 웨이퍼 표면에, 완성시의 칩보다도 깊은 홈을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 절결부를 형성하는 단계는 칩의 긴 변측에 대응하는 웨이퍼 외주부에, 줄 톱에 의해 홈을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 표면 보호 테이프를 부착하는 단계 전에 칩의 짧은 변측에 대응하는 웨이퍼 표면에, 완성시의 칩보다도 깊은 홈을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1항에 있어서, 상기 절결부를 형성하는 단계는 칩의 긴 변측에 대응하는 웨이퍼 외주부에, 루터에 의해 홈을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 표면 보호 테이프를 부착하는 단계 전에 칩의 짧은 변측에 대응하는 웨이퍼 표면에, 완성시의 칩보다도 깊은 홈을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제1항에 있어서, 상기 절결부를 형성하는 단계는 다이싱 라인 또는 칩 분할 라인에 따라서 RIE를 행하여 홈을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제1항에 있어서, 상기 절결부를 형성하는 단계는 다이싱 라인 또는 칩 분할 라인에 따라서 레이저를 조사하여 홈을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제1항에 있어서, 상기 웨이퍼를 결정 방위에 따라서 벽개하는 단계는 웨이퍼의 이면으로부터 지그를 압박함으로써 벽개하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제1항에 있어서, 상기 웨이퍼를 결정 방위에 따라서 벽개하는 단계는 다이싱 라인에 따라서 하중을 가함으로써 벽개하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제2항에 있어서, 상기 이면 연삭한 웨이퍼의 이면에 경면 가공을 실시하는 단계는 상기 웨이퍼의 이면 연삭한 면을 습윤 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제2항에 있어서, 상기 이면 연삭한 웨이퍼의 이면에 경면 가공을 실시하는 단계는 상기 웨이퍼의 이면 연삭한 면을 플라즈마 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제2항에 있어서, 상기 이면 연삭한 웨이퍼의 이면에 경면 가공을 실시하는 단계는 상기 웨이퍼의 이면 연삭한 면을 폴리싱하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제2항에 있어서, 상기 이면 연삭한 웨이퍼의 이면에 경면 가공을 실시하는 단계는 상기 웨이퍼의 이면 연삭한 면을 버프 연마하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제2항에 있어서, 상기 이면 연삭한 웨이퍼의 이면에 경면 가공을 실시하는 단계는 상기 웨이퍼의 이면 연삭한 면을 CMP로 연마하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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