KR100789200B1 - 반도체 칩 제조 방법 및 반도체 칩 - Google Patents

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Abstract

기판(1)의 주면상에 질화 갈륨계 화합물 반도체층이 적층된 웨이퍼로부터 질화 갈륨계 화합물 반도체 칩을 제조하는 방법은 웨이퍼의 질화 갈륨계 화합물 반도체층(2,3)측에 제 1 그루브(11)를 소망의 칩형상으로 에칭에 의해 선형으로 형성하는 공정, 상기 웨이퍼의 기판(1)측에 제 1 그루브의 중앙선과 일치하지 않는 위치에서 제 1 그루브(11)의 선폭(W1)과 거의 동등하거나 또는 보다 작은 선폭(W2)을 갖는 제 2 그루브(22)를 형성하는 공정, 및 상기 제 1 및 제 2 그루브를 따라 상기 웨이퍼를 분리하는 공정을 포함한다. 따라서, 그것은 웨이퍼가 극히 높은 수율로 정확히 절단되게 하여 1개의 웨이퍼로부터 얻어지는 칩의 수를 증가시키고, 생산성을 개선할 수 있다.
반도체 칩, 그루브, 절단면, 육방 결정

Description

반도체 칩 제조 방법 및 반도체 칩{METHOD FOR PRODUCTION OF SEMICONDUCTOR CHIP AND SEMICONDUCTOR CHIP}
본 발명은 청색 발광 다이오드 및 청색 레이저 다이오드 등의 발광 디바이스에 사용되는 질화 갈륨계 화합물 반도체 칩을 제조하는 반도체 칩 제조 방법, 및 그 제조 방법으로 제조되는 반도체 칩에 관한 것이다.
반도체 재료의 적층으로 이루어지는 웨이퍼로부터 발광 디바이스용의 칩을 절단하는 경우 스크라이버 또는 다이서가 사용되어 왔다.
그런데, 반도체 재료가 질화물일 때, 그 질화물 반도체는 일반적으로 사파이어 기판으로 형성된 웨이퍼에 적층된다. 상기 웨이퍼는 육방 결정계를 형성하는 사파이어 결정의 성질상 벽개성(劈開性)을 갖지 않기 때문에, 스크라이버로 절단하는 것은 용이하지 않았다.
극히 단단한 물질인 사파이어 기판 및 질화물 반도체가 다이서로 절단되는 경우, 절단면에 크랙(crack) 및 칩핑이 형성되기 쉽다. 사파이어 기판 및 질화물 반도체는 그들의 헤테로에피택셜 구조에 의한 격자 정수의 큰 부정합 및 열팽창 계수의 큰 차이를 갖는다. 그들이 다이서로 절단되면, 질화물 반도체층이 사파이어 기판으로부터 용이하게 분리된다는 문제가 있었다.
상술한 종래의 기술적 문제를 해결하기 위하여, 웨이퍼로부터 발광 디바이스용의 질화물 반도체 칩을 절단하기 위한 다른 방법으로서 일본 특허 제 2780618 호에 기재된 방법이 제안되어 왔다. 상기 방법은, 도 4에 나타낸 바와 같이, 사파이어 기판(100)상에 질화 갈륨계 화합물 반도체층(200)을 형성하여 이루어지는 웨이퍼를 절단할 때에, 질화 갈륨계 화합물 반도체층(200)측에 제 1 그루브(110)를 형성하고, 사파이어 기판(100)측에 그루브(110)의 중앙선과 일치하는 위치에서 제 1 그루브(110)의 선폭(W10)보다 얇은 선폭(W20)을 갖는 제 2 그루브(220)를 형성함으로써, 필요한 형상 및 사이즈의 칩으로 절단되는 것을 가능하게 한다.
상술한 일본 특허의 방법이 실제로 실시된 경우, 칩 분할시에 적은 수의 칩 단면만이 제 1 그루브(110)의 중앙선(f)을 따라 절단되고, 대부분의 칩단면이 파선(d 및 e)을 따라 비스듬히 절단된다. 이 때문에, 상기 절단면이 질화 갈륨계 화합물 반도체층(200)에 인입되어 제조된 칩이 불량품으로 되어 칩의 수율이 저하되었다. 또한, 칩 단면이 경사지기 때문에, 상기 방법은 작은 사이즈의 칩 제조를 어렵게 하고, 1개의 웨이퍼로부터 얻어지는 칩의 수를 제한하고, 생산성을 악화시키는 그러한 문제를 수반한다.
본 발명은 상술한 문제를 감안하여 제안된 것으로, 극히 높은 수율로 정확히 칩을 절단하고, 1개의 웨이퍼로부터 얻어지는 반도체 칩의 수를 증가시키고, 생산성을 개선할 수 있는 질화 갈륨계 화합물 반도체 칩 제조 방법을 제공하고, 또한 그 제조 방법에 의해 얻어지는 반도체 칩을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은 기판의 주면상에 질화 갈륨계 화합물 반도체가 적층된 웨이퍼로부터 질화 갈륨계 화합물 반도체 칩을 제조하는 방법에 있어서, 상기 웨이퍼의 질화 갈륨계 화합물 반도체층측에 제 1 그루브를 소망의 칩형상으로 에칭에 의해 선형으로 형성하는 공정과, 상기 웨이퍼의 기판측에 제 1 그루브 중앙선과 일치하지 않는 위치에서 제 1 그루브의 선폭(W1)과 거의 동등하거나 또는 보다 작은 선폭(W2)을 갖는 제 2 그루브를 형성하는 공정과, 상기 웨이퍼를 각각 칩형상의 조각으로 분리하는 공정을 포함하는 반도체 칩 제조 방법을 제공한다.
본 발명에 의한 반도체 칩 제조 방법은 사파이어 기판을 형성하고, 사파이어 기판의 C면((0001)면)을 주면으로 한 때에, 오리엔테이션 플랫(orientation flat)(11-20)과 평행한 제 1 방향 및 상기 제 1 방향과 직교하는 제 2 방향을 따라 각각 상기 제 1 및 제 2 그루브를 형성하고, 상기 제 1 및 제 2 그루브를 따라 웨이퍼를 분리하는 것을 포함한다.
본 발명에 의한 반도체 칩 제조 방법은 기판을 평면에서 본 경우에, 상기 제 1 그루브의 중앙선과 일치하지 않는 각 위치가 제 1 그루브의 중앙선에 대하여 제 1 그루브의 선폭(W1)의 20 내지 100%만큼 떨어져 위치된다는 사실을 포함한다.
본 발명에 의한 반도체 칩 제조 방법은 상기 제 2 그루브를 형성하는 공정에서 비스듬히 분리된 칩이 60 내지 85°범위의 각도를 갖는 절단면을 나타내도록 제 2 그루브가 형성된다는 사실을 포함한다.
본 발명에 의한 반도체 칩 제조 방법은 상기 제 2 그루브를 형성하기 전에 기판측을 연마하여 60 내지 100㎛의 범위로 기판의 두께를 조정하는 공정을 더 구비한다는 사실을 포함한다.
본 발명에 의한 반도체 칩 제조 방법은 상기 제 1 그루브가 질화 갈륨계 화합물 반도체 칩의 전극을 형성하는 전극 형성면에 면하게 된다는 사실을 포함한다.
본 발명에 의한 반도체 칩 제조 방법은 상기 제 2 그루브가 에칭, 다이싱, 펄스 레이저 및 스크라이버로 구성되는 그룹으로부터 선택된 하나 이상의 방법에 의해 형성된다는 사실을 포함한다.
본 발명에 의한 반도체 칩 제조 방법은 상기 기판이 육방 결정의 SiC, 육방 결정의 질화물 반도체 또는 육방 결정의 GaN으로 형성된다는 사실을 포함한다.
또한, 본 발명은 상술한 반도체 칩 제조 방법에 의해 얻어진 반도체 칩을 제공한다.
본 발명은 질화 갈륨계 화합물 반도체층측의 제 1 그루브 및 기판측의 제 2 그루브를 서로 일치하지 않는 위치에 형성하고, 예컨대, 기판을 평면에서 본 경우에, 제 1 그루브의 중앙선에 대하여 제 1 그루브 선폭(W1)의 20 내지 100%만큼 떨어진 위치에 제 2 그루브를 형성하고, 제 1 및 제 2 그루브에 따른 웨이퍼의 분리시에 그 자체가 경사진 절단을 구성하는 절단면의 경향을 이용하여 반도체 칩을 제조하는 것을 의도하므로, 벽개성이 없는 기판에 벽개성이 없는 질화 갈륨계 화합물 반도체를 적층한 웨이퍼이어도 극히 높은 수율로 정확히 절단할 수 있고, 또한 작은 칩으로 분리할 수 있어, 그 결과 1개의 웨이퍼로부터 얻어지는 칩의 수를 증가시키고 생산성을 개선할 수 있다.
도 1은 본 발명의 반도체 칩 제조 방법을 설명하기 위한 웨이퍼의 개략 단면도이다.
도 2는 본 발명의 반도체 칩 제조 방법을 설명하기 위한 웨이퍼의 개략 단면도이다.
도 3은 본 발명의 제 1 실시예에서 질화물 반도체층측에 형성된 제 1 그루브를 예시하는 도면이다.
도 4는 종래 방법을 설명하기 위한 웨이퍼의 개략 단면도이다.
도 1 및 도 2은 본 발명의 반도체 칩 제조 방법을 설명하기 위한 웨이퍼의 개략 단면도이다. 여기서, 사파이어 기판(1)상에 n형 질화 갈륨계 화합물 반도체층(n형층)(2) 및 p형 질화 갈륨계 화합물 반도체층(p형층)(3)을 적층함으로써 형성된 웨이퍼를 칩으로 분리(분할)하는 경우가 설명된다.
본 발명의 제조 방법은 우선 질화 갈륨계 화합물 반도체층(2 및 3)측에 제 1 그루브(11)를 소망의 칩형상으로 에칭에 의해 선형으로 형성한다. 상기 제 1 그루브(11)는 W1의 선폭을 갖고, p형층(3)을 에칭하여 n형층(2)을 노출시키도록 형성되어 있다.
이어서, 제 2 그루브(22)는 기판(1)측에 제 1 그루브(11)의 중앙선과 일치하지 않는 위치에 형성된다. 예컨대, 상기 위치는 기판을 평면에서 본 경우에, 제 1 그루브(11)의 중앙선에 대하여 상기 제 1 그루브(11)의 선폭(W1)의 20 내지 100%, 바람직하게는 20 내지 80%만큼 떨어져 있다. 상기 제 2 그루브(22)는 제 1 그루브(11)의 선폭(W1)과 거의 동등하거나 또는 보다 작은 선폭(W2)을 취하도록 형성된다. 제 1 그루브(11) 중앙선에 대하여 제 2 그루브(22)가 어느 측에 형성될지는 미리 시험 분리를 수행함으로써 결정될 수 있다.
그 후, 웨이퍼는 제 1 및 제 2 그루브(11 및 22)를 따라 칩형상의 조각으로 분리된다. 이 때, 웨이퍼는 도 1에 나타낸 파선(b)과 도 2에 나타낸 파선(c)을 따라 비스듬히 절단된다. 상기 절단면의 각도(칩의 경사 분할 각도)는 기판(1)의 면에 대하여 60 내지 85°의 범위에 있다. 상기 발명에서는 제 2 그루브(22)가 제 1 그루브(11)의 중앙선으로부터 떨어진 위치에 형성되어 있으므로, 그 절단은 제 1 그루브(11) 내에 있게 되고, 절단면은 그들 이외의 칩측 영역으로 들어가지 않을 것이다.
즉, 본 발명은 제 1 및 제 2 그루브(11 및 22)에 따른 웨이퍼의 분할시에 그 자체가 경사지는 절단을 구성하는 절단면의 경향을 이용함으로써 반도체 칩을 제조하도록 의도하였으므로, 벽개성이 없는 기판(1)상에 벽개성이 없는 질화 갈륨계 화합물 반도체(2 및 3)의 적층으로 생기는 웨이퍼이어도 극히 높은 수율로 정확히 절단하고, 작은 칩으로 분할할 수 있고, 그 결과 1개의 웨이퍼로부터 얻어지는 칩의 수를 증가시키고, 생산성을 개선할 수 있다.
상기 반도체 칩 제조 방법에 있어서 제 1 그루브(11)를 형성하기 위하여, 가장 바람직하게는 습식 에칭 또는 건식 에칭 등의 에칭 방법이 이용된다. 이것은 에칭이 질화물 반도체의 표면 및 측면에 가장 적은 손상을 가하기 때문이다. 건식 에 칭에는 반응성 이온 에칭, 이온 밀링, 집속 빔 에칭, ECR 에칭 등의 기술이 이용될 수 있다. 습식 에칭에는 황산과 인산의 혼합산이 이용될 수 있다. 단, 제조된 칩을 필요한 형상으로 나누도록 설계된 소정의 마스크는 에칭을 수행하기 전에 질화물 반도체의 표면에 형성된다.
그 후, 제 2 그루브(22)를 기판(1)측에 형성하기 위해서는 에칭, 다이싱, 펄스 레이저 및 스크라이버 등의 기술이 이용될 수 있다. 제 2 그루브(22)는 기판(1)측에 형성되고, 다이서 또는 스크라이버의 에지가 직접 질화물 반도체층(2 및 3)에 접촉되지 않기 때문에, 상기 공정은 제 2 그루브(22)를 형성하는 기술을 특히 구별할 필요가 없다. 그러나, 다른 기술 중에서도 특히 바람직하게는 스크라이버가 이용된다. 이것은, 스크라이버가 제 2 그루브(22)의 선폭(W2)보다 제 1 그루브(11)의 선폭(W1)을 더 적은 사이즈로 더 용이하게 할 수 있고, 에칭보다 더 신속하게 그루브를 형성할 수 있기 때문이다. 또한, 다이싱과 비교하여 웨이퍼 분할시에 깎아내지는 기판(1)의 표면 영역을 저감하고, 그 결과 1개의 웨이퍼로부터 더 많은 칩이 얻어질 수 있는 이점이 있다.
또한, 제 2 그루브(22)를 형성하기 전에 기판(1)측을 연마하여 두께를 저감하는 것이 바람직하다. 연마 후의 기판은 150㎛ 이하로 조절된 두께를 갖고 보다 바람직하게는 60 내지 100㎛의 범위로 조절된 두께를 갖는다. 이것은, 기판 두께의 억제가 절단 거리를 단축하고, 그 결과 절단이 제 1 그루브(11) 내에 있게 하는 확실성을 개선하기 때문이다.
이어서, 제 1 실시예는 도 3을 추가로 참조하여 하기에 설명된다.
도 3은 실시예에서의 질화물 반도체층측에 형성된 제 1 그루브를 예시하는 도면이다. 상기 실시예에서는, 400㎛의 두께 및 2인치 정방의 표면 영역을 갖는 사파이어 기판상에 순서대로 성장된 5㎛ 두께의 n형 GaN층(2a)과, 1㎛ 두께를 갖는 p형 GaN층(3a)을 갖는 웨이퍼가 준비된다. 그 후, 상기 사파이어 기판의 C면을 주면으로 한 경우에, 제 1 및 제 2 그루브는 오리엔테이션 플랫(11-20)과 평행한 제 1 방향과, 상기 제 1 방향과 직교하는 제 2 방향을 따라 형성된다.
그 후, p형 GaN층(2a)은 SiO2로 이루어진 마스크로 포토리소그래피 기술에 의해 커버된 후, 에칭되어 도 3에 나타낸 형상으로 제 1 그루브(11a)를 형성한다. 제 1 그루브(11a)는 약 2㎛의 두께, 20㎛의 선폭(W1) 및 350㎛의 피치를 갖는다.
p형 GaN층(3a)는 제 1 그루브(11a)에 일치하는 위치에서 거의 반원형상으로 에칭되고, n형 GaN층(2a)를 노출시켜, 전극형성면으로서 이용된다.
상술한 바와 같이, 제 1 그루브(11a)가 형성된 후, 웨이퍼의 사파이어 기판측이 연마기에 의해 연마되고, 기판이 80㎛의 두께로 랩핑되고 연마된다. 연마에 의해, 기판의 표면이 경면 균일되어 제 1 그루브(11a)가 사파이어 기판으로부터 용이하게 구별될 수 있다.
그 후, 점착 테이프는 p형 GaN층측에 점착되고, 웨이퍼는 스크라이버의 테이블에 점착되고, 진공 척(chuck)으로 고정된다. 테이블은 X축(좌우) 및 Y축(전후) 방향으로 이동가능하고, 회전가능하게 구성된다. 고정 후, 사파이어 기판은 스크라이버의 다이아몬드 바늘로 X축 방향에 350㎛의 피치, 5㎛의 깊이 및 5㎛의 선폭으 로 일회 스크라이브된다. 테이블은 90°회전되고 사파이어 기판은 Y축 방향으로 동일한 방식으로 스크라이브된다. 따라서, 스크라이브 라인은 350㎛ 정방의 칩의 윤곽을 그리도록 삽입되어, 제 2 그루브의 형성을 달성한다. 그러나, 제 2 그루브는 제 1 그루브(11a)의 중앙선(11b)과 일치하지 않는 위치에 형성된다.
스크라이빙이 완료된 후, 진공 척이 해제되고, 웨이퍼가 테이블로부터 벗겨지고, 사파이어 기판측으로부터 가해진 압력에 의해 쪼개지고 분리되어, 2인치의 직경을 갖는 웨이퍼로부터 350㎛ 정방 표면 영역의 다수의 칩을 얻는다. 외부 형상 결함이 없도록 칩을 선택함으로써, 수율은 90% 이상이었다.
비교예:
제 1 그루브 중앙선과 일치하는 위치에서 기판측에 제 2 그루브를 형성하는 동안, 실시예 공정에 따라 350㎛의 정방의 표면 영역을 갖는 칩이 얻어졌다. 상기 경우에 칩의 수율은 60%이었다.
한편, 이전의 설명에서는, 기판(1)이 사파이어로서 형성되도록 서술되었지만, 기판은, 예컨대, 육방 결정의 SiC, 육방 결정의 질화물 반도체 또는 육방 결정의 GaN 등의 이외의 재료로 형성될 수 있다.
본 발명은 제 1 및 제 2 그루브에 따른 웨이퍼의 분리시에 그 자체가 경사진 절단을 구성하는 절단면의 경향의 이용에 의한 반도체 칩의 제조를 의도하므로, 웨이퍼도 극히 높은 수율로 정확히 절단하고 또한 작은 칩으로 분리된 벽개성이 없는 기판상에 적층된 벽개성이 없는 질화 갈륨계 화합물 반도체를 가질 수 있게 하여, 그 결과 1개의 웨이퍼로부터 얻어지는 칩의 수를 증가시키고 생산성을 개선할 수 있다.

Claims (11)

  1. 기판의 주면상에 질화 갈륨계 화합물 반도체층이 적층된 웨이퍼로부터 질화 갈륨계 화합물 반도체 칩을 제조하는 방법에 있어서:
    상기 웨이퍼의 질화 갈륨계 화합물 반도체층(2,3)측에 제 1 그루브(11)를 소망의 칩형상으로 에칭에 의해 선형으로 형성하는 공정;
    기판을 평면에서 본 경우에, 상기 제 1 그루브의 중앙선에 대하여 상기 제 1 그루브의 선폭(W1)의 20 내지 100%만큼 떨어진 위치의 기판(1)측에 제 1 그루브의 중앙선과 일치하지 않는 위치에서 제 1 그루브의 선폭(W1)과 거의 동등하거나 또는 보다 작은 선폭(W2)을 갖는 제 2 그루브(22)를 형성하는 공정; 및
    상기 제 1 및 제 2 그루브를 따라 상기 웨이퍼를 각각 칩형상의 조각으로 분리하는 공정을 포함하는 것을 특징으로 하는 반도체 칩 제조 방법.
  2. 제 1 항에 있어서,
    상기 기판은 사파이어로 형성되고, 사파이어 기판의 C면을 상기 주면으로 한 때에, 상기 제 1 및 제 2 그루브는 오리엔테이션 플랫(11-20)과 평행한 제 1 방향 및 상기 제 1 방향과 직교하는 제 2 방향을 따라 각각 형성되고, 상기 웨이퍼는 상기 제 1 및 제 2 그루브를 따라 분리되는 것을 특징으로 하는 반도체 칩 제조 방법.
  3. 삭제
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 그루브를 형성하는 공정에서 상기 제 2 그루브는 비스듬히 분리되는 칩이 60 내지 85° 범위의 각을 갖는 절단면을 나타내도록 형성되는 것을 특징으로 하는 반도체 칩 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 그루브를 형성하기 전에 기판측을 연마하여 기판의 두께를 60 내지 100㎛의 범위에서 조정하는 공정을 더 포함하는 것을 특징으로 하는 반도체 칩 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 그루브는 질화 갈륨계 화합물 반도체 칩의 전극을 형성하는 전극 형성면에 면하는 것을 특징으로 하는 반도체 칩 제조 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 그루브는 에칭, 다이싱, 펄스 레이저, 및 스크라이버로 구성되는 그룹으로부터 선택된 하나 이상의 방법에 의해 형성되는 것을 특징으로 하는 반도체 칩 제조 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 기판은 육방 결정의 SiC으로 형성되는 것을 특징으로 하는 반도체 칩 제조 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 기판은 육방 결정의 질화물 반도체로 형성되는 것을 특징으로 하는 반도체 칩 제조 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 기판은 육방 결정의 GaN으로 형성되는 것을 특징으로 하는 반도체 칩 제조 방법.
  11. 제 1 항 또는 제 2 항에 기재된 반도체 칩 제조 방법에 의해 얻어진 반도체 칩.
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