JP2718901B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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Description
【０００１】
【産業上の利用分野】この発明は、分断溝に沿って切断
して各半導体装置に分断する半導体装置分断方法に関す
るものであり、特に、分断溝の形成方法に関する。
して各半導体装置に分断する半導体装置分断方法に関す
るものであり、特に、分断溝の形成方法に関する。
【０００２】
【従来の技術】一般的に、トランジスタ、ダイオード等
の半導体装置は、一枚のウェハに多数の半導体素子を形
成し、スクライブ工程によって個々の素子（チップ）に
分割することにより製造される。このスクライブ工程に
おいては、チップ境界部であるスクライブラインに沿っ
てダイシングソー等で切断が行われることにより、個々
のチップに分割される。
の半導体装置は、一枚のウェハに多数の半導体素子を形
成し、スクライブ工程によって個々の素子（チップ）に
分割することにより製造される。このスクライブ工程に
おいては、チップ境界部であるスクライブラインに沿っ
てダイシングソー等で切断が行われることにより、個々
のチップに分割される。
【０００３】しかし、前記ダイシングソー等による切断
時において、前記チップの一部に欠損部が生ずる（以下
チッピングという）場合がある。そこで、このような問
題を防止する為、特開昭５１−７８６８７号公報には、
図３に示すような半導体装置の分断方法が開示されてい
る。
時において、前記チップの一部に欠損部が生ずる（以下
チッピングという）場合がある。そこで、このような問
題を防止する為、特開昭５１−７８６８７号公報には、
図３に示すような半導体装置の分断方法が開示されてい
る。
【０００４】図３Ａに示すようにパッシベーション膜４
５を形成後、図３Ｂ，Ｃに示すように、ボンディング用
の開口部４８を形成する工程にて、あわせてスクライブ
ラインにも開口部４７を形成する。つぎに、図３Ｄに示
すように、プラズマエッチングを行いエピタキシャル層
４３をエッチングする。その後、このエッチングされた
スクライブライン４９に沿ってダイシングソーで切断を
行う。このように、一旦スクライブライン４９をエッチ
ングして分断溝を形成後、ダイシングソーで切断するこ
とにより、チッピングを防止することができる。
５を形成後、図３Ｂ，Ｃに示すように、ボンディング用
の開口部４８を形成する工程にて、あわせてスクライブ
ラインにも開口部４７を形成する。つぎに、図３Ｄに示
すように、プラズマエッチングを行いエピタキシャル層
４３をエッチングする。その後、このエッチングされた
スクライブライン４９に沿ってダイシングソーで切断を
行う。このように、一旦スクライブライン４９をエッチ
ングして分断溝を形成後、ダイシングソーで切断するこ
とにより、チッピングを防止することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記半
導体装置の分断方法においては、次のような問題点があ
った。
導体装置の分断方法においては、次のような問題点があ
った。
【０００６】プラズマエッチングは等方性エッチングで
あり、また、パッシベーション膜４５よりもシリコンの
方がエッチングレートが高い。したがって、パッシベー
ション膜４５と比べて、エピタキシャル層４３が横方向
へ速くエッチングされる。これにより、パッシベーショ
ン膜４５がオーバハング状態となる。
あり、また、パッシベーション膜４５よりもシリコンの
方がエッチングレートが高い。したがって、パッシベー
ション膜４５と比べて、エピタキシャル層４３が横方向
へ速くエッチングされる。これにより、パッシベーショ
ン膜４５がオーバハング状態となる。
【０００７】このようなオーバハング状態を防止する為
には、一旦パッシベーション膜４５をエッチングした
後、この開口部より小さな開口部となるよう、再度レジ
ストを形成して、エッチングすることも考えられる。し
かし、これでは、１回分レジストの形成工程が必要とな
るばかりでなく、アライメントズレの分だけスクライブ
ラインを大きく形成する必要がある。このようにスクラ
イブラインが大きくなると、その分だけ１ウェハ当りの
チップ数が減少する。
には、一旦パッシベーション膜４５をエッチングした
後、この開口部より小さな開口部となるよう、再度レジ
ストを形成して、エッチングすることも考えられる。し
かし、これでは、１回分レジストの形成工程が必要とな
るばかりでなく、アライメントズレの分だけスクライブ
ラインを大きく形成する必要がある。このようにスクラ
イブラインが大きくなると、その分だけ１ウェハ当りの
チップ数が減少する。
【０００８】この発明は、上記のような問題点を解決
し、それほど工程数が増大することなく、１ウェハ当り
の半導体装置数を増加することができる半導体装置の分
断方法を提供することを目的とする。
し、それほど工程数が増大することなく、１ウェハ当り
の半導体装置数を増加することができる半導体装置の分
断方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】請求項１にかかる半導体
装置の分断方法においては、前記所望の深さの手前まで
等方性エッチングを行って、前記分断溝用の開口部を形
成し、前記分断溝用の開口部の側壁を覆うように、前記
レジスト形状を変更させ、前記所望の深さまで等方性エ
ッチングを行うことにより前記分断溝が形成されること
を特徴とする。
装置の分断方法においては、前記所望の深さの手前まで
等方性エッチングを行って、前記分断溝用の開口部を形
成し、前記分断溝用の開口部の側壁を覆うように、前記
レジスト形状を変更させ、前記所望の深さまで等方性エ
ッチングを行うことにより前記分断溝が形成されること
を特徴とする。
【００１０】請求項２の半導体装置分断方法において
は、前記レジスト形状の変更は、加熱することによって
行われることを特徴とする。
は、前記レジスト形状の変更は、加熱することによって
行われることを特徴とする。
【００１１】請求項３の半導体装置分断方法において
は、前記所望の深さの手前まで行われる等方性エッチン
グは、前記保護膜をエッチングして前記ウェハの基板表
面が露出する状態まで行われることを特徴とする。
は、前記所望の深さの手前まで行われる等方性エッチン
グは、前記保護膜をエッチングして前記ウェハの基板表
面が露出する状態まで行われることを特徴とする。
【００１２】
【作用】請求項１にかかる半導体装置の分断方法におい
ては、前記所望の深さの手前まで等方性エッチングを行
って、前記分断溝用の開口部を形成し、前記分断溝用の
開口部の側壁を覆うように、前記レジスト形状を変更さ
せ、前記所望の深さまで等方性エッチングを行うことに
より前記分断溝が形成される。このように、前記レジス
トが前記分断溝用の開口部の側壁を覆ってから、所望の
深さの分断溝を等方性エッチングにて形成することによ
り、前記側壁をエッチングから保護することができる。
したがって、前記保護膜がオーバハング状態となること
を防止できる。
ては、前記所望の深さの手前まで等方性エッチングを行
って、前記分断溝用の開口部を形成し、前記分断溝用の
開口部の側壁を覆うように、前記レジスト形状を変更さ
せ、前記所望の深さまで等方性エッチングを行うことに
より前記分断溝が形成される。このように、前記レジス
トが前記分断溝用の開口部の側壁を覆ってから、所望の
深さの分断溝を等方性エッチングにて形成することによ
り、前記側壁をエッチングから保護することができる。
したがって、前記保護膜がオーバハング状態となること
を防止できる。
【００１３】請求項２の半導体装置分断方法において
は、前記レジスト形状の変更は、加熱することによって
行われる。したがって、熱処理工程を１回行うだけで、
前記レジストが前記開口部の側壁を覆うようにその形状
を変更することができる。
は、前記レジスト形状の変更は、加熱することによって
行われる。したがって、熱処理工程を１回行うだけで、
前記レジストが前記開口部の側壁を覆うようにその形状
を変更することができる。
【００１４】請求項３の半導体装置分断方法において
は、前記所望の深さの手前まで行われる等方性エッチン
グは、前記保護膜をエッチングして前記ウェハの基板表
面が露出する状態まで行われる。この状態で、前記レジ
ストを加熱することによって、前記レジストが前記保護
膜の側壁を覆う。したがって、等方性エッチングをして
も、前記保護膜がオーバハング状態となることがない。
は、前記所望の深さの手前まで行われる等方性エッチン
グは、前記保護膜をエッチングして前記ウェハの基板表
面が露出する状態まで行われる。この状態で、前記レジ
ストを加熱することによって、前記レジストが前記保護
膜の側壁を覆う。したがって、等方性エッチングをして
も、前記保護膜がオーバハング状態となることがない。
【００１５】
【実施例】本発明の一実施例を図面に基づいて説明す
る。図２Ａに、ウェハ１に、複数の半導体装置α，β，
γおよびその保護膜を形成した状態を示す。詳しく説明
すると、Ｎ+型のシリコン基板２にＮ型エピタキシャル
層４を形成し、このＮ型エピタキシャル層４にＰ型ベー
ス領域６を形成し、Ｐ型ベース領域６内にＮ型エミッタ
領域８を形成する。Ｎ型エピタキシャル層４表面をシリ
コン酸化膜１１で覆い、開口部を設けて、ベース領域６
およびＮ型エミッタ領域８用のアルミ電極１６、１８を
形成する。その後全面を保護膜であるパッシベーション
膜１５で覆う。このようにして、半導体装置α，β，γ
およびその保護膜が形成される。
る。図２Ａに、ウェハ１に、複数の半導体装置α，β，
γおよびその保護膜を形成した状態を示す。詳しく説明
すると、Ｎ+型のシリコン基板２にＮ型エピタキシャル
層４を形成し、このＮ型エピタキシャル層４にＰ型ベー
ス領域６を形成し、Ｐ型ベース領域６内にＮ型エミッタ
領域８を形成する。Ｎ型エピタキシャル層４表面をシリ
コン酸化膜１１で覆い、開口部を設けて、ベース領域６
およびＮ型エミッタ領域８用のアルミ電極１６、１８を
形成する。その後全面を保護膜であるパッシベーション
膜１５で覆う。このようにして、半導体装置α，β，γ
およびその保護膜が形成される。
【００１６】なお、本実施例においては、シリコン基板
２およびＮ型エピタキシャル層４で基板を構成する。
２およびＮ型エピタキシャル層４で基板を構成する。
【００１７】この状態から、図２Ｂに示す様に、レジス
ト３１ａ、３１ｂ、３１ｃ、３２、３３、３４、３５
ａ、３５ｂ、３５ｃを形成する。このレジスト３１ａ、
３１ｂ、３１ｃ、３２、３３、３４、３５ａ、３５ｂ、
３５ｃは、ボンディング用の開口部２６、２８を形成す
るレジストであるとともに、各半導体装置α，β，γを
分断する為のスクライブライン用の開口部２４、２５を
形成する為のレジストである。
ト３１ａ、３１ｂ、３１ｃ、３２、３３、３４、３５
ａ、３５ｂ、３５ｃを形成する。このレジスト３１ａ、
３１ｂ、３１ｃ、３２、３３、３４、３５ａ、３５ｂ、
３５ｃは、ボンディング用の開口部２６、２８を形成す
るレジストであるとともに、各半導体装置α，β，γを
分断する為のスクライブライン用の開口部２４、２５を
形成する為のレジストである。
【００１８】図１Ａは、図２Ｂに示す半導体装置β付近
の拡大図である。図１Ａに示す状態から、レジスト３１
ｃ、３２、３３、３４、３５ａをマスクとして等方性エ
ッチングを行う。この実施例においては、等方性エッチ
ングとしてＣＦ4，Ｏ2ガスを用いたプラズマエッチング
を行った。これにより、図１Ｂに示すように、パッシベ
ーション膜１５がエッチングされ、Ｎ型エピタキシャル
層４の表面が露出する。なお、このエッチングは等方性
であるので、レジスト３１ｃ、３２、３３、３４、３５
ａが、図１Ｂに示すようにオーバハング状態となる。
の拡大図である。図１Ａに示す状態から、レジスト３１
ｃ、３２、３３、３４、３５ａをマスクとして等方性エ
ッチングを行う。この実施例においては、等方性エッチ
ングとしてＣＦ4，Ｏ2ガスを用いたプラズマエッチング
を行った。これにより、図１Ｂに示すように、パッシベ
ーション膜１５がエッチングされ、Ｎ型エピタキシャル
層４の表面が露出する。なお、このエッチングは等方性
であるので、レジスト３１ｃ、３２、３３、３４、３５
ａが、図１Ｂに示すようにオーバハング状態となる。
【００１９】この状態から、ホットプレート上にて加熱
処理を行う。本実施例においては、２２０℃にて３分間
の熱処理を行った。これにより、図１Ｃに示すように、
レジスト３１ｃ、３２、３３、３４、３５ａが弛み、レ
ジスト３１ｃ、３２、３３、３４、３５ａによってパッ
シベーション膜１５の側壁が覆われる。
処理を行う。本実施例においては、２２０℃にて３分間
の熱処理を行った。これにより、図１Ｃに示すように、
レジスト３１ｃ、３２、３３、３４、３５ａが弛み、レ
ジスト３１ｃ、３２、３３、３４、３５ａによってパッ
シベーション膜１５の側壁が覆われる。
【００２０】この状態で、再度ＣＦ4，Ｏ2ガスを用いた
プラズマエッチングを行うことにより、スクライブライ
ン部の開口部２４、２５のＮ型エピタキシャル層４がエ
ッチングされる。この際、レジスト３１ｃ、３２、３
４、３５ａによって、スクライブライン部の開口部２
４、２５におけるパッシベーション膜１５の側壁が覆わ
れている。したがって、スクライブライン部の開口部２
４、２５においては、ハッシベーション膜１５が横方向
にエッチングされることはなく、Ｎ型エピタキシャル層
４のみエッチングされ、分断溝２９が形成される。
プラズマエッチングを行うことにより、スクライブライ
ン部の開口部２４、２５のＮ型エピタキシャル層４がエ
ッチングされる。この際、レジスト３１ｃ、３２、３
４、３５ａによって、スクライブライン部の開口部２
４、２５におけるパッシベーション膜１５の側壁が覆わ
れている。したがって、スクライブライン部の開口部２
４、２５においては、ハッシベーション膜１５が横方向
にエッチングされることはなく、Ｎ型エピタキシャル層
４のみエッチングされ、分断溝２９が形成される。
【００２１】なお、レジスト３２，３３，３４によっ
て、ボンディング用の開口部２６、２８のパッシベーシ
ョン膜１５の側壁が覆われているので、横方向のエッチ
ングは行われない。さらに、ＣＦ4，Ｏ2ガスを用いたプ
ラズマエッチングではボンディング用の開口部２６、２
８のアルミはエッチングされない。したがって、ボンデ
ィング用の開口部２６、２８においては、横方向にも基
板に垂直方向にもエッチングが行われない。
て、ボンディング用の開口部２６、２８のパッシベーシ
ョン膜１５の側壁が覆われているので、横方向のエッチ
ングは行われない。さらに、ＣＦ4，Ｏ2ガスを用いたプ
ラズマエッチングではボンディング用の開口部２６、２
８のアルミはエッチングされない。したがって、ボンデ
ィング用の開口部２６、２８においては、横方向にも基
板に垂直方向にもエッチングが行われない。
【００２２】このようにして、形成された分断溝２９
に、従来と同様に、ダイヤモンドの粒子が混入されたダ
イシングブレード（図示せず）を用いて、各半導体装置
α，β，γに分断する。
に、従来と同様に、ダイヤモンドの粒子が混入されたダ
イシングブレード（図示せず）を用いて、各半導体装置
α，β，γに分断する。
【００２３】この様に、本実施例においては、前記所望
の深さの手前まで等方性エッチングを行い、前記レジス
ト３１ｃ、３２、３３、３４、３５ａが前記スクライブ
ライン開口部２４、２５の側壁を覆うように前記レジス
トを加熱させ、その後、所望の深さまで等方性エッチン
グを行うことによって、分断溝２９を形成している。す
なわち、前記スクライブライン開口部２４、２５の横方
向のエッチングを防止できるので、等方性エッチングを
行っても、分断溝幅を広げることなく、深さ方向にエッ
チングすることができる。すなわち、工程をほとんど増
やすことなく、また開口部を広げることなく、分断溝部
分のエピタキシャル層４だけをエッチングすることがで
きる。したがって、分断溝２９の幅をダイシングに必要
な幅だけとればよいので、分断溝２９の幅をむやみに広
げる必要がない。これにより１ウェハ当りのチップ数を
増やすことができる。また、このように分断溝２９をエ
ッチングしておくことにより、チッピングを防止でき
る。
の深さの手前まで等方性エッチングを行い、前記レジス
ト３１ｃ、３２、３３、３４、３５ａが前記スクライブ
ライン開口部２４、２５の側壁を覆うように前記レジス
トを加熱させ、その後、所望の深さまで等方性エッチン
グを行うことによって、分断溝２９を形成している。す
なわち、前記スクライブライン開口部２４、２５の横方
向のエッチングを防止できるので、等方性エッチングを
行っても、分断溝幅を広げることなく、深さ方向にエッ
チングすることができる。すなわち、工程をほとんど増
やすことなく、また開口部を広げることなく、分断溝部
分のエピタキシャル層４だけをエッチングすることがで
きる。したがって、分断溝２９の幅をダイシングに必要
な幅だけとればよいので、分断溝２９の幅をむやみに広
げる必要がない。これにより１ウェハ当りのチップ数を
増やすことができる。また、このように分断溝２９をエ
ッチングしておくことにより、チッピングを防止でき
る。
【００２４】なお、前記分断溝２９の深さについては、
ダイシングブレードに混入されているダイヤモンドの粒
子径の大きさと同程度かまたはそれ以上の深さまで予め
エッチングすることにより、より確実にチッピングを防
止することができた。
ダイシングブレードに混入されているダイヤモンドの粒
子径の大きさと同程度かまたはそれ以上の深さまで予め
エッチングすることにより、より確実にチッピングを防
止することができた。
【００２５】この理由については定かではないが、発明
者はつぎのように考えた。一般的にチッピングは、ダイ
シングブレードがウェハに接する時に、ダイシングブレ
ードに混入されたダイヤモンドの粒子によって、ウェハ
表面付近に発生する。したがって、分断溝２９を前記ダ
イヤモンドの粒度（ダイヤモンドグリッド）より、深く
エッチングしておくことにより、チッピングが前記分断
溝の外にまで広がることを防止できる。なお、前記ダイ
ヤモンドグリッドについては、ばらつきがある。したが
って、ダイシングブレードに混入されているダイヤモン
ドの粒子のうち最も大きな粒子の径の大きさと同程度か
またはそれ以上の深さまで予めエッチングすればよい。
者はつぎのように考えた。一般的にチッピングは、ダイ
シングブレードがウェハに接する時に、ダイシングブレ
ードに混入されたダイヤモンドの粒子によって、ウェハ
表面付近に発生する。したがって、分断溝２９を前記ダ
イヤモンドの粒度（ダイヤモンドグリッド）より、深く
エッチングしておくことにより、チッピングが前記分断
溝の外にまで広がることを防止できる。なお、前記ダイ
ヤモンドグリッドについては、ばらつきがある。したが
って、ダイシングブレードに混入されているダイヤモン
ドの粒子のうち最も大きな粒子の径の大きさと同程度か
またはそれ以上の深さまで予めエッチングすればよい。
【００２６】なお、分断溝２９の深さを深く形成する
と、等方性エッチングにより前記パッシベーション膜１
５がオーバハング状態となるおそれがある。
と、等方性エッチングにより前記パッシベーション膜１
５がオーバハング状態となるおそれがある。
【００２７】したがって、混入されているダイヤモンド
の粒子のうち最も大きな粒子の径の大きさと同程度かま
たはそれ以上の深さまで予めエッチングしておくことに
より、オーバハング状態を防止しつつ、確実にチッピン
グを防止することができる。本実施例においては、ダイ
ヤモンドグリッドが４〜６μｍで、レジストの厚みが４
μｍであるので、スクライブライン部の開口部２４、２
５におけるＮ型エピタキシャル層４のエッチングの深さ
を６μｍとした。これにより、ほとんどオーバハング状
態とすることなく、確実にチッピングを防止することが
できる。
の粒子のうち最も大きな粒子の径の大きさと同程度かま
たはそれ以上の深さまで予めエッチングしておくことに
より、オーバハング状態を防止しつつ、確実にチッピン
グを防止することができる。本実施例においては、ダイ
ヤモンドグリッドが４〜６μｍで、レジストの厚みが４
μｍであるので、スクライブライン部の開口部２４、２
５におけるＮ型エピタキシャル層４のエッチングの深さ
を６μｍとした。これにより、ほとんどオーバハング状
態とすることなく、確実にチッピングを防止することが
できる。
【００２８】このように、各半導体装置の分断に用いら
れるダイシングブレードに用いられているダイヤモンド
の最大粒子径と同程度かまたはそれ以上の深さまで達す
るように前記分断溝の深さを決定することにより、確実
にチッピングを防止できる。これにより、前記開口部の
側壁をエッチングから保護しつつ、確実にチッピングを
防止することができる半導体装置の分断方法を提供する
ことができる。
れるダイシングブレードに用いられているダイヤモンド
の最大粒子径と同程度かまたはそれ以上の深さまで達す
るように前記分断溝の深さを決定することにより、確実
にチッピングを防止できる。これにより、前記開口部の
側壁をエッチングから保護しつつ、確実にチッピングを
防止することができる半導体装置の分断方法を提供する
ことができる。
【００２９】なお、本実施例においては、１のウェハに
複数のバイポーラトランジスタを形成した場合について
説明したが、これ以外にダイオード、ＭＯＳトランジス
タ、ＧａＡｓトランジスタ等の他の半導体装置を形成し
た場合であっても、同様に適用することができる。
複数のバイポーラトランジスタを形成した場合について
説明したが、これ以外にダイオード、ＭＯＳトランジス
タ、ＧａＡｓトランジスタ等の他の半導体装置を形成し
た場合であっても、同様に適用することができる。
【００３０】また、本実施例においては、熱処理するこ
とにより、レジスト３１ｃ〜３５ａが弛み、パッシベー
ション膜１５の側壁を覆うようにした。しかしこれに限
られることなく、前記レジストが前記分断溝の側壁を覆
うように前記レジスト形状を変更させる工程であればど
のような工程であってもよい。
とにより、レジスト３１ｃ〜３５ａが弛み、パッシベー
ション膜１５の側壁を覆うようにした。しかしこれに限
られることなく、前記レジストが前記分断溝の側壁を覆
うように前記レジスト形状を変更させる工程であればど
のような工程であってもよい。
【００３１】なお、本実施例においては、パッシベーシ
ョン膜４５よりもシリコンの方がエッチングレートが高
いので、エピタキシャル層４３が横方向へ速くエッチン
グされ、これにより、パッシベーション膜４５がオーバ
ハング状態となるので、これを防止する為、前記レジス
ト３１ｃ、３２、３３、３４、３５ａが前記スクライブ
ライン開口部２４、２５の側壁を覆うように前記レジス
トを加熱して弛め、その後、所望の深さまで等方性エッ
チングを行うことによって、分断溝２９を形成してい
る。しかし、これに限られることなく、保護膜よりもウ
ェハの基板の方がエッチングレートが高く、保護膜と比
べて基板が横方向へ速くエッチングされるような関係に
ある保護膜および基板であればどのようなものにも応用
することができる。
ョン膜４５よりもシリコンの方がエッチングレートが高
いので、エピタキシャル層４３が横方向へ速くエッチン
グされ、これにより、パッシベーション膜４５がオーバ
ハング状態となるので、これを防止する為、前記レジス
ト３１ｃ、３２、３３、３４、３５ａが前記スクライブ
ライン開口部２４、２５の側壁を覆うように前記レジス
トを加熱して弛め、その後、所望の深さまで等方性エッ
チングを行うことによって、分断溝２９を形成してい
る。しかし、これに限られることなく、保護膜よりもウ
ェハの基板の方がエッチングレートが高く、保護膜と比
べて基板が横方向へ速くエッチングされるような関係に
ある保護膜および基板であればどのようなものにも応用
することができる。
【００３２】
【発明の効果】請求項１にかかる半導体装置の分断方法
においては、前記所望の深さの手前まで等方性エッチン
グを行って、前記分断溝用の開口部を形成し、前記分断
溝用の開口部の側壁を覆うように、前記レジスト形状を
変更させ、前記所望の深さまで等方性エッチングを行う
ことにより前記分断溝が形成される。このように、前記
レジストが前記分断溝用の開口部の側壁を覆ってから、
所望の深さの分断溝を等方性エッチングにて形成するこ
とにより、前記側壁をエッチングから保護することがで
きる。したがって、前記保護膜がオーバハング状態とな
ることを防止できる。すなわち、等方性エッチングを用
いてもそれほど工程数が増大することなく、１ウェハ当
りの半導体装置数を増やすことができる半導体装置の分
断方法を提供することができる。
においては、前記所望の深さの手前まで等方性エッチン
グを行って、前記分断溝用の開口部を形成し、前記分断
溝用の開口部の側壁を覆うように、前記レジスト形状を
変更させ、前記所望の深さまで等方性エッチングを行う
ことにより前記分断溝が形成される。このように、前記
レジストが前記分断溝用の開口部の側壁を覆ってから、
所望の深さの分断溝を等方性エッチングにて形成するこ
とにより、前記側壁をエッチングから保護することがで
きる。したがって、前記保護膜がオーバハング状態とな
ることを防止できる。すなわち、等方性エッチングを用
いてもそれほど工程数が増大することなく、１ウェハ当
りの半導体装置数を増やすことができる半導体装置の分
断方法を提供することができる。
【００３３】請求項２の半導体装置分断方法において
は、前記レジスト形状の変更は、加熱することによって
行われる。したがって、熱処理工程を１回行うだけで、
前記レジストが前記開口部の側壁を覆うようにその形状
を変更することができる。これにより、容易に前記側壁
をエッチングから保護することができる。
は、前記レジスト形状の変更は、加熱することによって
行われる。したがって、熱処理工程を１回行うだけで、
前記レジストが前記開口部の側壁を覆うようにその形状
を変更することができる。これにより、容易に前記側壁
をエッチングから保護することができる。
【００３４】請求項３の半導体装置分断方法において
は、前記所望の深さの手前まで行われる等方性エッチン
グは、前記保護膜をエッチングして前記ウェハの基板表
面が露出する状態まで行われる。この状態で、前記レジ
ストを加熱することによって、前記レジストが前記保護
膜の側壁を覆う。したがって、等方性エッチングをして
も、前記保護膜がオーバハング状態となることがない。
すなわち、等方性エッチングを用いてもそれほど工程数
が増大することなく、１ウェハ当りの半導体装置数を増
やすことができる半導体装置の分断方法を提供すること
ができる。
は、前記所望の深さの手前まで行われる等方性エッチン
グは、前記保護膜をエッチングして前記ウェハの基板表
面が露出する状態まで行われる。この状態で、前記レジ
ストを加熱することによって、前記レジストが前記保護
膜の側壁を覆う。したがって、等方性エッチングをして
も、前記保護膜がオーバハング状態となることがない。
すなわち、等方性エッチングを用いてもそれほど工程数
が増大することなく、１ウェハ当りの半導体装置数を増
やすことができる半導体装置の分断方法を提供すること
ができる。
【図１】本発明にかかる半導体装置の分断方法を示す工
程図である。
程図である。
【図２】本発明にかかる半導体装置の分断方法における
前処理工程を示す図である。
前処理工程を示す図である。
【図３】従来の半導体装置の分断方法を示す工程図であ
る。
る。
１・・・・・・・・・・ウェハ １５・・・・・・・・・パッシベーション膜 ３１ａ〜３５ｃ・・・・レジスト ２６、２８・・・・・・ボンディング用の開口部 ２４、２５・・・・・・スクライブライン用の開口部 ２９・・・・・・・・・分断溝
Claims (3)
- 【請求項１】Ａ）一のウェハに、複数の半導体装置およ
びその保護膜を形成し、 Ｂ）ボンディング用の開口部を形成する為のレジストパ
ターンであるとともに各半導体装置を分断する為の分断
溝を形成する為のレジストパターンを、前記保護膜に形
成し、 Ｃ）等方性エッチングを行って、前記ボンディング用の
開口部および所望の深さの分断溝を形成し、 Ｄ）前記分断溝に沿って切断して各半導体装置に分断す
る半導体装置分断方法において、 Ｅ）以下のe1)〜e3)の工程によって前記分断溝が形成さ
れること、 e1)前記所望の深さの手前まで等方性エッチングを行
い、前記分断溝用の開口部を形成し e2)前記分断溝用の開口部の側壁を覆うように、前記レ
ジスト形状を変更させ、 e3)前記所望の深さまで等方性エッチングを行う、 を特徴とする半導体装置分断方法。 - 【請求項２】請求項１の半導体装置分断方法において、 前記レジスト形状の変更は、加熱することによって行わ
れること、 を特徴とする半導体装置分断方法。 - 【請求項３】請求項２の半導体装置分断方法において、 前記所望の深さの手前まで行われる等方性エッチング
は、前記保護膜をエッチングして前記ウェハの基板表面
が露出する状態まで行われること、 を特徴とする半導体装置分断方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6266904A JP2718901B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体装置の製造方法 |
| US08/550,883 US5736453A (en) | 1994-10-31 | 1995-10-31 | Method for dividing plural semiconductor devices formed on single wafer into individual semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6266904A JP2718901B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08130197A JPH08130197A (ja) | 1996-05-21 |
| JP2718901B2 true JP2718901B2 (ja) | 1998-02-25 |
Family
ID=17437281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6266904A Expired - Fee Related JP2718901B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5736453A (ja) |
| JP (1) | JP2718901B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19613561C2 (de) * | 1996-04-04 | 2002-04-11 | Micronas Gmbh | Verfahren zum Vereinzeln von in einem Körper miteinander verbundenen, elektrisch getesteten elektronischen Elementen |
| JPH1027971A (ja) * | 1996-07-10 | 1998-01-27 | Nec Corp | 有機薄膜多層配線基板の切断方法 |
| US6246096B1 (en) | 1998-06-24 | 2001-06-12 | Advanced Micro Devices | Totally self-aligned transistor with tungsten gate |
| US6675476B2 (en) * | 2000-12-05 | 2004-01-13 | Hewlett-Packard Development Company, L.P. | Slotted substrates and techniques for forming same |
| US20020096766A1 (en) * | 2001-01-24 | 2002-07-25 | Chen Wen Chuan | Package structure of integrated circuits and method for packaging the same |
| US6955989B2 (en) | 2001-11-30 | 2005-10-18 | Xerox Corporation | Use of a U-groove as an alternative to using a V-groove for protection against dicing induced damage in silicon |
| CN1251318C (zh) * | 2002-02-25 | 2006-04-12 | 精工爱普生株式会社 | 半导体芯片、半导体装置和它们的制造方法以及使用它们的电路板和仪器 |
| JP2006208240A (ja) * | 2005-01-28 | 2006-08-10 | Nippon Sheet Glass Co Ltd | 光学測定用基板および該基板の作製方法 |
| US8174131B2 (en) * | 2009-05-27 | 2012-05-08 | Globalfoundries Inc. | Semiconductor device having a filled trench structure and methods for fabricating the same |
| US8802545B2 (en) | 2011-03-14 | 2014-08-12 | Plasma-Therm Llc | Method and apparatus for plasma dicing a semi-conductor wafer |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8516853D0 (en) * | 1985-07-03 | 1985-08-07 | British Telecomm | Manufacture of semiconductor structures |
| US4729971A (en) * | 1987-03-31 | 1988-03-08 | Microwave Semiconductor Corporation | Semiconductor wafer dicing techniques |
| DE3826736A1 (de) * | 1988-08-05 | 1990-02-08 | Siemens Ag | Verfahren zum trennen von monolithisch auf einer halbleitersubstratscheibe erzeugten led-chip-anordnungen |
| EP0536272B1 (en) * | 1990-06-27 | 1999-09-22 | Coates Brothers Plc | Image-forming process |
| US5259925A (en) * | 1992-06-05 | 1993-11-09 | Mcdonnell Douglas Corporation | Method of cleaning a plurality of semiconductor devices |
-
1994
- 1994-10-31 JP JP6266904A patent/JP2718901B2/ja not_active Expired - Fee Related
-
1995
- 1995-10-31 US US08/550,883 patent/US5736453A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08130197A (ja) | 1996-05-21 |
| US5736453A (en) | 1998-04-07 |
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