DE3826736A1 - Verfahren zum trennen von monolithisch auf einer halbleitersubstratscheibe erzeugten led-chip-anordnungen - Google Patents

Verfahren zum trennen von monolithisch auf einer halbleitersubstratscheibe erzeugten led-chip-anordnungen

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Description

Die Erfindung betrifft ein Verfahren zum Trennen von monolithisch auf einer Halbleitersubstratscheibe erzeugten hochauflösenden LED(Lichtemissionsdioden)-Chip-Anordnungen, die auf ihrer Rück­ seite eine durchgehende Metallisierungsschicht aufweisen und in vorgegebenen Spuren in Randbereichen zum Aneinanderreihen mit weiteren LED-Chip-Anordnungen getrennt bzw. ausgesägt werden.
Die wirtschaftliche Herstellung integrierter X-Y-ansteuerbarer großflächiger LED-Displays mit einer möglichst hohen Anzahl von Bildpunkten ist aus mehreren Gründen begrenzt. Eine rein flä­ chenmäßige Begrenzung stellt heute noch die Größe der epitaxier­ ten Halbleitersubstratscheiben dar. Eine weitere Schwierigkeit ist die im Display auftretende Verlustwärme, die durch die Bahn­ widerstände des Halbleitermaterials und der Metallkontakte ver­ ursacht wird.
Zum Vermeiden dieser Schwierigkeiten ist es bekannt, großflä­ chige LED-Displays durch hybrides Aneinanderreihen mehrerer mo­ nolithischer LED-Chips herzustellen. Zu diesem Zweck werden die auf einem Wafer monolithisch hergestellten LED-Array-Chips in der geforderten Anzahl bzw. Anordnung vereinzelt bzw. vonein­ ander getrennt. Das Trennverfahren ist allerdings nur mit hoher Ausfallrate und Gefährdung der Rand-LED′s mittels Sägen bzw. Trennschleifen durchführbar.
Der Erfindung liegt die Aufgabe zugrunde, diese Nachteile bei einem Verfahren der eingangs genannten Art zu vermeiden und die Reihbarkeit der auf einer Halbleitersubstratscheibe erzeugten und von dieser zu trennenden LED-Chip-Anordnung zu gewährleisten, um ein enges Bildpunktraster über mehrere LED-Chip-Anordnungen für ein hochauflösendes LED-Array beim Aneinanderreihen mehre­ rer derartiger Anordnungen zu erzielen.
Diese Aufgabe wird erfindungsgemäß durch ein Verfahren mit den Merkmalen des Anspruchs 1 gelöst.
Vorteilhafte Ausgestaltungen bzw. Weiterbildungen der Erfindung sind Gegenstand zusätzlicher Ansprüche.
Das Freilegen der Rückseitenmetallisierung und das Ätzen eines Grabens im Bereich der Sägespur in die Rückseite der Halbleiter­ substratscheibe (Wafer) bringt eine Reihe von wesentlichen Vor­ teilen mit sich. So wird die Schnittqualität verbessert, denn es ist kein Ansägen der Folie nötig, auf die - wie an sich be­ kannt - der Wafer zum Vereinzeln bzw. Trennen der Chips bzw. Chip-Anordnungen aufgeklebt wird. Außerdem können keine Mu­ schelausbrüche an der Chip-Rückseite mehr auftreten, die ein exaktes Reihen der Chips behindern würden. Zudem kann beim An­ einanderreihen und Verbinden der Chips im Fügespalt kein Lot bzw. Kleber hochsteigen, da eine Hohlkehlbildung vermieden wird. Darüber hinaus wird der nicht zu vermeidende Keilfehler verkleinert, der durch die Form des Sägeblattes beim Trenn­ schleifen auftritt.
Von besonderem Vorteil ist die Einführung eines "Doppelsäge­ schnitts". Dieser Schnitt erfolgt zweckmäßig so, daß bei einer vorgegebenen Trennspur erst die eine Randseite der LED-Chip- Anordnung und dann die andere (benachbarte) Randseite der LED- Chip-Anordnung ausgesägt werden. Damit wird erreicht, daß die aneinanderzureihenden bzw. aneinandergereihten Chips bzw. Chip- Anordnungen der fertigen Gesamtanordnung stets einen definier­ ten Abstand bzw. die vorgeschriebene Breite haben.
Anhand eines in der Figur der Zeichnung im Schnitt dargestell­ ten Chip-Aufbaus eines LED-Arrays wird das erfindungsgemäße Ver­ fahren näher erläutert.
Die Figur zeigt eine auf einer Halbleitersubstratscheibe (Wafer) 4 in monolithischer Technologie hergestellte LED-Chip-Anordnung. Auf diese Weise lassen sich mehrere beispielsweise 64 bzw. 128 Einzel-LED (Licht-Emissions-Dioden) pro Chip herstellen. Auf einem Wafer befinden sich wiederum beispielsweise 120 Chips. Der Chip-Aufbau ist in diesem Ausführungsbeispiel folgender: Auf ein GaAs-Substrat 5, das in diesem Fall n-leitend ist, ist eine n-leitende GaAsP-Schicht 6 epitaktisch aufgebracht. In diese Schicht 6 sind in Form von Diffusionswannen 8 die p-lei­ tenden, lichtaktiven Bereiche eindiffundiert. Eine Al2O3- Schicht 7 bildet die Diffusionsmaskierung und dient außerdem zur Isolation. Die Diffusionswannen 8 sind mit p-Kontakten 9 versehen. Die Vorderseite (Oberseite) der Halbleitersubstrat­ scheibe 4 ist mit einer Si3N4-Schicht 10 versehen, die als Antireflexionsschicht bzw. optische Vergütung und Passivierung dient. Die Rückseite (Unterseite) der Halbleitersubstratscheibe 4 ist mit der durchgehenden Metallisierungsschicht 1 versehen, die sich in diesem Beispiel an die Rückseite des n-leitenden GaAs-Substrats 5 anschließt. Die Metallisierungsschicht 1 muß löt- und klebfähig sein.
Beim Durchführen des Trennverfahrens ist der Chip-Aufbau auf eine nicht dargestellte Kunststoff-Trägerfolie aufgeklebt. Das Trennen der monolithisch auf der Halbleitersubstratscheibe 4 erzeugten LED-Chip-Anordnungen, die auf ihrer Rückseite die durchgehende Metallisierungsschicht 1 aufweisen, erfolgt an Randbereichen der Anordnung in vorgegebenen Spuren 2 durch Trennschleifen. In diesem Ausführungsbeispiel liegen die Trenn­ spuren 2 im linken und rechten Randbereich der Anordnung bzw. des Chip-Aufbaus. Die Rückseitenmetallisierung 1 wird vor dem Trennschleifen unter Anwendung eines hierzu üblichen photolitho­ graphischen Verfahrens im Bereich der vorgegebenen Trennspuren 2 durch Ätzen freigelegt. In diesen freigelegten Bereichen werden dann von der Rückseite her Gräben 3 eingeätzt, von denen in der Figur jeweils eine Hälfte dargestellt ist. Die Grabentiefe be­ trägt in diesem Beispiel ungefähr 30 µm bis 50 µm und die Graben­ gesamtbreite ungefähr 60 µm. Der Keilfehler, der beim Trennschlei­ fen auftritt, ist in diesem Beispiel kleiner als 5 µm. Zweckmäßi­ gerweise wird das Trennschleifen in Form eines Doppelschnittes durchgeführt. Das bedeutet bei diesem Beispiel, daß bei den vor­ gegebenen Trennspuren 2 zunächst die linke Randseite und beim zweiten Trennschnitt dann die rechte Randseite des Chip-Aufbaus ausgesägt werden.

Claims (5)

1. Verfahren zum Trennen von monolithisch auf einer Halbleiter­ substratscheibe erzeugten hochauflösenden LED-Chip-Anordnungen, die auf ihrer Rückseite eine durchgehende Metallisierungsschicht aufweisen und in vorgegebenen Spuren in Randbereichen zum An­ einanderreihen mit weiteren LED-Chip-Anordnungen getrennt wer­ den, dadurch gekennzeichnet, daß die Rückseitenmetallisierung (1) im Bereich der vorgegebenen Trenn­ spur (2) freigelegt wird, und daß in diesem freigelegten Bereich vor dem Trennschleifen ein Graben (3) in die Rückseite der Halbleitersubstratscheibe (4) eingeätzt wird.
2. Verfahren nach Anspruch 1, dadurch gekenn­ zeichnet, daß das Freilegen der Rückseitenmetallisie­ rung (1) unter Anwendung der Fotomaskentechnik mittels Ätzen vorgenommen wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, daß der Ätzgraben (3) im Querschnitt eine Mesa-Struktur hat und eine Tiefe von ungefähr 30 µm bis 50 µm aufweist.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Trennen als Doppelsäge­ schnitt im Bereich der vorgegebenen Trennspur (2) vorgenommen wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß im Bereich der vorgegebenen Trennspur (2) erst die eine Randseite der LED-Chip-Anordnung und dann die andere Randseite der LED-Chip-Anordnung ausgesägt werden.
DE3826736A 1988-08-05 1988-08-05 Verfahren zum trennen von monolithisch auf einer halbleitersubstratscheibe erzeugten led-chip-anordnungen Withdrawn DE3826736A1 (de)

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JP1200154A JPH0279480A (ja) 1988-08-05 1989-08-01 Ｌｅｄチツプ装置の分断方法
US07/389,451 US4929300A (en) 1988-08-05 1989-08-04 Process for the separation of monolithic LED chip arrangements generated on a semiconductor substrate wafer

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011076662A1 (de) * 2011-05-30 2012-12-06 Robert Bosch Gmbh Halbleiterbauelement und entsprechendes Herstellungsverfahren
DE102011112659A1 (de) * 2011-09-06 2013-03-07 Vishay Semiconductor Gmbh Oberflächenmontierbares elektronisches Bauelement

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0629384A (ja) * 1991-05-10 1994-02-04 Intel Corp 集積回路の成形化合物の動きを防止する方法
US5192959A (en) * 1991-06-03 1993-03-09 Xerox Corporation Alignment of pagewidth bars
US5527740A (en) * 1994-06-28 1996-06-18 Intel Corporation Manufacturing dual sided wire bonded integrated circuit chip packages using offset wire bonds and support block cavities
JP2718901B2 (ja) * 1994-10-31 1998-02-25 ローム株式会社 半導体装置の製造方法
US5882988A (en) * 1995-08-16 1999-03-16 Philips Electronics North America Corporation Semiconductor chip-making without scribing
US7674689B2 (en) * 2007-09-20 2010-03-09 Infineon Technologies Ag Method of making an integrated circuit including singulating a semiconductor wafer
DE102011011862A1 (de) * 2011-02-21 2012-08-23 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Vielzahl optoelektronischer Halbleiterchips

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DD209052A1 (de) * 1982-06-09 1984-04-18 Werk Fernsehelektronik Veb Verfahren zum stoerungsarmen vereinzeln von a hoch iii b hoch v - halbleiterscheiben
EP0228863A2 (de) * 1985-12-20 1987-07-15 Seiko Instruments Inc. Methode zur Teilung eines Substrates in mehrere Teile

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2438914A1 (de) * 1978-10-13 1980-05-09 Exxon Research Engineering Co
US4237601A (en) * 1978-10-13 1980-12-09 Exxon Research & Engineering Co. Method of cleaving semiconductor diode laser wafers
JPS56103447A (en) * 1980-01-22 1981-08-18 Toshiba Corp Dicing method of semiconductor wafer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DD209052A1 (de) * 1982-06-09 1984-04-18 Werk Fernsehelektronik Veb Verfahren zum stoerungsarmen vereinzeln von a hoch iii b hoch v - halbleiterscheiben
EP0228863A2 (de) * 1985-12-20 1987-07-15 Seiko Instruments Inc. Methode zur Teilung eines Substrates in mehrere Teile

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011076662A1 (de) * 2011-05-30 2012-12-06 Robert Bosch Gmbh Halbleiterbauelement und entsprechendes Herstellungsverfahren
DE102011112659A1 (de) * 2011-09-06 2013-03-07 Vishay Semiconductor Gmbh Oberflächenmontierbares elektronisches Bauelement
US10629485B2 (en) 2011-09-06 2020-04-21 Vishay Semiconductor Gmbh Surface mountable electronic component
DE102011112659B4 (de) 2011-09-06 2022-01-27 Vishay Semiconductor Gmbh Oberflächenmontierbares elektronisches Bauelement

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