DE102005038152A1 - Halbleiterbauteil und Verfahren zu seiner Herstellung - Google Patents

Halbleiterbauteil und Verfahren zu seiner Herstellung Download PDF

Info

Publication number
DE102005038152A1
DE102005038152A1 DE102005038152A DE102005038152A DE102005038152A1 DE 102005038152 A1 DE102005038152 A1 DE 102005038152A1 DE 102005038152 A DE102005038152 A DE 102005038152A DE 102005038152 A DE102005038152 A DE 102005038152A DE 102005038152 A1 DE102005038152 A1 DE 102005038152A1
Authority
DE
Germany
Prior art keywords
layer
trench
conductivity type
main surface
control electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102005038152A
Other languages
English (en)
Inventor
Kazuo Yokosuka Shimoyama
Manabu Yokosuka Takei
Haruo Yokosuka Nakazawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Holdings Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Holdings Ltd filed Critical Fuji Electric Holdings Ltd
Publication of DE102005038152A1 publication Critical patent/DE102005038152A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30608—Anisotropic liquid etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Dicing (AREA)

Abstract

Eine dünne Halbleiterscheibe 101, an der eine Oberflächenstruktur 133 und eine Unterflächenstruktur 134 gebildet sind, die Halbleiterchips ergeben, wird mit Hilfe eines doppelseitig klebenden Bands 137 auf einem Trägersubstrat 141 befestigt. Sodann wird auf dem dünnen Halbleitersubstrat 101 durch nasse anisotrope Ätzung ein Graben, der eine Kerblinie werden soll, so ausgebildet, daß als Seitenwand des Grabens eine Kristallfläche freigelegt wird. An dieser Seitenwand des Grabens mit der freigelegten Kristallfläche wird eine isolierende Trennschicht 145 zum Standhalten einer in Rückwärtsrichtung anliegenden Spannung bis zur Durchbruchspannung durch Ionenimplantierung und eine Wärmebehandlung bei mäßiger Temperatur oder eine Laser-Wärmebehandlung so gebildet, daß sie sich einerseits bis zur Oberseitenfläche erstreckt, während sie andererseits in Kontakt mit einer p-leitenden Kollektorregion 110 steht, die eine unterseitige diffundierte Schicht bildet. Eine Laserzerteilung wird so durchgeführt, daß eine Kollektorelektrode 111, die auf der p-leitenden Kollektorregion 110 sitzt, zusammen mit der p-Kollektorregion 110 sauber durchtrennt wird, ohne daß irgendwelche überstehenden Teile oder fehlenden Teile unter der Trennschicht 145 entstehen. Anschließend wird das doppelseitig klebende Band 137 von der Kollektorelektrode 111 abgelöst, wodurch die dünne Halbleiterscheibe 101 zu Halbleiterchips wird. Bei diesem Verfahren entstehen in hohem Maß zuverlässige, in Rückwärtsrichtung ...

Description

  • Die Erfindung bezieht sich auf ein Leistungs-Halbleiterbauteil, das in Vorrichtungen wie einem Leistungs Wandler oder -Umsetzer verwendet wird, und auf ein Verfahren zu seiner Herstellung, nämlich speziell auf ein Verfahren zum Bilden einer isolierenden Trennschicht in einem bidirektionalen Bauteil oder einem im Rückwärtsrichtung sperrenden Bauteil mit Stehspannungscharakteristiken in beiden Richtungen.
  • Bei einem auf einem Halbleiterchip basierenden Halbleiterbauteil der in Rückwärts richtung sperrenden Art wird eine Sperrfähigkeit in Rückwärtsrichtung verlangt, die äquivalent einer Sperrfähigkeit in Vorwärtsrichtung ist. Zum Sicherstellen der Sperrfähigkeit in Rückwärtsrichtung muß ein pn-Übergang, der einer Spannung bis zur Durchbruchspannung in Rückwärtsrichtung standhält, so ausgebildet sein, daß er sich zwischen der Unterseite es Halbleiterchips und seiner Oberseite erstreckt. Eine eindiffundierte Schicht zum Bilden des pn-Übergangs, die sich von der Oberseite bis zur Unterseite erstreckt, stellt eine isolierende Trennschicht ("isolation layer") dar. Der entsprechende Stand der Technik wird im weiteren Verlauf der Beschreibung anhand der Zeichnung näher erläutert.
  • Kurz dargestellt, besteht ein bekanntes Verfahren darin, daß man die Trennschicht durch Beschichten und Diffusion bildet. Zunächst wird auf einer Halbleiterscheibe eine Oxidschicht gebildet, die als Dotiermaske dient und einer strukturierenden Ätzung unterworfen wird, wodurch zum Herstellen der Trennschicht eine Öffnung gebildet wird, über die Bor dotiert wird, indem bei hoher Temperatur über eine lange Zeit eine Wärmebehandlung der Scheibe in einem Diffusionsofen durchgeführt und so eine p-leitende diffundierte Schicht gebildet wird, die zur isolierenden Trennschicht wird.
  • Es ist auch bekannt, die Trennschicht an der Seitenwand eines im Substrat gebildeten Grabens zu schaffen. Ein solches Verfahren zum Herstellen des Grabens und des Bildens der Trennschicht an der Seitenwand des Grabens ist bekannt aus den Dokumenten JP-A-2-22869, JP A-2001-185727 und JP A-2002-76017. In der JP A-2-22869 wird beschrieben, daß ein Graben von der Oberseite des Bauteils bis zu einem unterseitigen Übergang gebildet wird und eine aktive Schicht umgibt, und dann an den Seitenflächen des Grabens eine Diffusionsschicht gebildet wird, um die Trennschicht zu schaffen, wobei ein Ende der unterseitigen Übergangsschicht des Bauteils zu dessen Oberseite heraufgezogen ist. In den JP A-2001-185727 und JP-A-2002-76017 wird beschrieben, daß ähnlich wie nach der JP A-2-22869 ein Graben von der Oberseite des Bauteils zu einer unterseitgen Übergangsschicht gebildet wird und dann an der Seitenwand des Grabens eine Diffusionsschicht gebildet wird, so daß hierdurch das Bauteil die Fähigkeit der Sperrung in Rückwärtsrichtung erhält.
  • Beim bekannten Verfahren der Bildung der Trennschicht im in Rückwärtsrichtung sperrenden IGBT ist eine Wärmebehandlung bei hoher Temperatur über eine lange Zeit erforderlich, um Bor durch die Wärmebehandlung von einer Borquelle (eine flüssige Diffusionsquelle von Bor), die auf die Oberfläche aufgeschichtet ist, zu diffundieren und die Trennschicht mit einer Diffusionstiefe in der Größenordnung von einigen hundert Mikrometern herzustellen. Dies macht Quarzbefestigungen notwendig, die einen Diffusionsofen bilden, beispielsweise eine Quarzunterlage, ein Quarzrohr und eine Quarzdüse. Diese Befestigungen bewirken eine Ermüdung, eine Kontamination durch fremde Materialien von einer Wärmequelle und eine Reduktion der Festigkeit aufgrund einer Devitrifikation der Quarzbefestigungen.
  • Zum Bilden der Trennschicht durch Beschichtung und Diffusion muß außerdem eine maskierende Oxidschicht gebildet werden, die als dicke Oxidschcht mit hoher Qualität hergestellt werden muß, damit sie der Langzeit-Bordiffusion standhalten kann. Als Verfahren zum Herstellen einer Siliziumoxidschicht mit hohem Maskenwiderstand, also mit hoher Qualität, gibt es das Verfahren der thermischen Oxidation.
  • Damit bei der Diffusionsverarbeitung zur Herstellung der Trennschicht mit Bor bei der hohen Temperatur über eine lange Zeit, beispielsweise 200 Stunden lang bei 1300° C, keine Boratome durch die maskierende Oxidschicht hindurchdringen, muß die thermisch gebildete Oxidschicht mit einer Schichtdicke von etwa 2,5 μm hergestellt werden, was wiederum bei einer Oxidationstemperatur von beispielsweise 1150° C eine Oxidationszeit von etwa 200 Stunden mit trockener Oxidation (trockene Sauerstoffatmosphäre) erfordert, womit die Oxidschicht mit der hohen Qualität erhalten werden kann.
  • Auch bei Anwendung der nassen oder pyrogenetischen Oxidation, die bekanntlich im Vergleich zur trockenen Oxidation nur eine kürzere Oxidationszeit erfordert, allerdings bei etwas geringerer Qualität der erhaltenen Oxidschicht, ist eine lange Oxidationszeit von etwa 15 Stunden immer noch notwendig. Außerdem wird bei der obengenannten Oxidationsverarbeitung eine große Menge Sauerstoff in die Siliziumscheibe eingeführt, was Kristalldefekte wie Sauerstoffausfällungen und durch die Oxidation eingeführte Stapelfehler ("OSF") bewirkt und Sauerstoffdonatoren erzeugt, wodurch nachteilige Effekte wie eine Verschlechterung der Charakteristiken und eine Erniedrigung der Zuverlässigkeit des Bauteils bewirkt werden.
  • Auch beim Schritt des Diffundierens von Bor nach dem Aufbringen der schichtförmigen Borquelle wird üblicherweise das Hochtemperatur- und Langzeitdiffundieren in einer Sauerstoffatmosphäre durchgeführt. Hierdurch werden Sauerstoffatome in das Kristallgitter der Scheibe als Zwischengitter-Sauerstoffatome eingebaut und somit entstehen auch im Diffusionsschritt Kristalldefekte wie Sauerstoffausfällungen, die Produktion von Sauerstoffdonatoren, OSF und Gleitverschiebungen. Bekanntlich steigt der Leckstrom durch einen p-n-Übergang an, der in einer Scheibe mit solchen Kristalldefekten gebildet ist, und die Durchbruchspannung und Zuverlässigkeit sind erheblich verschlechtert bei einer Trennschicht, die durch thermische Oxidation auf der Scheibe gebildet ist. Die während des Diffusionsprozesses eingebauten Sauerstoffatome werden Donatoren, die den nachteiligen Effekt einer Erniedrigung der Durchbruchspannung bewirken.
  • Beim in Bezug genommenen bekannten Verfahren der Bildung der Trennschicht schreitet die angenähert isotrope Diffusion des Bors von der Öffnung der maskierenden Oxidschicht aus zum Inneren des Siliziums vor. Die Diffusion des Bors in Tiefenrichtung bis zu 200μm bewirkt unvermeidlich auch eine Diffusion des Bors in Seitenrichtung bis zu 160 μm. Dies beeinflußt nachteilig die angestrebte Reduktion des Elementenschritts und der Chipgröße.
  • Bei einem anderen bekannten Verfahren der Bildung der Trennschicht wird der Graben durch trockene Ätzung gebildet, dann Bor in die Seitenwand des hergestellten Grabens eingebracht und anschließend der Graben mit verstärkendem Material wie einem Isolier- oder einem Halbleitermaterial gefüllt. Der Graben kann dabei mit einem hohen Aspektverhältnis (Seitenverhältnis, Geometrieverhältnis) hergestellt werden.
  • Jedoch liegt die zum Ätzen bis zu einer Tiefe in der Größenordnung von 200 μm erforderliche Bearbeitungszeit in der Größenordnung von 100 Minuten pro Scheibe, wenn typische Ätzvorrichtungen verwendet werden. Dies beeinflußt nachteilig die Rüstzeit, die verlängert wird, und die Zahl der Aufrechterhaltungen. Weiterhin wird, wenn der tiefe Graben durch trockene Ätzung gebildet wird und hierbei als Maske eine Siliziumoxidschicht (SiO2) verwendet wird, diese mit einer Dicke von einigen Mikrometern benötigt, da die Ätzselektivität 50 oder weniger beträgt. Die dicke Siliziumoxidschicht bewirkt nachteiligerweise eine Kostenerhöhung und eine erhöhte Ausschußrate aufgrund des Einführens von prozeßinduzierten Kristallfehlern wie OSFs und Sauerstoffausfällungen.
  • Beim Verfahren des Herstellens der Trennschicht mit einem tiefen Graben eines hohen Aspektverhältnisses, der durch trockene Ätzung hergestellt wird, ergibt sich weiterhin das Problem, daß im Graben Chemikalienreste und Resistlackreste zurückbleiben, die nachteilige Effekte wie eine Erniedrigung der Ausbeute und eine Erniedrigung der Zuverlässigkeit bewirken. Beim Einbringen eines Dotierungsstoffs wie Phosphor oder Bor in die Seitenwand des Grabens hat deren senkrechte Vorgabe die Folge, daß üblicherweise die Einführung des Dotierstoffs durch Implantieren von Dotierstoffionen durchgeführt wird, während die Scheibe geneigt wird.
  • Diese Einführung des Dotierstoffs in die Grabenseitenwand bewirkt bei einem Graben mit hohem Aspektverhältnis nachteilige Effekte wie eine Reduktion der effektiven Dosierung (und hiermit einhergehend eine verlängerte Implantierungszeit), die Verkleinerung eines effektiven projizierten Bereichs, einen Dosisverlust aufgrund des Vorhandenseins einer Schirmoxidschicht und eine Reduktion der Gleichförmigkeit der Implantierung. Man ergreift deshalb zum effektiven Einführen der Verunreinigung in den Graben mit hohem Aspektverhältnis die Maßnahme der Dampfphasendiffusion, bei der die Scheibe einer vergasten Atmosphäre eines Dotierstoffs wie PH3 (Phosphin) oder B2H6 (Diboran) ausgesetzt wird, anstatt Dotierstoffionen in die Scheibe zu implantieren. Die Dampfphasendiffusion ist jedoch hinsichtlich der Feinsteuerbarkeit der Dosis der Ionenimplantierung unterlegen.
  • Außerdem kann beim Füllen eines Grabens hohen Aspektverhältnisses mit einem Isoliermaterial ein Raum, der als Hohlraum oder Lunker bezeichnet werden kann, im Graben erzeugt werden mit der Folge einer verminderten Zuverlässigkeit. Zur Lösung des Problems wurde bereits der Anmelder ein Verfahren vorgeschlagen (japanische Patentanmeldung 2004-36274), durch das der Graben durch Durchführung einer anisotropen trockenen Ätzung gebildet wird und das Bor dann von der Innenfläche des Grabens aus diffundiert wird, um die Trennschicht zu bilden. Durch dieses vorgeschlagene Verfahren kann das Ausbreiten des Bors in der Seitenrichtung der Scheibe gehindert werden.
  • Beim in den obengenannten Dokumenten JP A-2-22869, JP A-2001-185727 und JP A-2002-76017 beschriebenen Herstellungsverfahren ist es einleuchtend, daß der Schritt des Füllens des Grabens mit einem Verstärkungsmaterial notwendig ist, damit die Scheibe an einer Anreißlinie geschnitten werden kann, um die Halbleiterchips zu liefern; die Herstellungskosten werden jedoch hierdurch erhöht.
    •
  • Zur Lösung der beim Stand der Technik auftretenden beschriebenen Probleme soll durch die Erfindung ein Halbleiterbauteil geschaffen werden, das sich durch hohe Zuverlässigkeit sowie durch eine niedrige Chipgröße und folglich einen kleinen Elementenschritt auszeichnet. Außerdem soll durch die Erfindung ein Verfahren zum Herstellen von Halbleiterbauteilen geschaffen werden, durch das eine Trennschicht gebildet werden kann, ohne daß eine Diffusionsbearbeitung bei hoher Temperatur und über eine lange Zeit, und eine Oxidationsbearbeitung über eine lange Zeit durchgeführt werden müssen. Schließlich soll durch das erfindungsgemäße Verfahren ein Halbleiterbauteil hoher Zuverlässigkeit zu niedrigen Kosten hergestellt werden.
  • Zur Lösung der Probleme des Stands der Technik und zum Erreichen der Ziele der Erfindung umfaßt ein Halbleiterbauteil gemäß einem ersten Aspekt der Erfindung folgende Komponenten:
    ein Halbleitersubstrat eines ersten Leitfähigkeitstyps mit einer ersten Hauptfläche und einer zweiten Hauptfläche; eine selektiv in einem Oberflächenbereich der ersten Hauptfläche des Halbleitersubstrats gebildete Basisregion des zweiten Leitfähigkeitstyps; eine selektiv in einem Oberflächenbereich der Basisregion gebildete Emitterregion des ersten Leitfähigkeitstyps; eine MOS-Steuerelektrodenstruktur mit einer Steuerelektroden-Isolierschicht, die an der Oberfläche eines Abschnitts der Basisregion gebildet ist, wobei dieser Abschnitt zwischen dem Halbleitersubstrat und der Emitterregion angeordnet ist, und einer auf der Steuerelektroden-Isolierschicht angeordneten Steuerelektrode; eine Emitterelektrode in Kontakt mit der Emitterregion und der Basisregion; eine an einer Oberflächenschicht der zweiten Hauptfläche des Halbleitersubstrats gebildeten Kollektorschicht des zweiten Leitfähigkeitstyps; eine in Kontakt mit der Kollektorschicht befindliche Kollektorelektrode; und eine den zweiten Leitfähigkeitstyp aufweisende Trennschicht, die die MOS-Steuerelektrodenstruktur umgibt, von der ersten Hauptfläche ausgehend die zweite Hauptfläche erreicht, wobei sie gegen die zweite Hauptfläche geneigt ist, und mit der Kollektorschicht gekoppelt ist, wobei sowohl die erste Hauptfläche als auch die zweite Hauptfläche eine {100}-Ebene ist und die Trennschicht eine Verunreinigungsschicht ist, die gebildet ist durch Einführen einer Verunreinigung des zweiten Leitfähigkeitstyps in eine Seitenwand einer {111}-Ebene des im Halbleitersubstrat gebildeten Grabens.
  • Gemäß einem zweiten Aspekt der Erfindung ist das Halbleiterbauelement weiterhin dadurch gekennzeichnet, daß die Trennschicht des zweiten Leitfähigkeitstyps einen Neigungswinkel von 54,7° zur zweiten Hauptfläche hat, und nach einem dritten Aspekt ist der Graben mit einem Isoliermaterial oder einem Halbleitermaterial gefüllt, die insbesondere Filmform haben.
  • Ein Verfahren zur Herstellung eines Halbleiterbauteils, das folgende Komponenten umfaßt: ein Halbleitersubstrat eines ersten Leitfähigkeitstyps mit einer ersten Hauptfläche und einer zweiten Hauptfläche; eine selektiv in einem Oberflächenbereich der ersten Hauptfläche des Halbleitersubstrats gebildete Basisregion des zweiten Leitfähigkeitstyps; eine selektiv in einem Oberflächenbereich der Basisregion gebildete Emitterregion des ersten Leitfähigkeitstyps; eine MOS-Steuerelektrodenstruktur mit einer Steuerelektroden-Isolierschicht, die an der Oberfläche eines Abschnitts der Basisregion gebildet ist, wobei dieser Abschnitt zwischen dem Halbleitersubstrat und der Emitterregion angeordnet ist, und einer auf der Steuerelektroden-Isolierschicht angeordneten Steuerelektrode; eine Emitterelektrode in Kontakt mit der Emitterregion und der Basisregion; eine an einer Oberflächenschicht der zweiten Hauptfläche des Halbleitersubstrats gebildeten Kollektorschicht des zweiten Leitfähigkeitstyps; eine in Kontakt mit der Kollektorschicht befindliche Kollektorelektrode; und eine den zweiten Leitfähigkeitstyp aufweisende Trennschicht, die die MOS-Steuerelektrodenstruktur umgibt, von der ersten Hauptfläche ausgehend die zweite Hauptfläche erreicht, wobei sie gegen die zweite Hauptfläche geneigt ist, und mit der Kollektorschicht gekoppelt ist, wobei sowohl die erste Hauptfläche als auch die zweite Hauptfläche eine {100}-Ebene ist und die Oberfläche der Trennschicht eine {111}-Ebene ist, ist gemäß einem vierten Aspekt der Erfindung gekennzeichnet durch die folgenden Verfahrensschritte: Abdecken der ersten Hauptfläche des Halbleitersubstrats des ersten Leitfähigkeitstyps mit einer Maske, die Öffnungen eines gewünschten Musters aufweist; Bilden eines Grabens mit V-förmigem oder trapezförmigem Querschnitt im Halbleitersubstrat durch Durchführen einer nassen anisotropen Ätzung, wobei Abschnitte der ersten Hauptfläche des Halbleitersubstrats, die nicht durch die Maske abgedeckt sind, in Kontakt mit einer alkalischen Lösung gebracht werden; und Bilden der Trenn schicht des zweiten Leitfähigkeitstyps durch Einbringen einer Verunreinigung des zweiten Leitfähigkeitstyps in eine Seitenwand des Grabens.
  • Das Verfahren ist, ausgehend vom Verfahren nach dem vierten Aspekt, gemäß einem fünften Aspekt der Erfindung weiterhin dadurch gekennzeichnet, daß der Graben mit einem Neigungswinkel von 54,7° zur zweiten Hauptfläche gebildet wird und die Verunreinigung des zweiten Leitfähigkeitstyps in die Seitenwand des Grabens durch Ionenimplantierung eingebracht wird, und ist, ausgehend von diesem Verfahren nach dem fünften Aspekt, gemäß einem sechsten Aspekt der Erfindung noch zusätzlich dadurch gekennzeichnet, daß nach der Bildung der MOS-Steuerelektrodenstruktur mit der Steuerelektroden-Isolierschicht und der Steuerelektrode auf der Seite der ersten Hauptfläche der Graben gebildet und die Verunreinigung des zweiten Leitfähigkeitstyps eingebracht wird, um die Trennschicht des zweiten Leitfähigkeitstyps zu bilden. Ausgehend vom vierten oder fünften Aspekt, kann man gemäß einem siebten Aspekt, um die Trennschicht des zweiten Leitfähigkeitstyps zu bilden, den Graben nach der Bildung der MOS-Steuerelektrodenstruktur mit der Steuerelektroden-Isolierschicht, der Steuerelektrode und der Emitterelektrode bilden und die Verunreinigung des zweiten Leitfähigkeitstyps einbringen. Wiederum ausgehen von einem Verfahren nach dem vierten oder fünften Aspekt, kann man gemäß einem achten Aspekt den Graben auch nach der Bildung der MOS-Steuerelektrodenstruktur mit der Steuerelektroden-Isolierschicht und der Steuerelektrode sowie der Emitterelektrode auf der Seite der ersten Hauptfläche und außerdem eines Oberflächen-Schutzfilms auf der ersten Hauptfläche bilden und die Verunreinigung des zweiten Leitfähigkeitstyps einbringen, um die Trennschicht des zweiten Leitfähigkeitstyps zu bilden.
  • Nach einem neunten Aspekt der Erfindung ist das Herstellungsverfahren, ausgehend von einem der Aspekte vom vierten bis zum achten Aspekt, dadurch gekennzeichnet, daß die Verunreinigung des zweiten Leitfähigkeitstyps in die Seitenwand des Grabens eingebracht wird, bevor der Graben mit einem Isoliermaterial oder einem Halbleitermaterial gefüllt wird, und anschließend die Wärmebehandlung durchgeführt wird.
  • Gemäß den insoweit angegebenen Aspekten vom ersten bis zum neunten Aspekt der Erfindung kann beim nassen anisotropen Ätzen mit einer alkalischen Lösung die Ätzmaske durch Bilden der Maske aus einer Siliziumoxidschicht oder aus einer Siliziumnitridschicht (Si3N4) mit sehr hoher Maskenselektivität dünn gemacht werden. Die Maskenselektivität gibt das Verhältnis des Materialabtrags der zu ätzenden Schicht zur Abtragsrate anderer Schichten an. Wird beispielsweise als Ätzmaske eine Siliziumoxidschicht und als Ätzlösung eine wässerige Kaliumhydroxidlösung (KOH) verwendet, so ist die Maskenselektivität sehr hoch und liegt bei 350 bis 500. Dies ermöglicht es, daß die als Maske verwendete Siliziumoxidschicht sehr dünn ist. Wird also die Masken-Oxidschicht durch thermische Oxidation gebildet, so kann die Oxidationstemperatur niedriger gewählt und die Oxidationszeit deutlich verkürzt werden. Die Probleme der hohen Rüstzeit und der Kristalldefekte aufgrund des Sauerstoffeintrags bei der Oxidation, die den Bauteilen und Verfahren nach dem Stand der Technik anhaften, werden hierdurch abgemildert.
  • Wenn die Siliziumoxidschicht durch chemische Ablagerung aus der Dampfphase ("CVD", Chemical Vapour Deposition) gebildet wird, hat sie eine ausreichende Maskenselektivität als Ätzmaske, wenngleich die so hergestellte Siliziumoxidschicht hinsichtlich der Schichtqualität (Maskenwiderstand) einer thermischen Oxidschicht etwas unterlegen ist. Als Ätzmaske kann auch eine TEOS-Schicht (Tetraäthylenorthosilikat) oder eine Siliziumnitridschicht, gebildet nach der CVD-Technik bei vermindertem Druck oder durch Plasma-unterstützte CVD-Technik, verwendet werden. In diesem Fall braucht die Temperatur zum Herstellen der Schicht mit der CVD-Technik nicht höher als 200° C bis 680° C zu sein, so daß im späteren Teil des Scheibenbildungsprozesses, nämlich nach der Bildung einer MOS-Steuerelektrodenstruktur, oder nach dem Scheibenbildungsprozeß oder nach der Bildung eines Oberflächen-Schutzfilms ein Graben zur Bildung der Trennschicht hergestellt werden kann.
  • Beim nassen anisotropen Ätzen mit einer alkalischen Lösung kann die Ätzrate als sehr hoch bestimmt werden, beispielsweise beträgt sie im Fall der Durchführung der Ätzung bei 110° C unter Verwendung einer wässerigen Kaliumhydroxidlösung mit einer Konzentration von 54 Gewichts-% etwa 8 μm/min. Außerdem kann beim nassen Ätzen die Ätzung mit einem System durchgeführt werden, daß als Chargenverarbeitungssystem bezeichnet werden kann, bei dem einige, z. B. bis zu zehn, Scheiben gleichzeitig bearbeitet werden können, was in erheblichem Maße zur Rüstzeitreduktion und zur Kostenreduktion beiträgt.
  • Die anisotrope nasse Ätzung mit einer alkalischen Lösung wird bei einer Ätztemperatur bis zu 200° C durchgeführt. Dies macht den thermischen Aufwand so niedrig, daß das Dotierungsprofil im aktiven Bereich nicht beeinflußt wird. Auch ergibt sich, daß, obwohl auf der Scheibe noch vor der Bildung des Grabens durch das nasse anisotrope Ätzen Strukturen von Metallen mit verhältnismäßig niedrigen Schmelzpunkten wie Aluminium (Al) oder von nicht wärmebeständigen Materialien gebildet worden sind, durch das Ätzen keine Einflüsse auf diese Strukturen ausgeübt werden.
  • Beim Bilden des Grabens mittels nasser anisotroper Ätzung mit einer alkalischen Lösung und beim anschließenden Implantieren von Borionen in die Seitenwand des Grabens kann die Wärmebehandlungstemperatur niedriger gehalten werden und die Wärmebehandlungszeit kürzer gehalten werden als beim Stand der Technik. Dies wirkt sich aus in einer Reduzierung der Rüstzeit bei der Bildung der Trennschicht und in einer damit einhergehenden Erniedrigung der Ausschußquote. Außerdem kann der Öffnungswinkel der Grabenseitenwände im Vergleich zu den durch trockenes Ätzen erhaltenen Winkeln sehr groß gemacht werden, was nachteilige Effekte der Ionenimplantierung, wie sie beim Stand der Technik auftreten, vermindert; solche Effekte sind beispielsweise eine Reduktion der effektiven Dosis, der Verlust von Dosismenge aufgrund des Vorhandenseins eines Schirmoxidfilms, der Verlust von Dosismenge aufgrund der Reflexion und Wiederemission eines Ionenstrahls und die Reduktion im effektiven projizierten Bereich.
  • Außerdem können bei einem großen Öffnungswinkel der Seitenwände des Grabens im Graben verbliebene Chemikalien und Reste leicht entfernt werden, was erheblich zu einer Erhöhung der Ausbeute und zu einer verbesserten Zuverlässigkeit beiträgt.
  • Wird beim nassen anisotropen Ätzen mit einer alkalischen Lösung eine Maskenausrichtung mit einer Orientierung parallel oder senkrecht zur <110>-Kristallorientierung auf der (100)-Siliziumscheibe durchgeführt, so ist der Öffnungswinkel der Seitenwände des Grabens festgelegt auf 54,7°. Dies führt zu dem Effekt, daß prozeßabhängige Veränderungen gering sind. Dadurch, daß die Grabenseitenwände auf einen Öffnungswinkel von 54,7° festgelegt sind, ergibt sich im Verlauf des Ätzens, wenn der Graben auf einen V-förmigen Querschnitt kommt, daß der Ätzfortschritt von selbst endet. Anders ausgedrückt, wird die Grabentiefe bestimmt durch die Öffnungsbreite der Ätzmaske. Hierdurch werden Tiefenvariationen des Grabens sehr viel geringer als beim Stand der Technik.
  • Nach einem zehnten Aspekt der Erfindung ist ein Verfahren zum Herstellen von Halbleiterbauteilen gemäß der Erfindung gekennzeichnet durch die Verfahrensschritte: Verfahren zum Herstellen eines Halbleiterbauteils, mit den folgenden Verfahrensschritten: Bilden einer Mehrzahl von diffundierten Schichten, einer ersten Hauptelektrode und einer Steuerelektrode auf einer ersten Hauptflächenseite einer Halbleiterscheibe; Dünnermachen der Halbleiterscheibe durch Schleifen einer zweiten Hauptfläche des Halbleitersubstrats; Bilden einer diffundierten Schicht und einer zweiten Hauptelektrode in Kontakt mit der diffundierten Schicht an der zweiten Hauptflächenseite der dünner gemachten Halbleiterscheibe; Befestigen der zweiten Hauptelektrode auf einem Trägersubstrat mit einer dazwischen angeordneten Klebeschicht; Bilden eines Grabens von der Seite der ersten Hauptfläche aus, wobei der Graben die diffundierte Schicht auf der zweiten Hauptflächenseite erreicht; Bilden einer Trennschicht im gesamten Bereich der Oberfläche der Seitenwand des Grabens, wobei die Trennschicht den gleichen Leitfähigkeitstyp hat wie die diffundierte Schicht auf der zweiten Hauptflächenseite und so her gestellt wird, daß sie in Kontakt mit der diffundierten Schicht auf der zweiten Hauptflächenseite ist; und Entfernen der Klebeschicht von der dünner gemachten Halbleiterscheibe zum Erhalten der Halbleiterscheibe als Halbleiterchip.
  • Ausgehend vom zehnten Aspekt der Erfindung, kann nach einem elften Aspekt die Klebeschicht aus wenigstens einem Thermo-schäumenden Band hergestellt sein, was ein Klebeband ist, das bei Erhitzung aufschäumt und dabei seine Klebefähigkeit verliert; und ausgehend vom zehnten oder elften Aspekt, wird nach einem zwölften Aspekt das Verfahren so durchgeführt, daß eine Kristallfläche der ersten Hauptfläche der dünner gemachten Halbleiterscheibe eine {100}-Ebene ist und eine Kristallfläche der Oberfläche des Grabens eine {111}-Ebene ist. Nach einem dreizehnten Aspekt wird dann vorzugsweise der Graben durch nasse anisotrope Ätzung gebildet. Das Bauelement kann nach einem vierzehnten Aspekt so hergestellt werden, daß die Trennschicht durch Ionenimplantierung und durch eine Ofen Wärmebehandlung bei nur mäßig hoher Temperatur bis 500° C gebildet wird, und nach einem fünfzehnten Aspekt, ausgehend insbesondere vom zehnten, elften oder zwölften Aspekt, so, daß die Trennschicht durch Ionenimplantierung und Laser-Wärmebehandlung gebildet wird. Ein sechzehnter Aspekt sieht ergänzend hierzu vor, daß die Bestrahlungsenergiedichte eines auf die Fläche der Seitenwand des Grabens gerichteten Laserstrahls über den gesamten Bereich der Fläche dieser Seitenwand konstant ist, nämlich kann gemäß einem siebzehnten Aspekt die Bestrahlungsenergiedichte des Lasers 1,5 Joule/cm2 oder mehr betragen, und weiterhin ergänzend kann gemäß einem achtzehnten Aspekt der Graben eine Tiefe bis zur Bodenfläche von maximal 1 mm haben.
  • Nach dem zehnten bis achtzehnten Aspekt der Erfindung wird eine dünne Halbleiterscheibe, die mit einer oberseitigen Struktur und einer unterseitigen Struktur zum Bilden eines in Rückwärtsrichtung sperrenden Halbleiterchips ausgebildet ist, an einem Trägersubstrat befestigt, es wird in der dünnen Halbleiterscheibe ein Graben gebildet, der als eine Anreißlinie dienen soll, an der Seitenfläche des Grabens wird eine isolierende Trennschicht gebildet und die Halbleiterscheibe wird vom Träger substrat abgenommen, um die Halbleiterchips zu ergeben. Dies ermöglicht es, daß ein Zerteilungsprozeß, wie er nach dem Stand der Technik durchgeführt wird, unterbleiben kann. Außerdem wird zum Bilden der Trennschicht kein Beschichtungs- und Diffusionsverfahren angewandt, so daß widrige Effekte wie eine Verschlechterung der Charakteristiken aufgrund von Sauerstoff zurückgedrängt werden können. Das in Rückwärtsrichtung sperrende Halbleiterbauteil kann also mit hoher Zuverlässigkeit und zu reduzierten Kosten hergestellt werden, und aufgrund der Wärmebehandlung bei nur mäßiger Temperatur oder einer Laser-Wärmebehandlung zum Aktivieren der Trennschicht kann diese in gleichförmiger, untiefer Diffusionstiefe hergestellt werden. Hierdurch kann die von der Trennschicht belegte Fläche im Halbleiterchip kleiner gemacht werden als die beim verglichenen Beschichtungs- und Diffusionsverfahren vorgesehene Fläche, was eine Reduktion des Elementenschritts erlaubt.
  • Ein weiteres erfindungsgemäßes Verfahren gemäß einem neunzehnten Aspekt der Erfindung ist gekennzeichnet durch die Verfahrensschritte, daß die Trennschicht gebildet wird durch Implantieren von Verunreinigungsionen in den gesamten Bereich der Fläche der Seitenwand des Grabens und Durchführen einer Laserbestrahlung auf dem gesamten Bereich, in dem die Verunreirgungsionen implantiert sind; Abschneiden der diffundierten Schicht auf der zweiten Hauptflächenseite und der darunter befindlichen zweiten Hauptelektrode mit Hilfe der Durchführung einer Laserbestrahlung auf die Bodenfläche des Grabens, und Entfernen der Klebeschicht von der Halbleiterscheibe zu deren Zerlegung in die Halbleiterchips. Nach einem zwanzigsten Aspekt führt man, ausgehend vom neunzehnten Aspekt, die Laserbestrahlung zum Bilden der Trennschicht und die Laserbestrahlung zum Schneiden der diffundierten Schicht auf der Seite der zweiten Hauptfläche und der zweiten Hauptelektrode mit der selben Laserstrahlungsvorrichtung durch. Der Graben kann auch bei diesen Aspekten vorzugsweise mit einer Tiefe von maximal 1 mm hergestellt werden.
  • Gemäß diesem neunzehnten und zwanzigsten Aspekt der Erfindung muß das Bauteil vorab vorbereitet werden, dann muß die Trennschicht gebildet werden und dann muß die Trennschicht mit der diffundierten Schicht auf der Seite der zweiten Hauptfläche verbunden werden, um die Verarmungsschicht zu steuern. Jedoch wird durch die Formierung der Trennschicht mit dem auf dem Trägersubstrat befestigen Bauteil, obwohl zur Bildung der Trennschicht ein Graben hergestellt worden ist, die Scheibe solange nicht in die chipförmigen Teile aufgetrennt, bis der Ionenimplantierungsprozeß und die Wärmebehandlung im grabenbildenden Abschnitt beendet sind. Zum Befestigen des Bauteils auf dem Trägersubstrat wird ein doppelseitig klebendes Band mit einem durch Hitze aufschäumenden Band und einem UV-Band, die miteinander verbunden sind, verwendet, um das aufschäumende Band an der Bauteiloberfläche und das UV-Band am Trägersubstrat zu befestigen. Dies erlaubt es, das doppelseitige Klebeband aufzuschäumen und so nach der Wärmebehandlung leicht vom Bauteil abzuziehen.
  • Die Wärmebehandlung nach der Ionenimplantierung kann auch durch eine Laser-Wärmebehandlung durchführt werden und hierdurch die Trennschicht aktiviert werden, wobei man ihre Temperatur kurzzeitig örtlich bis in die Nähe des Schmelzpunkts des Siliziums erhöht. Somit können die Ionen des Dotierungsmittels, beispielsweise von p-leitendem Dotierstoff wie B und Al, die zur Bildung der Trennschicht implantiert wurden, noch höher aktiviert werden als solche, die durch Niedertemperatur-Ofenwärmebehandlung, nämlich bei einer Temperatur bis zu 500° C, erhitzt werden. Hierbei wird nur der Bereich bis zu einer Tiefe von wenigen Mikrometern von der Oberfläche aus aktiviert, so daß die bereits gebildete Oberflächenelektrode nicht beeinflußt wird.
  • Nach der Durchführung der Laser-Wärmebehandlung werden die diffundierte Schicht und die zweite Hauptelektrode an der Unterseite der Trennschicht durch Laserbestrahlung zerteilt. Das doppelseitige Klebeband wird dann thermisch aufgeschäumt, um sich von der Scheibe zu lösen, die dann die Form der vereinzelnten Chips annimmt. Die zweite Hauptelektrode kann auf diese Weise sauber zerteilt werden, ohne daß es irgendwelche überstehenden Teile oder irgendwelche unvollkommenen Teile unter der Trennschicht gibt. Von der zweiten Hauptelektrode wird deshalb kein Teil zurückgelassen, der ein wenig vom Rand des Chips vorsteht, und es bricht kein Teil unter der Trennschicht weg. Auch verbleibt an der Zerteilfläche der zweiten Hauptelektrode kein Grat, wodurch eine saubere Kante (Zerteilfläche) des Chips erhalten werden kann.
  • Gemäß dem zwanzigsten Aspekt der Erfindung aktiviert die Laserbestrahlungsvorrichtung die ionenimplantierte Schicht im Laser-Wärmebehandlungsprozeß und führt eine Verarbeitung in einem Arbeitsmodus im Verlauf der Laser-Zerteilung durch. Da die zweite Hauptelektrode sehr dünn ist, nämlich nur einige Mikrometer dick, kann die Zeit für die durch Laserbestrahlung bewirkte Zerteilung verkürzt werden, so daß diese Art der Zerteilung effektiver ist als die übliche Zerteilung. Weiterhin können die beiden Prozesse als aufeinanderfolgende Prozesse durchgeführt werden, indem die Bestrahlungsenergiedichte im selben Bauteil verändert wird. Die beiden Prozesse können also aufeinanderfolgend mit einer einzigen Vorrichtung durchgeführt werden, wodurch die Ausrüstungs-Investitionskosten vermindert werden können.
  • Mit dem erfindungsgemäßen Halbleiterbauteil und dem erfindungsgemäßen Herstellungsverfahren des Halbleiterbauteils wird der Graben im Silizium-Halbleitersubstrat durch nasses anisotropes Ätzen mit einer alkalischen Lösung durchgeführt und werden Verunreinigungsionen in die Seitenwand des Grabens implantiert, wodurch die Trennschicht ohne eine bei hoher Temperatur und über eine lange Zeit durchgeführte Diffusionsbearbeitung und ohne Langzeit-Oxidationsbehandlung gebildet werden kann. Außerdem wird die Trennschicht im auf einem Trägersubstrat befestigten Halbleitersubstrat gebildet, wodurch die mit der diffundierten Schicht auf der Seite der zweiten Hauptfläche verbundene Trennschicht leicht gebildet werden kann. Das Trägersubstrat wird nach der Zerteilung des Halbleitersubstrats durch die Laserbestrahlung entfernt, wodurch die zweite Hauptelektrode sauber ohne vorstehende Teile und ohne unter der Trennschicht fehlende Teile zerteilt wird. Durch die Erfindung kann also ein in hohem Maß zuverlässiges Halbleiterbauteil mit kleiner Elemententeilung und kleiner Chipgröße zu niedrigen Kosten erhalten werden.
    •
  • Weitere Einzelheiten, Vorteile und Weiterbildungen der Erfindung im Vergleich zum Stand der Technik ergeben sich aus der folgenden Beschreibung bevorzugter Ausführungsbeispiele unter Bezugnahme auf die Zeichnung. Es zeigen:
  • 1 in einem Querschnitt den Aufbau eines in Rückwärtsrichtung sperrenden IGBTs gemäß einer ersten Ausführungsform der Erfindung;
  • 2A im Querschnitt einen Zwischenzustand bei der Herstellung des IGBTs von 1, bei dem auf einer Siliziumscheibe eine Masken-Oxidschicht gebildet wird;
  • 2B im Querschnitt einen Zwischenzustand bei der Herstellung des IGBTs von 1, der dem in 2A dargestellten Schritt folgt und in dem durch nasses anisotropes Ätzen ein Graben gebildet wird und Borionen in die Seitenwand des Grabens implantiert werden;
  • 2C im Querschnitt einen Zwischenzustand bei der Herstellung des IGBTs von 1, der dem Schritt von 2B folgt und in dem eine Trennschicht entlang der Seitenwand und dem Boden des Grabens gebildet wird;
  • 3 anhand einer Querschnittsansicht den Aufbau eines in Rückwärtsrichtung sperrenden IGBTs gemäß einer zweiten Ausführungsform der Erfindung;
  • 4A im Querschnitt einen Zwischenzustand bei der Herstellung des IGBTs von 3, in dem auf einer Siliziumscheibe Elementenbereiche gebildet werden;
  • 4B im Querschnitt einen Zwischenzustand bei der Herstellung des IGBTs von 3, der dem Schritt von 4A folgt und in dem in der Siliziumscheibe Gräben gebildet werden;
  • 4C im Querschnitt einen Zwischenzustand bei der Herstellung des IGBTs von 3, der dem Schritt von 4B und in dem eine Isolierschicht oder eine Halbleiterschicht eingegeben wird, um den Graben vor einer Wärmebehandlung zu füllen;
  • 4D im Querschnitt einen Zwischenzustand bei der Herstellung des IGBTs von 3, der dem Schritt von 4C folgt und in dem die Siliziumscheibe dünner gemacht wird, indem ihre zweite Hauptfläche geschliffen und geätzt wird;
  • 5 eine perspektivische Ansicht zur Veranschaulichung der nassen anisotropen Ätzung von Silizium mit einer alkalischen Lösung;
  • 6 eine Draufsicht unter Darstellung des Musters von umgekehrt-trapezoidförmigen Gräben, die durch nasses anisotropes Ätzen von Silizium mit einer alkalischen Lösung gebildet wurden, mit Schattenschraffur;
  • 7 einen Querschnitt durch das Bauteil von 6 in einer Schnittebene A-A in 6;
  • 8 eine Draufsicht entsprechend 6 unter Darstellung eines Musters von V-förmigen Gräben, die durch nasses anisotropes Ätzen von Silizium mit einer alkalischen Lösung gebildet wurden;
  • 9 einen Querschnitt durch das Bauteil von 8 in einer Schnittebene B-B in 8;
  • 10 eine Draufsicht auf eine dünne Halbleiterscheibe, in der eine Anzahl von chipbildenden Flächen der erfindungsgemäßen Halbleiterbauteile integriert sind;
  • 11 einen Querschnitt durch den Hauptteil der chipbildenden Fläche, geschnitten in einer Schnittebene C-C in 10;
  • 12 eine vergrößerte Querschnittsansicht des Elementenaufbaus in Abschnitten D und E in 11;
  • 13 bis 20 Querschnitte durch den Hauptteil eines in Rückwärtsrichtung sperrenden IGBTs in Zwischenzuständen im Verlauf der Herstellung durch ein Herstellungsverfahren gemäß einer dritten Ausführungsform der Erfindung, wobei im einzelnen zeigen:
  • 13 einen Zwischenzustand, in dem eine oberseitige Struktur auf einer Halbleiterscheibe gebildet wird;
  • 14 einen Zwischenzustand, der dem Schritt von 13 folgt und in dem die zweite Hauptfläche der Halbleiterscheibe geschliffen wird, auf der dann eine unterseitige Struktur gebildet wird;
  • 15 einen Zwischenzustand, der dem Schritt von 14 folgt und in dem die Halbleiterscheibe auf einem Trägersubstrat mit Hilfe eines doppelseitigen Klebebands, das dazwischen angeordnet wird, befestigt wird;
  • 16 einen Zwischenzustand, der dem Schritt von 15 folgt und in dem in der Halbleiterscheibe ein Graben gebildet wird;
  • 17 einen Zwischenzustand, der dem Schritt von 16 folgt und in dem eine Trennschicht an der Seitenwand des Grabens gebildet wird;
  • 18 einen Zwischenzustand, der dem Schritt von 17 folgt und in dem die Halbleiterscheibe vom doppelseitigen Klebeband abgenommen wird, um sich in die IGBT Chips zu zerteilen;
  • 19 einen Zwischenzustand, in dem ein Bereich mit V-förmigen Anreißlinien als Graben gebildet wird;
  • 20 einen Zwischenzustand, in dem ein Bereich mit Anreißlinien in der Form eines umgekehrten Trapezoides als Graben gebildet wird;
  • 21 die charakteristische Kurve des Verunreinigungskonzentrationsprofils in einer Trennschicht, die durch Ionenimplantierung und Wärmebehandlung bei mäßiger Temperatur gebildet ist;
  • 22 in einer Querschnittsansicht den Hauptteil eines in Rückwärtsrichtung sperrenden IGBTs während eines Herstellungsschritts gemäß einer vierten Ausführungsform der Erfindung;
  • 23 die charakteristische Kurve des Verunreinigungskonzentrationsprofils in einer Trennschicht, wenn diese einer Laser-Wärmebehandlung unterworfen war;
  • 24 eine schematische Darstellung zur Veranschaulichung eines Verfahrens zum Messen der Beziehung zwischen einerseits dem Maß einer Verschiebung Z des Halbleitersubstrats vom Brennpunkt eines Laserstrahls weg hin zu einer Laserstrahlquelle und anderseits der Spitzen Verunreinigungskonzentration im Halbleitersubstrat;
  • 25 die Kurve der Beziehung zwischen einerseits dem Maß einer Verschiebung Z des Halbleitersubstrats vom Brennpunkt eines Laserstrahls weg hin zu einer Laserstrahlquelle und anderseits der Spitzen Verunreinigungskonzentration im Halbleitersubstrat;
  • 26 einen Querschnitt durch den Hauptteil eines in Rückwärtsrichtung sperrenden IGBTs in einem Zwischenzustand im Verlauf der Herstellung durch ein Herstellungsverfahren gemäß einer fünften Ausführungsform der Erfindung, in dem die Zerteilung mittels Laser durchgeführt wird;
  • 27 einen Querschnitt durch den Hauptteil des in Rückwärtsrichtung sperrenden IGBTs in einem Zwischenzustand im Verlauf der Herstellung durch das Herstellungsverfahren gemäß der fünften Ausführungsform der Erfindung, der dem Schritt von 26 folgt und in dem die Halbleiterscheibe von einem doppelseitigen Klebeband abgenommen wird und sich dadurch in IGBT Chips teilt;
  • 28A bis 28C in Querschnittsansichten den Hauptteil eines in Rückwärtsrichtung sperrenden IGBTs nach dem Stand der Technik in Zwischenzuständen eines bekannten Herstellungsverfahrens, wobei im einzelnen zeigen:
  • 28A einen Zwischenzustand, in dem eine Oxidschicht als Dotierstoffmaske auf einer Halbleiterscheibe gebildet wird;
  • 28B einen Zwischenzustand in einem im Vergleich zu 28A nachfolgenden Schritt, in dem in der Oxidschicht eine Öffnung gebildet wird;
  • 28C einen Zwischenzustand in einem im Vergleich zu 28B nachfolgenden Schrittt, in dem eine Trennschicht in der Halbleiterscheibe gebildet wird;
  • 29 in einer Querschnittsansicht den Hauptteil eines in Rückwärtsrichtung sperrenden IGBTs nach dem Stand der Technik, dessen Trennschicht durch das in den 28a bis 28C dargestellte Verfahren hergestellt worden ist;
  • 30A bis 30C in Querschnittsansichten den Hauptteil eines in Rückwärtsrichtung sperrenden IGBTs nach dem Stand der Technik in Zwischenzuständen eines bekannten Herstellungsverfahrens, wobei im einzelnen zeigen:
  • 30A einen Zwischenzustand, in dem eine Oxidschicht als Ätzmaske auf einer Halbleiterscheibe gebildet wird;
  • 30B einen Zwischenzustand des Herstellungsverfahrens, der dem in 30A gezeigten Schritt folgt und in dem ein Graben gebildet wird;
  • 30C einen Zwischenzustand des Herstellungsverfahrens, der dem Schritt von 30B folgt und in dem in der Seitenwand des Grabens eine Trennschicht gebildet wird;
  • 31 in einer Querschnittsansicht den Hauptteil eines in Rückwärtsrichtung sperrenden IGBTs nach dem Stand der Technik, dessen Trennschicht durch das in den 30A bis 30C dargestellte Verfahren hergestellt worden ist; und
  • 32 in einer Querschnittsansicht den Zustand, in dem Reste wie chemische Restmengen und Resistlackreste im Graben zurückgeblieben sind.
  • Zunächst wird anhand von Beispielen der Stand der Technik, von dem die Erfindung ausgeht, veranschaulicht.
  • In der folgenden Beschreibung und in der Zeichnung sowohl des Stands der Technik als auch der erfindungsgemäßen Beispiele bedeutet der vorausgehende Buchstabe "n" oder "p", der vor den Bezeichnungen von Schichten oder Regionen erscheint, daß die Majoritätsträger in den Schichten oder Regionen Elektronen sind bzw Löcher sind. Das an den vorausgehenden Buchstaben "n" oder "p" angefügte Zeichen "+" bedeutet, daß die Schicht oder Region eine verhältnismäßig hohe Verunreinigungskonzentration hat, und das in gleicher Weise angefügte Zeichen "-" bedeutet, daß die Schicht oder Region eine verhältnismäßig niedrige Verunreinigungskonzentration hat. Komponenten, die mit gleichen Bezugszahlen und Zeichen versehen sind, sind gleich, so daß sich wiederholende Erläuterungen unterlassen werden konnten.
  • Wie schon dargelegt, ist es bekannt, zum Sicherstellen der Sperrfähigkeit des Halbleiterbauteils in Rückwärtsrichtung einen pn-Übergang durch eine Trennschicht so auszubilden, daß er eine Durchbruchspannung in Rückwärtsrichtung hält.
  • Die 28A bis 28C zeigen in Querschnittsansichten Herstellungsschritte eines diesbezüglichen Herstellungsverfahrens nach dem Stand der Technik entsprechend ihrer Reihenfolge beim Bilden der Trennschicht in einem diesbezüglichen in Rückwärtsrichtung sperrenden IGBT nach dem Stand der Technik, wobei nur dessen Hauptteile dargestellt sind. Das Verfahren besteht darin, daß man die Trennschicht durch Beschichten und Diffusion bildet. Zunächst wird auf einer Halbleiterscheibe 151 eine Oxidschicht 152 mit einer Dicke von etwa 2,5 μm durch thermische Oxidation gebildet, wobei diese Schicht als Dotiermaske dient (28A). Als nächstes wird diese Oxidschicht 152 einer strukturierenden Ätzung unterworfen, wodurch zum Herstellen der Trennschicht eine Öffnung 153 gebildet wird (128B).
  • Die Öffnung 153 wird dann mit einer Borquelle 154 bedeckt, woraufhin bei hoher Temperatur über eine lange Zeit eine Wärmebehandlung der Scheibe 151 in einem Diffusionsofen durchgeführt wird, um eine p-leitende diffundierte Schicht in einer Dicke in der Größenordnung von einigen hundert Mikrometer zu bilden (128C), die zur isolierenden Trennschicht 155 wird. Sodann wird, was in der Zeichnung nicht speziell dargestellt ist, nach der Herstellung einer Oberseitenstruktur die Unterseite der Halbleiterscheibe 151 geschliffen, wodurc eine geschliffene Fläche 156 entsteht, und der Schleifvorgang endet, wenn die geschliffene Fläche 156 die Trennschicht 155 erreicht, wodurch die Halbleiterscheibe 151 dünner gemacht ist. An der geschliffenen Fläche 156 wird eine unterseitige Struktur gebildet, die aus einer p-leitenden Kollektorregion und einer Kollektorelek trode besteht. Anschließend wird die Halbleiterscheibe 151 an einer Anreißlinie geschnitten, die in der Mitte der Trennschicht 155 gebildet ist, um so die IGBT Chips zu bilden.
  • 29 zeigt als Querschnitt den wesentlichen Teil eines entsprechenden in Rückwärtsrichtung sperrenden IGBTs, dessen Trennschicht 155 durch das in den 28A bis 28C gezeigte Verfahren hergestellt worden ist. Gemäß 29 enthält das Bauteil eine p-leitende Topfregion 161, eine p-leitende Spannungsstandhalteregion 162, eine Emitterregion 163, eine Steuerelektroden-Isolierschicht 164, eine Steuerelektrode 165, einen schichtförmigen Zwischenschicht-Isolator 166, eine Emitterelektrode 167, eine Feld-Oxidschicht 168, eine Feldplatte 169, eine p-leitende Kollektorregion 170 und eine Kollektorelektrode 171. Es wird begrenzt von einer Zerteilfläche 172.
  • Die 30A bis 30C zeigen in Querschnittsansichten die Herstellungsverfahrensschritte in ihrer Aufeinanderfolge bei einem weiteren, bekannten (JP A-2-22869, JP A-2001-185727 und JP A-2002-76017) Fall der Bildung einer Trennschicht bei einem verglichenen, in Rückwärtsrichtung sperrenden IGBT, der durch seine Hauptbestandteile dargestellt ist. Die Herstellung der Trennschicht erfolgt hier durch Schaffung eines Grabens und durch Bilden einer Diffusionsschicht an der Seitenwand des Grabens. Zuerst wird mit einer einige Mikrometer dicken Oxidschicht 173 eine Ätzmaske gebildet (30A) und dann wird durch Trockenätzung ein Graben 174 gebildet, der größenordnungsmäßig einige hundert Mikrometer tief ist (30B). Sodann wird mit Hilfe der Dampfphasendiffusion 175 eine Verunreinigung in die Grabenseitenwand eingebracht, wodurch eine Trennschicht 176 gebildet wird (30C).
  • 31 zeigt im Querschnitt den Hauptteil eines entsprechenden in Rückwärtsrichtung sperrenden IGBTs, bei dem die Trennschicht 176 durch das in den 30A bis 30C gezeigte Verfahren gebildet wurde. Der Graben 174 wird mit einem Verstärkungsmaterial 177 gefüllt, woraufhin die Scheibe entlang einer Anreißlinie zerteilt wird und hierdurch aus der Scheibe 151 ein IGBT Chip geschnitten wird. Der IGBT ist damit fertiggestellt. Die Trennungsfläche ist mit 178 bezeichnet. Die übrigen Bestandteile sind die gleichen wie die in 29 gezeigten.
  • Bei diesem Verfahren der Bildung der Trennschicht im in Rückwärtsrichtung sperrenden IGBT ist eine Wärmebehandlung bei hoher Temperatur über eine lange Zeit erforderlich, um Bor durch die Wärmebehandlung von der Borquelle 154, die auf die Oberfläche aufgeschichtet ist, zu diffundieren und die Trennschicht 155 herzustellen.
  • Außerdem muß die Oxidschicht 152 als dicke Oxidschicht mit hoher Qualität hergestellt werden, z. B. thermische Oxidation. Die erforderliche Schichtdicke bedingt eine hohe Oxidationstemperatur und eine lange Oxidationszeit.
  • Auch für die nasse oder die pyrogenetische Oxidation ist eine lange Oxidationszeit notwendig, und werden Kristalldefekte und Sauerstoffdonatoren erzeugt.
  • Beim in den 28A bis 28C dargestellten Verfahren der Bildung der Trennschicht schreitet die angenähert isotrope Diffusion des Bors von der Öffnung der maskierenden Oxidschicht aus zum Inneren des Siliziums in Tiefenrichtung, aber auch in Seitenrichtung vor.
  • Beim in den 30A bis 30C dargestellten Verfahren der Bildung der Trennschicht wird der Graben 174 durch trockene Ätzung gebildet und, um die Trennschicht auszubilden, das Bor in die Seitenwand des hergestellten Grabens 174 eingebracht. Anschließend wird der Graben 174 mit dem verstärkenden Material 177 wie einem Isolier- oder einem Halbleitermaterial gefüllt. Da der Graben mit einem hohen Aspektverhältnis hergestellt werden kann, eignet sich das in den 30A bis 30C dargestellte Herstellungsverfahren in vorteilhafterer Weise zur Reduktion des Elementenschritts, verglichen mit dem Verfahren nach den 28A bis 28C. Jedoch ist die erforderliche Bearbeitungszeit hoch und die Ätzselektivität niedrig und die Siliziumoxidschicht muß dick sein. Im Graben, insbesondere wenn er ein hohes Aspektverhältnis hat, bleiben Chemikalienreste 179 und Resistlackreste 180 (32) zurück, und können Hohlräume oder Lenker im Graben erzeugt werden.
  • Beim in den obengenannten Dokumenten JP A-2-22869, JP A-2001-185727 und JP A-2002-76017 beschriebenen Herstellungsverfahren ist es einleuchtend, daß der Schritt des Füllens des Grabens mit einem Verstärkungsmaterial notwendig ist, damit die Scheibe an einer Anreißlinie geschnitten werden kann, um die Halbleiterchips zu liefern; die Herstellungskosten werden jedoch hierdurch erhöht.
  • Im folgenden werden bevorzugte Ausführungsformen eines Halbleiterbauteils und eines Verfahrens der Herstellung der Herstellung des Bauteils gemäß der Erfindung im einzelnen unter Bezugnahme auf die Zeichnung erläutert. Die Erläuterungen werden anhand von Beispielen gegeben, bei denen jeweils die Erfindung auf einen in Rückwärtsrichtung sperrenden IGBT angewandt wird.
  • Erste Ausführungsform
  • 1 zeigt als erste Ausführungsform der Erfindung im Querschnitt einen in Rückwärtsrichtung sperrenden IGBT mit einem n--leitenden Einkristall-Silizium-Halbleitersubstrat 1, das scheibenförmig ist ("Wafer") und an seiner in der Zeichnung oberen Seite eine erste Hauptfläche 15 und an seiner in der Zeichnung unteren Seite eine zweite Hauptfläche 16 aufweist. Das Substrat 1 hat einen hohen spezifischen Widerstand. An seiner ersten Hauptfläche 15 sind p-leitende Basisregionen 2 örtlich selektiv gebildet und an seiner zweiten Hauptfläche 16 ist eine p+-leitende Kollektorschicht 3 gebildet. Ein Bereich, der zwischen der p-Basisregion 2 und der p+-Kollektorschicht 3 in Richtung der Dicke des Substrats liegt, ist ursprünglich das n--leitende Einkristall-Substrat 1, welches zu einer n-leitenden Basisregion wird. Ohne hierauf speziell begrenzt zu sein, kann als Beispiel angegeben werden, daß das Substrat 1 zwischen den Hauptflächen 15 und 16 200 μm dick ist.
  • In einem aktiven Bereich 14, von dem ein Teil durch einen Pfeil veranschaulicht ist, ist in der Oberflächenschicht in jeder p-Basisregion 2 örtlich selektiv eine n+-leitende Emitterregion 4 gebildet. Außerhalb des aktiven Bereichs 14 ist in einem Bereich, der als Doppelpfeil angezeigt ist, eine Spannungsstandhaltestruktur 13 als eine Art von Randstruktur an der Oberfläche eines planaren p-n-Übergangs gebildet, der eine in Vorwärtsrichtung sperrende Durchbruchspannung des IGBTs sichert. Die Spannungsstandhaltestruktur 13 ist außenseitig vom aktiven Bereich 14 an der ersten Hauptfläche 15 positioniert und wird gebildet durch Kombinieren mehrerer Stufen, von denen jede einen Schutzring aus einer p+-leitenden Halbleiterregion 11, eine Oxidschicht 12 und eine Feldplatte aus einer Metallschicht 24 enthält, die in einer Ringanordnung in der Oberflächenschicht des Substrats 1 ausgebildet sind.
  • An der Oberseite des Substrats 1 sitzt, unter Zwischenlage einer Steuerelektroden-Isolierschicht 5, eine Steuerelektrode 6, und zwar überdeckt diese Steuerelektrode 6 die folgenden Flächen: die Fläche der p-Basisregion 2, die zwischen der n+-Emitterregion 4 und der n-Basisregion im n--Halbleitersubstrat 1 liegt, die Oberfläche dieser n-Basisregion zwischen den einander benachbarten p-Basisregionen 2, und die Oberfläche der angrenzenden p-Basisregion 2, die zwischen der n-Basisregion und einer der n+-Emitterregionen 4 in der benachbarten p-Basisregion 2 liegt. Die Oberfläche der n+-Emitterregion 4 ist mit einer Emitterelektrode 8, und die Oberfläche der p+-Kollektorregion 3 ist mit einer Kollektorelektrode 9 bedeckt. Zwischen der Emitterelektrode 8 und der Steuerelektrode 6 befindet sich ein filmförmiger Zwischenschichtisolator 7.
  • Außen in der Spannungsstandhaltestruktur 13 befindet sich eine p+-leitende Trennschicht 20, die entlang der Seitenwand eines Grabens 21 ausgebildet ist, der von der ersten Hauptfläche 15 ausgeht. Die Seitenwand des Grabens 21 ist gegen die zweite Hauptfläche 16 in einem Winkel von etwa 54,7° geneigt. Folglich ist auch die p+-Trennschicht 20 in der in 1 angegebenen Weise mit einer streifenförmigen Querschnittsform mit einem Winkel von etwa 54,7° zur zweiten Hauptfläche 16 und mit einem Winkel von etwa 125,3° zur ersten Hauptfläche 15 geneigt.
  • Durch das spätere Schneiden des Werkstücks beispielsweise mit Hilfe einer Zerteilung entsteht eine Durchtrennfläche 25. Zwischen der p+-Trennschicht 20 und der Durchtrennungsfläche 25 befindet sich eine Füllregion 22, nämlich eine Region, die mit einem Isoliermaterial wie SOG (Spin-On Glass, aufgesponnenes Glas), BPSG (Boro-Phospho Silicate Glass, Borphosphorsilikatglas), Polysilazin oder Polyimid, oder mit einem Halbleitermaterial wie Polysilizium oder epitaxialem Silizium gefüllt ist. Der Graben 21 wird mit dem Material der Füllregion 22 gefüllt, bevor das Zerteilen an der Durchtrennungsfläche 25 durchgeführt wird. Mit der so gebildeten p+-Trennschicht 20 kann verhindert werden, daß sich die Verarmungsschicht, die sich vor und hinter der p-n-Übergangsschicht ausbreitet, wenn eine Spannung in Rückwärtsrichtung angelegt wird, über die Durchtrennungsfläche 25 hinaus und in einen um die Durchtrennungsfläche 25 befindlichen Schadensbereich ausdehnt, wodurch eine ausreichend hohe Durchbruchspannung in Rückwärtsrichtung erhalten werden kann.
  • Bei der beschriebenen Ausführung wird zum Herstellen der p+-Trennschicht 20 der Graben 21 im Substrat 1 dadurch gebildet, daß man eine nasse anisotrope Ätzung mit einer alkalischen Lösung durchführt. Der Graben 21 ist im Querschnitt V-förmig oder trapezförmig mit einer Seitenwand, deren Ebene in einem Winkel von etwa 54,7° zur zweiten Hauptfläche 16 des n--leitenden Siliziumhalbleitersubstrats 1 geneigt ist. Das Verfahren zur Herstellung des Grabens 21 wird später unter Bezugnahme auf die 5 bis 9 genauer erläutert.
  • Zunächst wird unter Bezugnahme auf die 2A bis 2C das Herstellungsverfahren des in Rückwärtsrichtung sperrenden IGBTs des Aufbaus von 1 allgemein erläutert. Als erstes wird auf einer Siliziumscheibe 31 beispielsweise durch thermische Oxidation eine maskierende Oxidschicht 30 gebildet. Für das nasse anisotrope Ätzen von Silizium mit einer alkalischen Lösung ermöglicht es eine hohe Ätzmaskenselektivität, daß die maskierende Oxidschicht 30 sehr dünn sein kann.
  • Auch wenn die Siliziumoxidschicht durch CVD (Chemical Vapour Deposition, chemisches Dampfphasen-Beschichten) gebildet ist, kann eine ausreichende Ätzmaskenselektivität erhalten werden, obwohl solche Siliziumoxidschichten im Vergleich zu thermischen Oxidschichten hinsichtlich der Schichtqualität (Widerstand der Maske) etwas unterlegen sind. Als maskierende Oxidschicht 30 kann auch eine TEOS-Schicht dienen, die gebildet wird durch CVD bei vermindertem Druck oder durch Plasma-unterstütztes CVD.
  • Auf die Schichtbildung hin erfolgt das Maskenstrukturieren und Ätzen der Oxidschicht 30 zur Bildung der Ätzmaske 32 mit dem gewünschten Muster. Anschließend wird die oben beschriebene nasse anisotrope Ätzung durchgeführt, um den trapezoidförmigen (oder den in 2B mit gepunkteter Linie eingezeichneten V förmigen) Graben 21 zu bilden. Anschließend werden in die Seitenwand des Grabens 21 beispielsweise Borionen durch Ionenimplantation eingebaut (2B). Da der Neigungswinkel der Grabenseitenwand zur ersten Hauptfläche 15 sehr groß ist, nämlich etwa 125,3° beträgt, können die Verunreinigungsionen in die Grabenseitenwand implantiert werden, ohne daß die Siliziumscheibe 31 geneigt werden muß. Die Ionenimplantierung in die Siliziumscheibe 31 kann also mit einem Neigungswinkel von 0° durchgeführt werden.
  • Anschließend wird eine Wärmebehandlung durchgeführt, um die implantierten Verunreinigungsionen zu aktivieren, wodurch entlang der Seitenwand und dem Boden (im Fall des trapezoidförmigen Grabens 21) eine p-leitende diffundierte Schicht 40 gebildet wird, die dann die oben beschriebene p+-Trennschicht 20 wird.
  • Sodann wird in einem nicht separat dargestellten Schritt der Graben 21 mit einem Isolatormaterial wie SOG, BPSG, Polysilazin oder Polyimid, oder mit einer Halbleiterschicht eines Materials wie Polysilizium oder epitaxiales Silizium gefüllt, wodurch die Füllregion 22 gebildet wird. Anschließend wird eine Wärmebehandlung durchgeführt, um die Schichtqualität der Füllregion 22 im Graben 21 zu verbessern und gleichzeitig die Haftung zwischen der Füllregion 22 und dem Silizium zu verbessern. Wird die Füllregion 22 gebildet, indem der Graben 21 mit einer Polysiliziumschicht oder einer epitaxialen Siliziumschicht gefüllt wird, so kann der Schritt des Einführens des Einbauens des Dotierungsmittels durch die B+ (Bor)-Ionenimplantierung zweckmäßigerweise weggelassen werden, indem man den Graben 21 mit einer p-Halbleiterschicht füllt, die ihrerseits mit einem Dotiergas wie B2H6 (Diboran) gebildet wird, das in Silanseriengas als Startermaterial im Verlauf des Bildens der Schicht gemischt ist. Nach den insoweit durchgeführten Schritten ist der Schritt der Herstellung der p+-Trennschicht 20 abgeschlossen.
  • Anschließend werden durch nachfolgende an sich bekannte Verfahrensschritte Elementen-Oberseitenstrukturen im aktiven Bereich 14 und in der Spannungsstandhaltestruktur 13 gebildet. Sodann wird die zweite Hauptfläche 16 geschliffen und geätzt, um die Scheibe dünner zu machen. Anschließend wird auf der Seite der zweiten Hauptfläche 16 die p+-Kollektorschicht 3 gebildet, indem man eine Ionenimplantierung beispielsweise mit Borionen, und dann eine Wärmebehandlung der implantierten Borionen durchführt. Außerdem wird auf der Seite der zweiten Hauptfläche 16 die Kollektorelektrode 9 auf der Kollektorschicht 3 gebildet, indem man eine Behandlung des Ablagerns von beispielsweise Gold (Au) und eine Wärmebehandlung durchführt. Schließlich wird die Scheibe in einzelne Chips zerteilt, und zwar durch einen Schneidprozeß wie das Zerteilen, um die Herstellung der Bauteile abzuschließen.
  • Die Herstellung des Grabens erfolgt durch nasse anisotrope Ätzung. 5 zeigt in perspektivischer Veranschaulichung die nasse anisotrope Ätzung von Silizium mit einer alkalischen Lösung. Die Siliziumscheibe 31 ist mit der Ätzmaske 32 aus einer Siliziumoxid- oder Siliziumnitrid-Schicht örtlich bedeckt.
  • Die 6 und 8 stellen dann Draufsichten auf Grabenmuster dar, und zwar jeweils für neun Chips, wobei die Gräben durch nasse anisotrope Siliziumätzung mit einer alkalischen Lösung hergestellt worden sind. In den 7 und 9 sind Querschnitte in einer Schnittebene A-A in 6 bzw in einer Schnittebene B-B in
  • 8 dargestellt, die die jeweiligen Strukturen zeigen. In den 6 bis 9 bezeichnen das Bezugszeichen 33 eine (100)-Ebene, die der aktive Bereich des Bauteils werden soll, das Bezugszeichen 34 eine (100)-Ebene, die durch Ätzen freigelegt ist, und die Bezugszeichen 35, 36, 37 und 38 jeweils eine (111)-Ebene, eine (111)-Ebene, eine (111)-Ebene bzw eine (111)-Ebene, von denen jede eine der Seitenwände des Grabens 21 ist.
  • Als Lösungen für das nasse anisotrope Ätzen von Silizium werden wässerige alkalische Lösungen verwendet, beispielsweise von Kaliumhydroxid, Hydrazin, Äthylendiamin, Ammoniak und TMAH (Tetraamethylammoniumhydroxid). Das Siliziumätzen mit diesen Lösungen wird mit solchen Vorgaben durchgeführt, daß die Ätzgeschwindigkeit unterschiedlich ist in Abhängigkeit von der Richtung der Kristallebenen des Siliziums, nämlich durch Anisotropie. Beispielsweise ergibt sich speziell bei der Verwendung einer Kaliumhydroxidlösung, daß die Ätzgeschwindigkeiten für eine (110)-Ebene und für die (100)-Ebene 600 mal bzw 400 mal die Ätzgeschwindigkeit in der (111)-Ebene ist. Der Ätzvorgang endet praktischen einer Kristallebene, die äquivalent der (111)-Ebene ist.
  • Bei einer Ätzmaske, die auf einer Scheibe mit der (100)-Ebene so gebildet ist, daß eine Öffnung der Ätzmaske vorab entlang den <110>-Richtungen geschaffen ist, ist es bekannt, daß die Ätzung einen V-förmigen Graben, eine pyramidenförmige Grube oder einen pyramidenförmigen Hohlraum als zu bildende Struktur ermöglicht. Es ist weiterhin bekannt, daß durch Justierung der Breite der Öffnung der Ätzmaske oder durch Einstellung der Ätzzeit ein V-förmiger Graben, ein trapezoidförmiger Graben oder eine pyramidenförmige Grube mit beliebiger Tiefe und Größe gebildet werden kann.
  • Wird die Ätzung nach der halben Zeit abgebrochen, so kann der Graben 21 mit einem Querschnitt gebildet werden, der einem umgekehrten Trapez gleicht, wie in den 5 bis 7 dargestellt ist. In diesem Fall beträgt der Winkel, der von jeder der folgenden Ebenen: der (111)-Ebene 35, der (111)-Ebene 36, der (111)-Ebene 37 und der (111)-Ebene 38, die die Seitenwände des Grabens 21 werden, und der (100)-Ebene 34, die durch die Ätzung freigelegt ist, eingeschlossen wird, angenähert 125,3°, was größer ist als der Bodenwinkel des später beschriebenen V förmigen Grabens. Resistlackreste und chemische Rückstände können also im Fall des V-förmigen Grabens leichter entfernt werden und der Graben 21 kann leicht mit einem Isoliermaterial gefüllt werden, ohne daß im Graben 21 irgendwelche Hohlräume entstehen.
  • Wird die Ätzung dann fortgesetzt, so vergrößert sich die Fläche in der {111}-Ebene der Seitenwand des Grabens 21, während die Fläche 34 in der (100)-Ebene am Grund des Grabens 21 kleiner wird. Wenn schließlich die Fläche 34 in der (100)-Ebene am Grund des Grabens 21 verschwindet und sich die Flächen in den {111}-Ebenen an den beiden gegenüberliegenden Seiten unter einem Winkel von 70,6° schneiden, wie die 8 und 9 zeigen, wird die weitere Ätzung im wesentlichen angehalten. Dies bewirkt, daß es keine Variation in der Tiefe des V-förmigen Grabens 21 gibt, auch wenn die Ätzzeit unterschiedlich ist. Anders ausgedrückt, wird die Tiefe des V-förmigen Grabens 21 nicht durch die Ätzzeit bestimmt, sondern durch die Öffnungsbreite der Ätzmaske 32.
  • Genauer dargestellt, hat die Tiefe des V-förmigen Grabens 21 einen Wert, den man erhält, wenn man die halbe Öffnungsbreite der Ätzmaske 32 mit tan54,7° multipliziert. Umgekehrt muß zum Herstellen des V-förmigen Grabens 21 so, daß er eine gewünschte Tiefe hat, nur die Öffnungsbreite der Ätzmaske 32 mit einem Wert gewählt werden, der sich ergibt aus der Tiefe des Grabens 21, multipliziert mit 2/tan54,7°. Soll der Graben beispielsweise mit einer Tiefe von 200 μm hergestellt werden, so kann die Öffnungsbreite der Ätzmaske 32 283 μm breit gemacht werden, was vorteilhaft ist für die Reduktion des Elementenschritts. In diesem Fall bildet jedoch der Grabengrund einen etwas scharfen spitzen Winkel von etwa 70,6°, und es ist vorteilhaft, die Ecklinie des Grabengrunds abzurunden, indem eine Bearbeitung wie eine Wasserstoffwärmebehandlung, eine eckenabrundende Oxidationsbearbeitung oder eine CDE-Bearbeitung (Chemical Dry Etching, che misches trockenes Ätzen), durchgeführt wird.
  • Bei der anschließenden Ionenimplantierung können die Verunreinigungsionen gleichzeitig in die vier Seitenwände implantiert werden, nämlich in die (111)-Ebene 35, die (111)-Ebene 36, die (111)-Ebene 37 und die (111)-Ebene 38. Die Ionenimplantierung kann also leicht durchgeführt werden. Ebenso wie bei der Ionenimplantierung in eine gewöhnliche Grabenseitenwand können hier die Verunreinigungsionen auch getrennt in jede der vier Seitenwände, die in den Ebenen 35, 36, 37 und 38 liegen, implantiert werden.
  • Zweite Ausführungsform
  • 3 zeigt im Querschnitt einen in Rückwärtsrichtung sperrenden IGBT gemäß einer zweiten Ausführungsform der Erfindung. Bei dieser Ausführungsform ist in Ergänzung zur ersten Ausführungsform die Füllregion 22, die zwischen der p+-Trennschicht 20 und der Durchtrennungsfläche 25 liegt, dahingehend verlängert, daß sie sich über die erste Hauptfläche 15 erstreckt und die Spannungsstandhaltestruktur 13 und den aktiven Bereich 14 überdeckt. Die anderen Anordnungen sind die gleichen wie die bei der ersten Ausführungsform. Somit kann wie bei der ersten Ausführungsform die Trennschicht 20 verhindern, daß sich eine um den p-n-Übergang, wenn der IGBT in Rückwärtsrichtung vorgespannt ist, ausbreitende Verarmungsschicht bis zur Durchtrennungsfläche 25 und zum Schadensbereich um sie expandiert, und kann der IGBT eine ausreichend hohe Durchbruchspannung in Rückwärtsrichtung haben. Soweit die Anordnungen die gleichen sind wie bei der ersten Ausführungsform, sind ihre Komponenten mit gleichen Bezugszeichen bezeichnet und sie werden nicht erneut beschrieben.
  • Der IGBT mit der in 3 gezeigten Anordnung wird mit Hilfe eines Herstellungsverfahrens erzeugt, das unter Bezugnahme auf 4A bis 4D erläutert wird. Was jedoch die Einzelheiten der einzelnen Herstellungsschritte angeht, wurden diese bereits bei der ersten Ausführungsform beschrieben. Sich wiederholende Darlegungen werden also weggelassen und es wird hier nur eine grobe Übersicht über das Verfahren gegeben. Zunächst wird unter Durchführung bekannter Schritte die Elementen-Oberseitenstruktur im aktiven Bereich 14 und in der Spannungsstandhaltestruktur 13 auf der ersten Hauptfläche 15 der Siliziumscheibe 31 gebildet (4A). Eine Aluminiumelektrode, die die Emitterelektrode 8 werden soll, wird jedoch noch nicht gebildet. In 4A bezeichnet das Bezugszeichen 41 einen Elementbereich, der die Element-Oberseitenstruktur im aktiven Bereich 14 und in der Spannungsstandhaltestruktur 13 enthält, und der Bereich zwischen einem der Elementbereiche 41 und einem weiteren Elementbereich 41 ist als Trennbereich 42 bezeichnet.
  • Anschließend wird zum Bilden der Gräben 21 in den Trennbereichen 42 die nasse anisotrope Ätzung des Siliziums mit einer alkalischen Lösung durchgeführt (4B), woraufhin dann in die Seitenwand des Grabens 21 beispielsweise Boratome durch Ionenimplantierung eingebracht werden. Hierauf wird auf der Seite der ersten Hauptfläche 15 Aluminium aufgesprüht und so geätzt, daß es zur Emitterelektrode 8 geformt wird, und anschließend wird auf der Seite dieser ersten Hauptfläche 15 Isoliermaterial wie SOG, BPSG, Polysilazin oder Polyimid, oder ein Halbleiterfilm eines Materials wie Polysilizium oder epitaxiales Silizium aufgebracht, um den Graben 21 mit dem Isoliermaterial oder dem Halbleiterfilm der Füllregion 22 zu füllen, bevor die Wärmebehandlung durchgeführt wird (4C). Bis hier ist der Schritt der Bildung der p+-Trennschicht 20 abgeschlossen. Anschließend wird die zweite Hauptfläche 16 zum Dünnermachen der Scheibe geschliffen und geätzt (4D), und dann bildet man auf der Seite der zweiten Hauptfläche 16 die p+-Kollektorschicht 3 und die Kollektorelektrode 9. Zuletzt wird die Scheibe in einzelne Chips zerteilt, indem man eine Schneidbearbeitung wie eine Zerteilung durchführt, um die Herstellung der Bauteile zu komplettieren.
  • Das Vorgehen zum Bilden des Grabens 21 durch nasses anisotropes Ätzen stellt eine Bearbeitung dar, die keinen Schaden verursacht, mit einer Bearbeitungstemperatur von nur bis zu 200° C. Der Graben 21 kann also in einem Verfahrensschritt hergestellt werden, bei dem die meisten Schritte zur Herstellung der Elementen- Oberseitenstruktur bereits abgeschlossen sind, wie beispielsweise nach Durchführung des Schritts, bei dem eine MOS-Steuerelektrodenstruktur auf der Seite der ersten Hauptfläche 15 gebildet wird, oder des Schritts, bei dem die Emitterelektrode 8 aus Aluminium gebildet wird, oder des Schritts, bei dem eine Oberflächenschutzschicht wie z. B. BPSG gebildet wird, also jedenfalls in der zweiten Hälfte des Bauteil-Herstellungsverfahrens. Außerdem wird durch Füllen des Grabens 21 mit der Isolierschicht oder der Halbleiterschicht verhindert, daß die Siliziumscheibe 31 bereits dann, wenn die Unterfläche der Scheibe geschliffen wird, um eine dünne Scheibe zu schaffen, in die einzelnen Chips getrennt wird oder an den Gräben 21 bricht.
  • Bei der ersten oder zweiten Ausführungsform ist es nicht notwendig, die Ätzmaske 32 dick zu machen, wenn der Graben 21 gebildet wird. Die maskierende Oxidschicht 30, die die Ätzmaske 32 werden soll, kann also durch thermische Oxidation bei einer Temperatur unter der beim Stand der Technik angewandten Temperatur und über eine Zeit, die kürzer ist als beim Stand der Technik, hergestellt werden. Dies kann das Problem einer verlängerten Rüstzeit und das Problem der Bewirkung von Kristallfehlern aufgrund des Einbaus von Sauerstoff bei der Oxidation reduzieren. Außerdem ergibt sich beim nassen anisotropen Ätzen mit einer alkalischen Lösung bei sehr hoch angesetzter Ätzrate die Möglichkeit, die Ätzung in einem chargenweisen Prozeß durchzuführen. Dies ist in erheblichem Umfang wirksam zur Rüstzeitverkürzung und zur Kostenreduktion.
  • Auch ist bei der nassen anisotropen Ätzung mit einer alkalischen Lösung die Ätztemperatur nicht höher als 200° C. Dies hat einen sehr kleinen thermischen Umfang zur Folge, der keinen Einfluß auf das Dotierungsprofil des aktiven Bereichs 14 ausübt. Und obwohl auf der Siliziumscheibe 31 vor der Bildung des Grabens 21 ein Metall mit verhältnismäßig niedrigem Schmelzpunkt, wie Aluminium, und ein Material mit niedriger Wärmebeständigkeit aufgebracht werden, hat das genannte Ätzverfahren keinen Einfluß auf das Metall und das Material.
  • Auch beim Implantieren der Borionen in die Seitenwand des Grabens 21 kann die Wärmebehandlungstemperatur niedriger bleiben als bei einem entsprechenden Verfahren nach dem Stand der Technik, und kann die Wärmebehandlungszeit kürzer gemacht werden. Auch dies ergibt eine Verkürzung der Rüstzeit bei der Herstellung der p+-Trennschicht 20 und eine Erniedrigung der Ausschußrate. Außerdem ist der Neigungswinkel der Seitenwand des Grabens 21 im Vergleich zu dem durch trockenes Ätzen hergestellten Graben relativ groß, was widrige Effekte reduzieren kann, z. B. eine Reduktion der effektiven Dosis, einen Dosisverlust aufgrund des Vorhandenseins einer Schirm-Oxidschicht, einen Dosisverlust aufgrund der Reflexion und Re-Emission von Ionenstrahlen und eine Reduktion im effektiven vorstehenden Bereich. Außerdem können aufgrund des sehr großen Neigungswinkels der Seitenwand des Grabens 21 zurückgebliebene chemische Reste leicht entfernt werden, was sehr wirksam zur Erhöhung der Ausbeute und zur Verbesserung der Zuverlässigkeit ist.
  • Es gibt auch keine Variationen im Neigungswinkel der Seitenwand des Grabens 21, so daß Dosis- und Reichweite-Variationen der implantierten Ionen bei der Implantierung sehr klein bleiben. Wenn der Graben 21V förmig ist, so wird seine Tiefe durch die Öffnungsbreite der Ätzmaske 32 bestimmt. Dies wirkt sich dahin aus, daß Tiefenvariationen des Grabens 21 viel geringfügiger sind als bei nach dem Stand der Technik gebildeten Gräben.
  • Dritte Ausführungsform
  • 10 zeigt in Draufsicht eine dünne Halbleiterscheibe, in der eine Anzahl von Chipbildungsbereichen der erfindungsgemäßen Halbleiterbauteile (hier: in Rückwärtsrichtung sperrende IGBTs) integriert sind. 11 zeigt den Aufbau des Hauptteils des Chipbildungsbereichs im Querschnitt in einer Schnittebene C-C in 10, und 12 zeigt in vergrößertem Maßstab die Schnittflächen in Abschnitten D und E von 11. Die dünne Halbleiterscheibe wird gezeigt mit geschliffener zweiter Hauptfläche einer ursprünglich dicken Halbleiterscheibe, an deren erster Hauptfläche eine oberseitige Struktur gebildet ist, und mit einer unterseitigen Struktur, die an der geschliffenen zweiten Hauptfläche ausgebildet ist. Es sind also noch kein Graben, der als Anreißlinie dienen soll, und keine Trennschicht, die im Graben gebildet werden soll, vorhanden.
  • In einer dünnen Halbleiterscheibe 101 sind diffundierte Schichten wie eine p-Topfregion 102, eine p-Spannungsstandhalteregion 103 und eine n-Emitterregion 104 gebildet, wobei auf einem Kanalbereich der p-Topfregion 102 unter Zwischenlage einer Steuerelektroden-Isolierschicht 105 eine Steuerelektrode 106 gebildet ist und auf dieser ein Zwischenschichtisolator 107 gebildet ist und auf der n-Emitterregion 104 und der p-Topfregion 102 mit einer nicht dargestellten p-Kontaktregion mit hoher Verunreinigungskonzentration eine Emitterelektrode 108 gebildet ist, auf deren Oberfläche ein nicht dargestellter Schutzfilm aus einem Material wie Polyimid gebildet ist. Diese Teile finden sich an der ersten Hauptfläche 131 der Scheibe 101, wo sie einen Chipbildungsbereich 135 darstellen. Ein Aufbau mit diesen Bestandteilen wird als Oberflächenstruktur 133 bezeichnet. An der zweiten Hauptfläche 132 der Scheibe 101 ist eine p-Kollektorregion 110 gebildet, auf der eine Kollektorelektrode 111 gebildet ist. Die Struktur mit der p-Kollektorregion 110 und der Kollektorelektrode 111 wird als Unterflächenstruktur 134 bezeichnet. Die p-Spannungsstandhalteregion 103 besteht aus einer diffundierten Schicht, die mit einer Feldplatte verbunden ist.
  • Die 13 bis 18 zeigen in Querschnittsansichten die Herstellungsschritte des in Rückwärtsrichtung sperrenden IGBTs nach der dritten Ausführungsform in der Aufeinanderfolge, wobei vom IGBT sein Hauptteil dargestellt ist. An der ersten Hauptfläche 131 der beispielsweise in der Größenordnung von 300 μm dicken Halbleiterscheibe 101a werden diffundierte Schichten wie die p-Topfregion 102, die p-Spannungsstandhalteregion 103 und die n-Emitterregion 104 gebildet. Auf der Kanalregion der p-Topfregion 102 wird die Steuerelektroden-Isolierschicht 105 und auf dieser die Steuerelektrode 106 gebildet und auf letzterer schichtförmig der Zwischenschichtisolator 107 aufgebracht. Auf der n-Emitterregion 104 und der p-Topfregion 102, nämlich auf einer nicht dargestellten p-Kontaktregion mit einer hohen Verunreinigungskonzentration, wird eine Emitterelektrode 108 aufgebracht. Über die so hergestellten Komponenten wird eine nicht dargestellte Schutzschicht aus einem Material wie Polyimid aufgebracht. Der Aufbau mit diesen Bestandteilen ergibt die Oberflächenstruktur 133 (13).
  • Als nächstes wird die mit 132a (13) bezeichnete zweite Hauptfläche der dicken Halbleiterscheibe 101a geschliffen und geätzt, um so als geschliffene Fläche 109 der jetzt etwas weniger dicken Halbleiterscheibe 101 mit einer Dicke in der Größenordnung von 100 μm vorzuliegen. Die geschliffene Fläche 109 wird die zweite Hauptfläche 132 der nunmehr dünnen Halbleiterscheibe 101. Auf der Seite der geschliffenen Fläche 109 wird die p-Kollektorregion 110 gebildet, auf der wiederum die Kollektorelektrode 111 hergestellt wird. Der Aufbau mit diesen Komponenten ergibt die Unterflächenstruktur 134, und damit ist die Halbleiterscheibe 101 mit ihren insoweitigen Herstellungsschritten hergestellt (14).
  • Anschließend wir die Kollektorelektrode 111 der Halbleiterscheibe 101 an einem Trägersubstrat 141 befestigt, das aus einem Material wie Quarzglas (eine Glasscheibe) besteht, wobei dazwischen ein doppelseitig klebendes Band 137 angeordnet wird. Zum Zweck dieser Befestigung wird auf die dünne Halbleiterscheibe 101 und das Trägersubstrat 141 mit dem dazwischen befindlichen doppelseitig klebenden Band 137 Druck ausgeübt, und zwar sowohl auf die Seite der Scheibe 101 als auch auf die Seite des Trägersubstrats 141, oder der Druck wird durch eine Walze aufgebracht, so daß keine Luftblasen zwischen den miteinander zu verbindenden Flächen zurückbleiben.
  • Das doppelseitig klebende Band 137 hat folgende Struktur: ein durch Erwärmung schäumendes Band 138, das, wenn durch Erwärmung aufschäumt und hierdurch entfernbar wird, und ein UV-Band 139, das durch Bestrahlung beispielsweise mit ultraviolettem Licht entfernbar wird, sind unter Zwischenlage eines PET-Films 140 (Polyäthylentetraphthalat) verbunden. Das Thermo-schäumende Band 138 wird mit der Kollektorelektrode 111 der dünnen Halbleiterscheibe 101 verbunden, und das UV-Band 139 wird am Trägersubstrat 141 befestigt (15). Ohne daß hierdurch eine Beschränkung angegeben werden soll, sei beispielhaft genannt, daß das Thermo-schäumende Band 138 und das UV-Band 139 jeweils 50 μm dick sind und der PET-Film 140 eine Dicke von 100 μm hat. Das Trägersubstrat 141 ist dann beispielsweise 600 μm dick.
  • Sodann werden zwischen benachbarten Chipbildungsbereichen 135 in der dünnen Halbleiterscheibe 101 durch nasse anisotrope Ätzung Gräben 142 gebildet, die jeweils ein Anreißlinienbereich 136 sind (16). Die Gräben 142 werden so tief gemacht, daß ihr Boden die p-Kollektorregion 110 erreicht. In diesem Stadium wird die Halbleiterscheibe 101, obwohl die Gräben 142 bereits gebildet sind, da sie unter Zwischenlage des doppelseitig klebenden Bands 137 am Trägersubstrat 141 befestigt ist, noch nicht in die Halbleiterchips geteilt. Die Seitenwände der Gräben werden jedoch die Ränder der IGBT Chips.
  • Die Anforderungen an die Ätzlösung zum Bilden der Gräben 142 sind folgende: wässerige Lösung von TMAH (Tetramethylammoniumhydroxid) in einer Konzentration von 3 % bis 20 % und mit einer Temperatur von 50° C bis 90° C; oder wässerige Lösung von NH4OH (Ammoniumhydroxid) in einer Konzentration von 1 % bis 20 % und mit einer Temperatur von 50° C bis 90° C; oder wässerige Lösung von KOH (Kaliumhydroxid) in einer Konzentration von 10 % bis 60 % und mit einer Temperatur von 50° C bis 90° C.
  • Der so hergestellte Graben 142 hat die unter Bezugnahme auf die 5 bis 9 für die erste Ausführungsform beschriebene Form, da die erste Hauptfläche 131 der dünnen Halbleiterscheibe 101 die {100}-Ebene ist. Die Ebenheit oder Flachheit der {111}-Ebene, die durch das nasse anisotrope Ätzen entstanden ist, liegt in der Größenordnung von 1 nmRa, so daß also die Fläche sehr glatt ist. Wie 19 zeigt, wird, wenn das Ätzen natürlicherweise endet und der Anreißlinienbereich 136 in Form des im Querschnitt V-förmigen Grabens vorliegt, der untere Scheitel der V-Form so eingestellt, daß er in Berührung mit der p-Kollektorregion 110 kommt. 20 zeigt den Fall, in dem die Ätzung auf halbem Weg gestoppt wird, wobei der Anreißlinienbereich 136 die Form eines Grabens mit einem Querschnitt in Form eines invertierten Trapezes hat; in diesem Fall wird der Anreißlinienbereich 136 so eingestellt, daß die Unterfläche der Graben-Trapezoidform in Berührung mit der p-Kollektorregion 111 kommt.
  • Anschließend an die Bildung der Gräben 142 wird von der Seite der ersten Hauptfläche 131 der Scheibe 101 her auf die Seitenwand 143 des Grabens 142 eine Ionenimplantierung 144 (17) durchgeführt und dann eine Wärmebehandlung bei nur mäßig hoher Temperatur durchgeführt, um die implantierten Borionen zu aktivieren, wodurch eine isolierende Trennschicht 145 entsteht (17). Bei der Herstellung der Trennschicht 145 kann, wie bei der Ionenimplantierung in eine vertikale Grabenseitenwand, die Ionenimplantierung dadurch ausgeführt werden, daß man den Implantierungsprozeß in vier Schritte unterteilt, von denen jeder für eine der Seitenwände in den vier Richtungen um den Chip durchgeführt wird, wobei die Scheibe bei jedem Schritt entsprechend geneigt wird. Da jedoch der Neigungswinkel (der Schnittwinkel) der einzelnen Seitenwandfläche 143 des Grabens 142, in die die Ionen implantiert werden, zur ersten Hauptfläche 131 relativ groß ist, nämlich etwa 125,3° beträgt, kann die Ionenimplantierung auch ohne Neigen der Scheibe, also bei einem Scheibenneigungswinkel von 0° (vertikal) durchgeführt werden. In diesem Fall genügt eine nur einschrittige Ionenimplantierung, so daß das Vorgehen vereinfacht werden kann (16 bis 18).
  • Bei der Grabenbildung durch trockene Ätzung nach dem Stand der Technik bewirkt ein hohes Aspektverhältnis des Grabens eine Reduktion bei der effektiven Dosis, einen Dosisverlust aufgrund des Vorhandenseins einer Abschirm-Oxidschicht, einen Dosisverlust aufgrund von Reflexion und Re-Emission von Ionenstrahlen und eine Reduktion des effektiven projizierten Bereichs. Bei der erfindungsgemäßen Herstellung des Grabens ergeben sich jedoch keine derartigen Probleme, da der Neigungswinkel der Seitenwände des Grabens zur ersten Hauptfläche relativ groß, nämlich 125,3°, ist und das Aspektverhältnis klein ist. Das kleine Aspektverhältnis erleichtert auch das Entfernen von Chemikalien und anderen Reststoffen im Graben, was erheblich zur Erhöhung der Ausbeute und zur Verbesserung der Zuverlässigkeit beiträgt. Der Seitenwandwinkel des V-förmigen Grabens ist festgelegt auf 54,7° des Schnittwinkels der Hauptfläche (der zweiten Hauptfläche) der (100)-Ebene und der {111}-Ebene, an der das Ätzen abgebrochen wurde, was keine Änderung im Seitenwandwinkel bewirkt. Somit werden Variationen in der Dosis und in den Bereichen der bei der Ionenimplantierung implantierten Ionen sehr klein.
  • Als Beispiel sei angegeben, daß die Borionen mit 1·1015/cm-2/100 keV bei einem Neigungswinkel von 0° implantiert werden. Der Temperaturwert und die Zeit für die Niedertemperatur-Wärmebehandlung, die nach der Ionenimplantierung durchgeführt wird, sind so, daß hierdurch kein Einfluß auf die bereits gebildeten Elektroden, nämlich die Emitterelektrode und die Kollektorelektrode, stattfindet, nämlich beträgt beispielsweise die Behandlungstemperatur 400° C bei einer Behandlungsdauer von fünf Stunden. Die erzielte Ebenheit von 1 nmRa der Seitenwandfläche 143 des Grabens 142 kann die Bildung der Trennschicht 145 mit einer Diffusionstiefe von 1 μm sicherstellen.
  • Als nächstes wird die dünne Halbleiterscheibe 101, die mit Hilfe des doppelseitig klebenden Bands 137 am Trägersubstrat 141 befestigt ist, erwärmt, um die durch Aufschäumen erfolgende Ablösung des Thermo-schäumenden Bands 138 von der dünnen Halbleiterscheibe 101 zu bewirken, wodurch die Halbleiterscheibe 101 sich vom noch am Trägersubstrat 141 sitzenden Klebeband 137 löst. Durch anschließendes Bestrahlen des UV-Bands 139 mit ultraviolettem Licht (UV) wird das UV-Band 139 vom Trägersubstrat 141 gelöst, wodurch das doppelseitig klebende Band 137 sich auch vom Trägersubstrat 141 löst und für eine erneute Verwendung zur Verfügung steht wird. Die IGBT Bereiche, die den Chipbildungsbereichen 135 entsprechen, sind miteinander noch über die dünne Unterflächenstruktur 134 verbunden, die nur einige Mikrometer dick ist (die Summe der Dicke der p-Kollektorregion 110 und der Kollektorelektrode 111). Beim Entfernen des schäumenden Bands 138 bricht jedoch die dünne Unterflächenstruktur 134 im Verbindungsabschnitt und die IGBT Chips trennen sich voneinander (18).
  • Die durch Aufschäumen bewirkte Ablösung des Thereto-schäumenden Bands 138 wird so durchgeführt, daß das Trägersubstrat 141 auf eine heiße Platte gegeben wird, die auf eine erhöhte Temperatur in der Größenordnung von 130° C erwärmt ist, während dafür gesorgt ist, daß sie unter die Halbleiterscheibe 101 kommt (auf einer heißen Plattenoberfläche). Da, wie beschrieben wurde, die verbliebene Dicke an der Grundfläche des Grabens 142 in der Halbleiterscheibe 101 nur wenige Mikrometer beträgt, ermöglicht die durch Aufschäumen erfolgende Ablösung der Halbleiterscheibe 101 gleichzeitig deren Auftrennung in Chips. Wenn die p-Kollektorregion 110 und die Kollektorelektrode 111, die die Chipbildungsbereiche 135 noch verbinden, unauseinandergebrochen bleiben, kann der verbliebene Kopplungsabschnitt durch Maßnahmen wie einen Laserstrahl geschnitten werden. Es werden so die einzeln in 18 als Abschnitt F gezeigten IGBT Chips gebildet. Der IGBT Chip wird in eine nicht dargestellte Packung montiert, um den vollständigen in Rückwärtsrichtung sperrenden IGBT zu ergeben.
  • Gemäß der dritten Ausführungsform wird die dünne Scheibe 101 mit der Oberflächenstruktur 133 und der Unterflächenstruktur 134 eines IGBT Chips, der hergestellt werden soll, mit dem doppelseitig klebenden Band 137 auf das Trägersubstrat 141 geklebt. Hierauf wird der Graben 142 gebildet, was zugleich zur Bildung der Anreißlinie dient. An der Seitenwand des Grabens 142 wird die Trennschicht 145 durch Implantieren von Verunreinigungsionen hergestellt. Die einzelnen IGBT Chips werden fertiggestellt, indem man das doppelseitig klebende Band 137 von der dünne Halbleiterscheibe 101 entfernt. Dies bewirkt eine geringere Kontamination der Scheibe als bei den Verfahren nach dem Stand der Technik, bei denen erst nach der Bildung des Grabens 142 die Unterseite, also die zweite Hauptfläche 132 der dicken Halbleiterscheibe 101a geschliffen wird, woraufhin an dieser Fläche die Unterflächenstruktur 134 gebildet wird. Außerdem gibt es keine Verschlechterung der Charakteristiken aufgrund von Sauerstoff, im Gegensatz zu den nach Beschichtungs- und Diffusionstechniken des Stands der Technik hergestellten Trennschichten. Es ist also eine hohe Rate von akzeptablen Produkten in der Größenordnung von 90 % oder mehr dauerhaft erzielbar. Außerdem kann der Schritt des Füllens des Grabens mit einem Verstärkungsmaterial, wie er beim bekannten Herstellungsverfahren angewandt wird, weggelassen werden; dieser Schritt wurde durchgeführt, damit die Halbleiterscheibe in Chips zerteilt werden kann. Insgesamt ergibt sich, daß der in Rückwärtsrichtung sperrende IGBT zu niedrigen Kosten und unter Erzielung einer hohen Zuverlässigkeit hergestellt werden kann.
  • 21 zeigt als Diagramm die Abhängigkeit der Verunreinigungskonzentration von der Diffusionstiefe in der durch Ionenimplantation und Niedertemperatur Wärmebehandlung gebildeten Trennschicht. Dieses Verunreinigungskonzentrationsprofil wurde gemessen durch ein SR Verfahren (Spreading Resistance, Ausbreitungswiderstand). Die Ebenheit der Seitenwände des Grabens ist hervorragend, nämlich in der Größenordnung von 1 nmRa. Insofern kann auch bei einer Diffusionstiefe der Trennschicht in der Größenordnung von 1 μm mit einer Verunreinigungskonzentration in der Größenordnung von 1018 cm-3 die Verarmungsschicht sicher angehalten werden. Die Herstellung der Trennschicht wurde beschrieben als durchgeführt unter Verwendung von Bor als Dotierstoff, jedoch kann auch Aluminium verwendet werden. Außerdem wurde bei der dritten Ausführungsform beschrieben, daß das UV-Band 139 als Klebeband auf der Seite des Trägersubstrats 141 verwendet wurde. Jedoch kann auch ein entfernbares Band verwendet werden, das in gewöhnlichen Schleifprozessen (Zurückschleifprozeß) verwendet wird und das vom Trägersubstrat 141 durch Abschälen (Abziehen) entfernt wird.
  • Vierte Ausführungsform
  • 22 zeigt im Querschnitt den Hauptteil eines in Rückwärtsrichtung sperrenden IGBTs in einem Zwischenzustand im Verlauf seiner Herstellung durch ein Herstellungsverfahren gemäß einer vierten Ausführungsform der Erfindung. Die Querschnittsansicht entspricht der von 17. Die in 22 veranschaulichte vierte Ausführungsform unterscheidet sich jedoch von der dritten Ausführungsform darin, daß zur Bildung der Trennschicht 145 nach der Ionenimplantierung anstatt der Niedertemperatur-Wärmebehandlung eine Laser-Wärmebehandlung 147 durchgeführt wird. Die anderen Verfahrensschritte sind die gleichen wie bei der dritten Ausführungsform. Die bei beiden Ausführungsformen gleichen Komponenten und Verfahrensschritte sind mit gleichen Bezugszeichen bezeichnet und werden hier nicht erneut beschrieben.
  • 23 zeigt als Diagramm die Abhängigkeit der Verunreinigungskonzentration von der Tiefe in der Trennschicht, wenn diese der Laser-Wärmebehandlung unterworfen wurde. Zum Vergleich ist außerdem das Verunreinigungskonzentrationsprofil nach der Herstellung der Trennschicht durch die Niedertemperatur Wärmebehandlung dargestellt. Bei der Laser-Wärmebehandlung wird die Trennschicht mit einem YAG2ω-Doppelimpulslaser bestrahlt (mit einer gesamten Bestrahlungsenergiedichte von 3 J/cm2 von zwei Lasereinheiten, nämlich 1,5 J/cm2 + 1,5 J/cm2, einer Wellenlänge von 532 nm und einer Verzögerungszeit von 300 ns zwischen den beiden Laserimpulsen).
  • Wenn Borionen als Dotierungsionen in die Seitenwand des Grabens implantiert wurden und dann unter den obigen Bedingungen aktiviert werden, kann eine Trennschicht mit einer Verunreinigungskonzentration über 1·1019 cm-3 und einer Tiefe in der Größenordnung von 1 μm erhalten werden. Die so erhaltene Trennschicht, die noch schwerer verarmen kann als die durch die Niedertemperatur-Wärmebehandlung erhaltene Trennschicht, kann die Ausschußrate hinsichtlich der Durchbruchspannung in Rückwärtsrichtung noch weiter erniedrigen. Die Ursache, daß die Verunreinigungskonzentration noch höher wird als im Fall der Niedertemperaturwärmebehandlung ist, daß die Grabenseitenwand kurzzeitig bis zu einer Temperatur nahe dem Schmelzpunkt des Siliziums erhitzt wird, wodurch die Aktivierungsausbeute der Dotierungsionen erhöht wird.
  • Außerdem übt die Laser-Wärmebehandlung einen Wärmeeinfluß nur auf den Bereich aus, der der Ionenimplantierung unterworfen worden ist, und zwar in einem Abschnitt, in dem die Trennschicht gebildet wird. Somit wird keine weitere Wärmeenergie in das Bauteil eingebracht und die Laser-Wärmebehandlung erweist sich als gutes Verfahren. Sie ist durch Laserbestrahlung auf einen Teil durchführbar, der bestrahlt werden soll, während die anderen Teile durch Metallmasken eines Materials wie SUS abgedeckt sind, oder durch partielle Laserbestrahlung auf den gewünschten Teil. Die Laser-Wärmebehandlung durch partielle Bestrahlung ist ein Verfahren der partiellen Durchführung der Wärmebehandlung, indem man einen Laserstrahl eine partielle Abtastung durchführen läßt oder indem man die Laserbestrahlung mit einem Verschluß steuert, der während der Durchführung der Laserstrahlabtastung geöffnet und geschlossen wird.
  • 24 veranschaulicht ein Verfahren zum Messen der Beziehung zwischen einer Verschiebungsweite Z des Halbleitersubstrats aus dem Brennpunkt eines Laserstrahls heraus zu einer Laserstrahlquelle hin, und dem Spitzenwert der Verunreinigungskonzentration im Halbleitersubstrat. Für die Messung wurden 21 Halbleitersubstrate präpariert, in die jeweils Borionen mit gleicher Dosis implantiert wurden. Die 21 Halbleitersubstrate wurden in drei Gruppen eingeteilt und zur Laser-Wärmebehandlung mit einem YAG2ω-Laser bestrahlt. Die sieben Halbleitersubstrate der ersten Gruppe (Gruppe Nr. 1) wurden mit einer Bestrahlungsenergiedichte des Laserstrahls bestrahlt, die 3,0 J/cm2 betrug, die sieben Halbleitersubstrate der zweiten Gruppe (Gruppe Nr. 2) wurden mit einer Bestrahlungsenergiedichte von 1,5 J/cm2 bestrahlt und die sieben Halbleitersubstrate der dritten Gruppe (Gruppe Nr. 3) wurden mit einer Bestrahlungsenergiedichte von 1,2 J/cm2 bestrahlt. Für die Bestrahlung wurden die sieben Halbleitersubstrate in jeder Gruppe in sieben Positionen mit unterschiedlich weiter Verschiebung Z von einem durch eine Linse bestimmten Brennpunkt versetzt, nämlich um 0 mm, 0,2 mm, 0,4 mm, 0,6 mm, 0,8 mm, 1,0 mm und 1,2 mm. Nach dieser Laser-Wärmebehandlung wurde die Spitzen Verunreinigungskonzentration in jedem der Halbleitersubstrate gemessen. Die Ergebnisse werden im folgenden erläutert:
    25 zeigt als Diagramm die Beziehung zwischen dem Maß der Verschiebung Z des Halbleitersubstrats aus dem Brennpunkt des Laserstrahls zur Laserstrahlenquelle hin und der Spitzenverunreinigungskonzentration im Halbleitersubstrat. Die 25 zeigt, daß sich die Spitzenverunreinigungskonzentration mit einer Verschiebung vom Brennpunkt weg ändert, wenn die Bestrahlungsenergie 1,2 J/cm2 beträgt, während bei Bestrahlungsenergiedichten von 1,5 J/cm2 und 3,0 J/cm2 sich die Verunreinigungskonzentration erst ab einer Verschiebung von mehr als einem Millimeter aus dem Brennpunkt heraus ändert.
  • Anders ausgedrückt, ermöglicht bei der vierten Ausführungsform eine Bestrahlung mit einer Bestrahlungsenergiedichte von 1,5 J/cm2 oder mehr eine ausreichende Aktivierung der Schicht der implantierten Verunreinigungsionen in der Seitenwand. Wird also die Trennschicht durch Ionenimplantierung in die Seitenwand eines bis zu seinem Grund maximal 1 mm tiefen Grabens gebildet, so ermöglicht eine Bestrahlungsenergiedichte ab 1,5 J/cm2 eine ausreichende Aktivierung der implantierten Verunreinigungsionen.
  • Bei in Rückwärtsrichtung sperrenden IGBTs kann für eine bis zu 1 mm dicke Scheibe, wenn die elektrischen Charakteristiken wie die Durchbruchspannung sichergestellt werden können, die Trennschicht durch Durchführung dieser Laser-Wärmebehandlung gebildet werden. Hat der Graben in der Scheibe eine Tiefe bis zum Grabengrund von weniger als 10 μm, so wurde die Laser-Wärmebehandlung bereits zum Bilden der integrierten Schaltung angewandt. Die Laser-Wärmebehandlung kann also für eine Scheibe mit einem Graben einer Tiefe zwischen 10 μm und 1 mm angewandt werden.
  • Gemäß der dritten oder vierten Ausführungsform kann ein widriger Effekt aufgrund von Sauerstoff wirksamer vermieden werden als im Fall, in dem die Trennschicht durch ein Beschichtungs- und Diffusionsverfahren gebildet wird, so daß sich eine hervorragend günstige Ausschußrate unter 10 % mit Sicherheit ergibt. Wird zur Aktivierung der beschriebenen Trennschicht die Niedertemperatur Wärmebe handlung nach der dritten Ausführungsform oder die Laser-Wärmebehandlung nach der vierten Ausführungsform angewandt, so kann hierdurch die Trennschicht gleichförmig mit geringer Diffusionstiefe geschaffen werden. Dies kann die Fläche minimalisieren, in der die Trennschicht den Halbleiterchip belegt, was eine Reduzierung des Elementenschritts ermöglicht. Bei der Beschreibung der vierten Ausführungsform wurde davon ausgegangen, daß die Bildung der Trennschicht durch Laser-Wärmebehandlung durchgeführt wurde, nachdem die Halbleiterscheibe mit Hilfe des doppelseitig klebenden Bands auf das Trägersubstrat fixiert wurde. Die Technik der Laser-Wärmebehandlung ist aber auch in hohem Maße in dem Fall effektiv, in dem die Trennschicht durch ein anderes Verfahren als der Befestigung des Halbleitersubstrats auf dem Trägersubstrat hergestellt wird.
  • Fünfte Ausführungsform
  • Die 26 und 27 veranschaulichen anhand von Querschnittsansichten ein Verfahren gemäß einer fünften Ausführungsform der Erfindung zur Herstellung eines in Rückwärtsrichtung sperrenden IGBTs, wobei der Hauptteil des IGBTs in aufeinanderfolgenden Herstellungsschritten gezeigt ist. Die 26 und 27 zeigen die im folgenden beschriebenen Besonderheiten dieses Herstellungsverfahrens. Hierbei wird, ausgehend vom Herstellungsverfahren nach der vierten Ausführungsform, im Anschluß an die Bildung der Trennschicht die Zerteilung (Laserzerteilung) 148 durch eine Laserbestrahlung durchgeführt, um die p-Kollektorregion 110 und die Kollektorelektrode 111 am Grabengrund zu durchschneiden. Anschließend wird das Thermoschäumband 138 erhitzt, so daß sich die dünne Halbleiterscheibe 101 vom doppelseitig klebenden Band 137 löst. Soweit die Anordnungen und Vorgänge die gleichen sind wie bei der vierten Ausführungsform, sind sie mit gleichen Bezugszeichen versehen wie bei der Beschreibung der dritten und der vierten Ausführungsform, und werden nicht erneut beschrieben.
  • Ohne hierauf beschränkt zu sein, wird beispielhaft angegeben, daß die Laser-Zerteilung 148 durchgeführt mit einem YAG2ω-Doppelimpulslaser, nämlich mit einer gesamten Bestrahlungsenergiedichte von 6 J/cm2 von zwei Lasereinheiten (3 J/cm2 + 3 J/cm2) mit einer Wellenlänge von 532 nm und einer Verzögerungszeit von 0 (null) ns zwischen den beiden Lasereinheiten, also ohne Verzögerungszeit. Hierbei ist der Durchmesser des Laserstrahlenbündels so verengt, daß die Abtrennung eines Mikrobereichs durchführbar ist. Nach der Beendigung der Laserzerteilung 148 wird wie bei der dritten Ausführungsform das Thermo-schäumende Band 138 erhitzt und dadurch aufgeschäumt, um die dünne Halbleiterscheibe 101 vom Klebeband 137 zu lösen. Wenn die Ionenimplantierung durchgeführt wird, wird eine ideale Maskierung hergestellt, um nur den Grabenabschnitt zu bedecken.
  • Beim Laser-Wärmebehandlungsprozeß wird dort so vorgegangen, daß durch die Bestrahlung keine Arbeitsspuren hinterlassen werden (in einem Zustand eines Nichtarbeitsmodus, "no work mode"). Eine angemessene Bestrahlungsenergiedichte liegt hierbei bei 2 J/cm2 oder weniger je Einheit, wenn – wie bei der fünften Ausführungsform – ein YAG2ω-Laser verwendet wird. Im Laserzerteilungsprozeß wird indessen die Zerteilung und die Bestrahlung so durchgeführt, daß in einen Arbeitsmodus ("work mode") eingetreten wird. Um die Bestrahlung in den Arbeitsmodus zu bringen, muß nur die Bestrahlungsenergiedichte auf 2 J/cm2 oder höher je Einheit gebracht werden. Soll die Kollektorelektrode 111 mit einer Dicke von einigen Mikrometern geschnitten werden, so beträgt eine angemessene Bestrahlungsenergiedichte größenordnungsmäßig 3 J/cm2 pro Einheit.
  • Gemäß der fünften Ausführungsform wird nach der Durchführung der Laserzerteilung 148 die Halbleiterscheibe 101 vom doppelseitig klebenden Band 137 gelöst, wodurch die Scheibe 101 in einzelne Chips zerfällt. Dies ermöglicht es, die Kollektorelektrode 111 sauber zu zerteilen, ohne irgendwelche vorstehenden Teile oder unter der Trennschicht 145 fehlenden Teile zu ergeben. Es wird also keine Kollektorelektrode 111 mit um ein kleines Stück vom Rand des Chips vorstehenden Teilen hinterlassen und es wird keine in einem Teil unter der Trennschicht 145 weggebrochene Kollektorelektrode 111 hinterlassen. Außerdem wird an der Trennfläche der Kollektorelektrode 111 kein Grat hinterlassen, so daß ein glatter sauberer Rand als Trennfläche des Chips erhalten wird.
  • Die Laser-Wärmebehandlung und die Laserzerteilung können aufeinanderfolgend mit der selben Laserbestrahlungsvorrichtung durchgeführt werden, indem die Bestrahlungsenergiedichte so eingestellt wird, daß sie sich für den jeweiligen Zweck eignet. Hierdurch wird ein separates Bereitstellen einer Vorrichtung für die Laserwärmebehandlung und einer Vorrichtung für die Laserzerteilung überflüssig, was einen hohen Gerätevorteil darstellt. Außer dem YAG2ω-Doppelimpulslaser kann auch beispielsweise ein Exzimerenlaser (wie z. B. XeF und XeCl), ein YAG3ω-Laser, ein YLF2ω-Laser oder ein Halbleiterlaser zur Durchführung der Erfindung verwendet werden, wobei ihre jeweiligen Bestrahlungsenergiedichten entsprechend einzustellen sind.
  • Die Erfindung ist nicht auf die oben beschriebenen Ausführungsformen beschränkt, sondern kann verschiedentlich abgewandelt werden. Bei den beschriebenen Ausführungsformen wurde als erster Leitfähigkeitstyp der n-Typ und als zweiter Leitfähigkeitstyp der p-Typ angenommen. Die Erfindung ist jedoch auch anwendbar, wenn die Leitfähigkeitstypen umgekehrt sind. Weiterhin kann die Erfindung nicht nur auf in Rückwärtsrichtung sperrende IGBTs angewandt werden, sondern auch auf andere Arten von in Rückwärtsrichtung sperrenden Bauteilen und von bidirektionalen Bauteilen oder auf Halbleiterbauteile wie MOSFETs, Bipolartransistoren und MOS-Thyristoren, bei denen jeweils im Herstellungsprozeß die Bildung einer Trennschicht vorkommt.
  • Wie oben erläutert, eignen sich die erfindungsgemäßen Halbleiterbauteile und die Verfahren zu deren Herstellung für Leistungshalbleiterbauteile, die für ein System wie ein Leistungs-Umsetzersystem verwendet werden, und eignen sich insbesondere für bidirektionale oder in Rückwärtsrichtung sperrende Bauteile.

Claims (21)

  1. Halbleiterbauteil, umfassend: ein Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps mit einer ersten Hauptfläche (15) und einer zweiten Hauptfläche (16); eine selektiv in einem Oberflächenbereich der ersten Hauptfläche (15) des Halbleitersubstrats (1) gebildete Basisregion (2) des zweiten Leitfähigkeitstyps; eine selektiv in einem Oberflächenbereich der Basisregion (2) gebildete Emitterregion (4) des ersten Leitfähigkeitstyps; eine MOS-Steuerelektrodenstruktur mit: einer Steuerelektroden-Isolierschicht (5), die an der Oberfläche eines Abschnitts der Basisregion (2) gebildet ist, wobei dieser Abschnitt zwischen dem Halbleitersubstrat (1) und der Emitterregion (4) angeordnet ist; und einer auf der Steuerelektroden-Isolierschicht (5) angeordneten Steuerelektrode (6); eine Emitterelektrode (8) in Kontakt mit der Emitterregion (4) und der Basisregion (2); eine an einer Oberflächenschicht der zweiten Hauptfläche (16) des Halbleitersubstrats (1) gebildete Kollektorschicht (3) des zweiten Leitfähigkeitstyps; eine in Kontakt mit der Kollektorschicht (3) befindliche Kollektorelektrode (19); einen im Halbleitersubstrat (1) gebildeten Graben (21) mit einer Seitenwand; und eine den zweiten Leitfähigkeitstyp aufweisende Trennschicht (20), die die MOS-Steuerelektrodenstruktur (5, 6) umgibt, von der ersten Hauptfläche (15) ausgehend die zweite Hauptfläche erreicht, wobei sie gegen die zweite Hauptfläche (16) geneigt ist, und mit der Kollektorschicht (3) gekoppelt ist, wobei sowohl die erste Hauptfläche (15) als auch die zweite Hauptfläche (16) eine {100}-Ebene ist und die Trennschicht (20) eine Verunreinigungsschicht ist, die gebildet ist durch Einführen einer Verunreinigung des zweiten Leitfähigkeitstyps in die in einer {111}-Ebene (35, 36, 37, 38) liegende Seitenwand des im Halbleitersubstrat (1) gebildeten Grabens (21).
  2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, daß die Trennschicht (20) des zweiten Leitfähigkeitstyps einen Neigungswinkel von 54,7° zur zweiten Hauptfläche (16) hat.
  3. Halbleiterbauteil nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Graben (21) mit einem Isoliermaterial oder einem Halbleitermaterial gefüllt ist (22).
  4. Verfahren zur Herstellung eines Halbleiterbauteils, das folgende Komponenten umfaßt: ein Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps mit einer ersten Hauptfläche (15) und einer zweiten Hauptfläche (16); eine selektiv in einem Oberflächenbereich der ersten Hauptfläche (15) des Halbleitersubstrats (1) gebildete Basisregion (2) des zweiten Leitfähigkeitstyps; eine selektiv in einem Oberflächenbereich der Basisregion (2) gebildete Emitterregion (4) des ersten Leitfähigkeitstyps; eine MOS-Steuerelektrodenstruktur mit: einer Steuerelektroden-Isolierschicht (5), die an der Oberfläche eines Abschnitts der Basisregion (2) gebildet ist, wobei dieser Abschnitt zwischen dem Halbleitersubstrat (1) und der Emitterregion (4) angeordnet ist; und einer auf der Steuerelektroden-Isolierschicht (5) angeordneten Steuerelektrode (6); eine Emitterelektrode (8) in Kontakt mit der Emitterregion (4) und der Basisregion (2); eine an einer Oberflächenschicht der zweiten Hauptfläche (16) des Halbleitersubstrats (1) gebildete Kollektorschicht (3) des zweiten Leitfähigkeitstyps; eine in Kontakt mit der Kollektorschicht (3) befindliche Kollektorelektrode (9); und eine den zweiten Leitfähigkeitstyp aufweisende Trennschicht (20), die die MOS-Steuerelektrodenstruktur (5, 6) umgibt, von der ersten Hauptfläche (15) bis zur zweiten Hauptfläche (16), gegen die sie geneigt ist, reicht und mit der Kollektorschicht (3) gekoppelt ist, wobei sowohl die erste Hauptfläche (15) als auch die zweite Hauptfläche (16) eine {100}-Ebene (33) ist und eine Oberfläche der Trennschicht (20) eine {111}-Ebene (35, 36, 37, 38) ist, gekennzeichnet durch die folgenden Verfahrensschritte: Abdecken der ersten Hauptfläche (15) des Halbleitersubstrats (1) des ersten Leitfähigkeitstyps mit einer Maske (32), die Öffnungen eines gewünschten Musters aufweist; Bilden eines Grabens (21) mit V-förmigem oder trapezförmigem Querschnitt im Halbleitersubstrat (1) durch Durchführen einer nassen anisotropen Ätzung, wobei Abschnitte der ersten Hauptfläche (15) des Halbleitersubstrats (1), die nicht durch die Maske (32) abgedeckt sind, in Kontakt mit einer alkalischen Lösung gebracht werden; und Bilden der Trennschicht (20) mit dem zweiten Leitfähigkeitstyp durch Einbringen einer Verunreinigung des zweiten Leitfähigkeitstyps in eine Seitenwand des Grabens.
  5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß der Graben (21) mit einem Neigungswinkel (16) von 54,7° zur zweiten Hauptfläche gebildet wird und die Verunreinigung des zweiten Leitfähigkeitstyps in die Seiten wand des Grabens durch Ionenimplantierung eingebracht wird.
  6. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß, nach der Bildung der MOS-Steuerelektrodenstruktur mit der Steuerelektroden-Isolierschicht (5) und der Steuerelektrode (6) auf der Seite der ersten Hauptfläche (15), der Graben (21) gebildet wird und die Verunreinigung des zweiten Leitfähigkeitstyps eingebracht wird, um die Trennschicht (20) mit dem zweiten Leitfähigkeitstyp zu bilden.
  7. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß, nach der Bildung der MOS-Steuerelektrodenstruktur mit der Steuerelektroden-Isolierschicht (5) und der Steuerelektrode (6) sowie die Emitterelektrode (8) auf der Seite der ersten Hauptfläche (15), der Graben (21) gebildet wird und die Verunreinigung des zweiten Leitfähigkeitstyps eingebracht wird, um die Trennschicht (20) mit dem zweiten Leitfähigkeitstyp zu bilden.
  8. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß, nach der Bildung der MOS-Steuerelektrodenstruktur mit der Steuerelektroden-Isolierschicht (5) und der Steuerelektrode (6) sowie der Emitterelektrode (8) auf der Seite der ersten Hauptfläche (15) und eines Oberflächen-Schutzfilms der ersten Hauptfläche (15), der Graben gebildet und die Verunreinigung des zweiten Leitfähigkeitstyps eingebracht wird, um die Trennschicht des zweiten Leitfähigkeitstyps zu bilden.
  9. Verfahren nach einem der Ansprüche 4 bis 8, dadurch gekennzeichnet, daß die Verunreinigung des zweiten Leitfähigkeitstyps in die Seitenwand (35, 36, 37, 38) des Grabens (21) eingebracht wird, bevor der Graben mit einem Isoliermaterial oder einem Halbleitermaterial gefüllt wird (22), und anschließend die Wärmebehandlung durchgeführt wird.
  10. Verfahren zum Herstellen eines Halbleiterbauteils, mit den folgenden Verfahrensschritten: Bilden einer Mehrzahl von diffundierten Schichten (102, 104), einer ersten Hauptelektrode (108) und einer Steuerelektrode (106) auf einer ersten Hauptflächenseite (131) einer Halbleiterscheibe (101a, 101); Bilden einer diffundierten Schicht (110) und einer zweiten Hauptelektrode (111) in Kontakt mit der diffundierten Schicht (110) an der zweiten Hauptflächenseite (132) der dünner gemachten Halbleiterscheibe (101); Fixieren der zweiten Hauptelektrode (111) auf einem Trägersubstrat (141) mit einer dazwischen angeordneten Klebeschicht (137); Bilden eines Grabens (142) von der Seite der ersten Hauptfläche (131) aus, wobei der Graben die diffundierte Schicht (110) auf der zweiten Hauptflächenseite (132) erreicht; Bilden einer Trennschicht (145) im gesamten Bereich der Oberfläche der Seitenwand (143) des Grabens (142), wobei die Trennschicht (145) den gleichen Leitfähigkeitstyp hat wie die diffundierte Schicht (110) auf der zweiten Hauptflächenseite (132) und so hergestellt wird, daß sie in Kontakt mit der diffundierten Schicht auf der zweiten Hauptflächenseite ist; und Entfernen der Klebeschicht (137) von der dünner gemachten Halbleiterscheibe (101) zum Erhalten der Halbleiterscheibe als Anzahl von Halbleiterchips.
  11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß man von einer dicken Halbleiterschicht (101a) ausgeht, die man durch Schleifen der zweiten Hauptfläche (132a, 132) der Halbleiterscheibe dünner macht, bevor man die diffundierte Schicht (110) und die zweite Hauptelektrode (111) an der zweiten Hauptflächenseite (142) der dünner gemachten Halbleiterscheibe (101) bildet.
  12. Verfahren nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß die Klebeschicht (137) aus wenigstens einem schäumenden Band (138) hergestellt ist.
  13. Verfahren nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, daß eine Kristallfläche der ersten Hauptfläche (131) der dünner gemachten Halbleiterscheibe (101) eine {100}-Ebene ist und eine Kristallfläche der Oberfläche (143) des Grabens (142) eine {111}-Ebene ist.
  14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß der Graben (142) durch nasse anisotrope Ätzung gebildet wird.
  15. Verfahren nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, daß die Trennschicht (145) durch Ionenimplantierung (144) und durch eine Wärmebehandlung bei mäßig hoher Temperatur bis 500° C gebildet wird.
  16. Verfahren nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, daß die Trennschicht (145) durch Ionenimplantierung (144) und Laser-Wärmebehandlung (147) gebildet wird.
  17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß die Bestrahlungsenergiedichte eines auf die Fläche der Seitenwand (143) des Grabens (142) gerichteten Laserstrahls über den gesamten Bereich der Fläche dieser Seitenwand konstant ist.
  18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß die Bestrahlungsenergiedichte des Laserstrahls 1,5 Joule/cm2 oder mehr beträgt.
  19. Verfahren nach einem der Ansprüche 10 bis 18, dadurch gekennzeichnet, daß die Trennschicht (145) gebildet wird durch Implantieren von Verunreinigungsionen in den gesamten Bereich der Fläche der Seitenwand (143) des Grabens (142) und Durchführen einer Laserbestrahlung (147) auf dem gesamten Bereich, in dem die Verunreinigungsionen implantiert sind; und Durchschneiden der diffundierten Schicht (110) auf der zweiten Hauptflächenseite (132) und der darunter befindlichen zweiten Hauptelektrode (111) mit Hilfe der Durchführung einer Laserbestrahlung (148) auf die Bodenfläche des Grabens (142) vor dem Entfernen der Klebeschicht (137).
  20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß man die Laserbestrahlung (147) zum Bilden der Trennschicht (145) und die Laserbestrahlung (148) zum Durchschneiden der diffundierten Schicht (110) auf der Seite der zweiten Hauptfläche (132) und der zweiten Hauptelektrode (111) mit der selben Laserstrahlungsvorrichtung durchführt.
  21. Verfahren nach einem der Ansprüche 4 bis 20, dadurch gekennzeichnet, daß der Graben (21, 142) mit einer Tiefe bis zur Bodenfläche von maximal 1 mm gebildet wird.
DE102005038152A 2004-08-19 2005-08-12 Halbleiterbauteil und Verfahren zu seiner Herstellung Withdrawn DE102005038152A1 (de)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2004240094 2004-08-19
JP2004-240094 2004-08-19
JP2004312590 2004-10-27
JP2004-312590 2004-10-27
JP2005017486A JP4982948B2 (ja) 2004-08-19 2005-01-25 半導体装置の製造方法
JP2005-017486 2005-01-25

Publications (1)

Publication Number Publication Date
DE102005038152A1 true DE102005038152A1 (de) 2006-03-09

Family

ID=35852697

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102005038152A Withdrawn DE102005038152A1 (de) 2004-08-19 2005-08-12 Halbleiterbauteil und Verfahren zu seiner Herstellung

Country Status (3)

Country Link
US (4) US7741192B2 (de)
JP (1) JP4982948B2 (de)
DE (1) DE102005038152A1 (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006007053B4 (de) * 2006-02-15 2008-08-14 Infineon Technologies Austria Ag Optimierte dielektrische Isolationsstrukturen und Verfahren zu deren Herstellung
US9219020B2 (en) 2012-03-08 2015-12-22 Infineon Technologies Ag Semiconductor device, wafer assembly and methods of manufacturing wafer assemblies and semiconductor devices
US9570542B2 (en) 2014-04-01 2017-02-14 Infineon Technologies Ag Semiconductor device including a vertical edge termination structure and method of manufacturing
US9981844B2 (en) 2012-03-08 2018-05-29 Infineon Technologies Ag Method of manufacturing semiconductor device with glass pieces

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7776672B2 (en) * 2004-08-19 2010-08-17 Fuji Electric Systems Co., Ltd. Semiconductor device and manufacturing method thereof
JP4982948B2 (ja) * 2004-08-19 2012-07-25 富士電機株式会社 半導体装置の製造方法
JP5188673B2 (ja) * 2005-06-09 2013-04-24 株式会社Ｓｕｍｃｏ Ｉｇｂｔ用のシリコンウェーハ及びその製造方法
JP4760729B2 (ja) * 2006-02-21 2011-08-31 株式会社Ｓｕｍｃｏ Ｉｇｂｔ用のシリコン単結晶ウェーハ及びｉｇｂｔ用のシリコン単結晶ウェーハの製造方法
TWI354382B (en) * 2007-06-01 2011-12-11 Huga Optotech Inc Semiconductor substrate with electromagnetic-wave-
JP5074172B2 (ja) * 2007-12-21 2012-11-14 オンセミコンダクター・トレーディング・リミテッド メサ型半導体装置及びその製造方法
JP2009158589A (ja) 2007-12-25 2009-07-16 Sanyo Electric Co Ltd メサ型半導体装置及びその製造方法
TW200933899A (en) 2008-01-29 2009-08-01 Sanyo Electric Co Mesa type semiconductor device and method for making the same
CN102903745B (zh) * 2008-05-13 2015-10-14 富士电机株式会社 半导体器件及其制造方法
JP2010028018A (ja) * 2008-07-24 2010-02-04 Fuji Electric Device Technology Co Ltd 半導体ウエハおよび半導体装置と半導体装置の製造方法
JP5507118B2 (ja) * 2009-05-20 2014-05-28 富士電機株式会社 半導体装置およびその製造方法
JP5621271B2 (ja) * 2010-02-12 2014-11-12 富士電機株式会社 逆阻止形絶縁ゲート型バイポーラトランジスタの製造方法
JP2011187916A (ja) 2010-02-12 2011-09-22 Fuji Electric Co Ltd 逆阻止型絶縁ゲートバイポーラトランジスタの製造方法
JP5740820B2 (ja) * 2010-03-02 2015-07-01 富士電機株式会社 半導体装置および半導体装置の製造方法
US8278690B2 (en) * 2010-04-27 2012-10-02 Omnivision Technologies, Inc. Laser anneal for image sensors
JP5195816B2 (ja) 2010-05-17 2013-05-15 富士電機株式会社 半導体装置の製造方法
JP5621334B2 (ja) * 2010-06-10 2014-11-12 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2011257317A (ja) 2010-06-10 2011-12-22 Shinagawa Corp 自動整準台
JP5648379B2 (ja) * 2010-06-14 2015-01-07 富士電機株式会社 半導体装置の製造方法
JP5605032B2 (ja) * 2010-07-09 2014-10-15 豊田合成株式会社 発光ダイオードの製造方法、切断方法及び発光ダイオード
CN102986011B (zh) 2010-08-12 2016-05-11 富士电机株式会社 半导体器件的制造方法
JP5549532B2 (ja) * 2010-10-21 2014-07-16 富士電機株式会社 半導体装置の製造方法
JPWO2012056536A1 (ja) 2010-10-27 2014-03-20 富士電機株式会社 半導体装置および半導体装置の製造方法
DE112012000501T5 (de) 2011-01-18 2013-10-24 Fuji Electric Co., Ltd. Verfahren zur Herstellung eines rückwärts sperrenden Halbleiterelements
JP5766462B2 (ja) * 2011-02-24 2015-08-19 ローム株式会社 半導体装置およびその製造方法
JP5655931B2 (ja) 2011-03-14 2015-01-21 富士電機株式会社 半導体装置の製造方法
US9093266B2 (en) * 2011-04-11 2015-07-28 Micron Technology, Inc. Forming high aspect ratio isolation structures
JP5866827B2 (ja) 2011-06-30 2016-02-24 富士電機株式会社 逆阻止型絶縁ゲート型バイポーラトランジスタの製造方法
JP5929063B2 (ja) * 2011-09-15 2016-06-01 富士電機株式会社 半導体装置の製造方法
US10115587B2 (en) 2012-02-23 2018-10-30 Fuji Electric Co., Ltd. Method of manufacturing semiconductor device
JP5772670B2 (ja) * 2012-03-12 2015-09-02 富士電機株式会社 逆阻止型半導体素子の製造方法
JPWO2013176037A1 (ja) 2012-05-22 2016-01-12 富士電機株式会社 半導体装置の製造方法
WO2013180244A1 (ja) 2012-05-31 2013-12-05 富士電機株式会社 半導体装置の製造方法
US9082808B2 (en) * 2012-06-05 2015-07-14 Oracle International Corporation Batch process for three-dimensional integration
US8969177B2 (en) * 2012-06-29 2015-03-03 Applied Materials, Inc. Laser and plasma etch wafer dicing with a double sided UV-curable adhesive film
RU2509391C1 (ru) * 2012-09-21 2014-03-10 Федеральное государственное бюджетное учреждение науки Институт физики полупроводников им. А.В. Ржанова Сибирского отделения Российской академии наук (ИФП СО РАН) Способ формирования граней чипа для мозаичных фотоприемных модулей
CN104718604B (zh) * 2012-10-23 2017-06-30 富士电机株式会社 半导体装置的制造方法
WO2014112057A1 (ja) * 2013-01-16 2014-07-24 富士電機株式会社 半導体装置および半導体装置の製造方法
US8859361B1 (en) * 2013-04-05 2014-10-14 Alpha And Omega Semiconductor Incorporated Symmetric blocking transient voltage suppressor (TVS) using bipolar NPN and PNP transistor base snatch
CN104332494B (zh) * 2013-07-22 2018-09-21 无锡华润上华科技有限公司 一种绝缘栅双极晶体管及其制造方法
JP6036603B2 (ja) 2013-08-21 2016-11-30 住友電気工業株式会社 炭化珪素半導体装置の製造方法
FR3011124A1 (fr) * 2013-09-26 2015-03-27 St Microelectronics Tours Sas Composant scr a caracteristiques stables en temperature
JP6320799B2 (ja) * 2014-03-07 2018-05-09 住友重機械工業株式会社 半導体装置の製造方法
JP6238234B2 (ja) * 2014-06-03 2017-11-29 ルネサスエレクトロニクス株式会社 半導体装置
CN105448971B (zh) * 2014-09-01 2019-04-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
CN106711036A (zh) * 2015-11-12 2017-05-24 上海联星电子有限公司 逆阻型igbt芯片及其制作方法
US11037904B2 (en) * 2015-11-24 2021-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Singulation and bonding methods and structures formed thereby
JP6476419B2 (ja) * 2016-02-04 2019-03-06 パナソニックＩｐマネジメント株式会社 素子チップの製造方法および素子チップ
US9941256B1 (en) 2016-12-21 2018-04-10 Ixys Corporation Inverse diode stack
JP7175159B2 (ja) 2018-11-05 2022-11-18 ソニーセミコンダクタソリューションズ株式会社 撮像素子および製造方法、並びに電子機器
CN111261710A (zh) * 2018-12-03 2020-06-09 珠海格力电器股份有限公司 一种绝缘栅双极型晶体管及其制备方法
CN109961057B (zh) * 2019-04-03 2021-09-03 罗克佳华科技集团股份有限公司 一种车辆位置获得方法及装置
KR102366381B1 (ko) * 2019-11-14 2022-02-25 주식회사 오이솔루션 반도체 웨이퍼를 가공하기 위한 방법
CN118412367A (zh) * 2023-01-30 2024-07-30 力特半导体（无锡）有限公司 用于半导体器件制造的玻璃沉积的方法
CN118329124B (zh) * 2024-06-07 2024-08-13 中国科学院海洋研究所 一种温度和电导率同测传感器制备方法及传感器

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5269587A (en) * 1975-12-08 1977-06-09 Hitachi Ltd Device and manufacture for high voltage resisting semiconductor
US4278987A (en) * 1977-10-17 1981-07-14 Hitachi, Ltd. Junction isolated IC with thick EPI portion having sides at least 20 degrees from (110) orientations
US5332920A (en) * 1988-02-08 1994-07-26 Kabushiki Kaisha Toshiba Dielectrically isolated high and low voltage substrate regions
US4904609A (en) 1988-05-06 1990-02-27 General Electric Company Method of making symmetrical blocking high voltage breakdown semiconductor device
DE4340590A1 (de) * 1992-12-03 1994-06-09 Hewlett Packard Co Grabenisolation unter Verwendung dotierter Seitenwände
JPH06252259A (ja) * 1993-02-26 1994-09-09 Ricoh Co Ltd 半導体装置とその製造方法
JPH09246371A (ja) * 1996-03-14 1997-09-19 Matsushita Electric Works Ltd 半導体装置及びその製造方法
JPH1064855A (ja) * 1996-08-14 1998-03-06 Toshiba Corp 半導体装置の製造方法
JP4131752B2 (ja) 1997-03-14 2008-08-13 東芝松下ディスプレイテクノロジー株式会社 多結晶半導体膜の製造方法
US6096656A (en) * 1999-06-24 2000-08-01 Sandia Corporation Formation of microchannels from low-temperature plasma-deposited silicon oxynitride
JP4696337B2 (ja) * 1999-10-15 2011-06-08 富士電機システムズ株式会社 半導体装置
JP2001144213A (ja) * 1999-11-16 2001-05-25 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP4788028B2 (ja) 2000-08-28 2011-10-05 富士電機株式会社 逆阻止型ｉｇｂｔを逆並列に接続した双方向ｉｇｂｔ
US6517546B2 (en) * 2001-03-13 2003-02-11 Gregory R. Whittaker Method and apparatus for fixing a graft in a bone tunnel
US6920267B2 (en) * 2002-05-13 2005-07-19 Alps Electric Co., Ltd Optical coupling device and manufacturing method thereof
JP4459571B2 (ja) 2003-08-15 2010-04-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6897118B1 (en) * 2004-02-11 2005-05-24 Chartered Semiconductor Manufacturing Ltd. Method of multiple pulse laser annealing to activate ultra-shallow junctions
JP4770140B2 (ja) 2004-08-17 2011-09-14 富士電機株式会社 半導体素子の製造方法
JP4982948B2 (ja) * 2004-08-19 2012-07-25 富士電機株式会社 半導体装置の製造方法
US7776672B2 (en) * 2004-08-19 2010-08-17 Fuji Electric Systems Co., Ltd. Semiconductor device and manufacturing method thereof

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006007053B4 (de) * 2006-02-15 2008-08-14 Infineon Technologies Austria Ag Optimierte dielektrische Isolationsstrukturen und Verfahren zu deren Herstellung
US7875560B2 (en) 2006-02-15 2011-01-25 Infineon Technologies Austria Ag Semiconductor having optimized insulation structure and process for producing the semiconductor
US9142447B2 (en) 2006-02-15 2015-09-22 Infineon Technologies Austria Ag Semiconductor having optimized insulation structure and process for producing the semiconductor
US9219020B2 (en) 2012-03-08 2015-12-22 Infineon Technologies Ag Semiconductor device, wafer assembly and methods of manufacturing wafer assemblies and semiconductor devices
US9601376B2 (en) 2012-03-08 2017-03-21 Infineon Technologies Ag Semiconductor device and method of manufacturing a semiconductor device having a glass piece and a single-crystalline semiconductor portion
US9981844B2 (en) 2012-03-08 2018-05-29 Infineon Technologies Ag Method of manufacturing semiconductor device with glass pieces
US11148943B2 (en) 2012-03-08 2021-10-19 Infineon Technologies Ag Glass piece and methods of manufacturing glass pieces and semiconductor devices with glass pieces
DE102013102135B4 (de) 2012-03-08 2023-01-12 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleitervorrichtung
US9570542B2 (en) 2014-04-01 2017-02-14 Infineon Technologies Ag Semiconductor device including a vertical edge termination structure and method of manufacturing
US10049912B2 (en) 2014-04-01 2018-08-14 Infineon Technologies Ag Method of manufacturing a semiconductor device having a vertical edge termination structure

Also Published As

Publication number Publication date
US20120184083A1 (en) 2012-07-19
JP2006156926A (ja) 2006-06-15
JP4982948B2 (ja) 2012-07-25
US20060038206A1 (en) 2006-02-23
US20140327041A1 (en) 2014-11-06
US7741192B2 (en) 2010-06-22
US20110081752A1 (en) 2011-04-07
US8119496B2 (en) 2012-02-21

Similar Documents

Publication Publication Date Title
DE102005038152A1 (de) Halbleiterbauteil und Verfahren zu seiner Herstellung
DE68926261T2 (de) Symmetrische sperrende Hochdurchbruchspannungshalbleiteranordnung und Verfahren zur Herstellung
DE19736981C2 (de) Halbleitereinrichtung mit hoher Durchbruchsspannung
DE10205323B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE102017124872B4 (de) Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit
DE102016104327B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
EP0001574B1 (de) Halbleiteranordnung für Widerstandsstrukturen in hochintegrierten Schaltkreisen und Verfahren zur Herstellung dieser Halbleiteranordnung
DE112009001128T5 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE2238450C3 (de) Verfahren zur Herstellung einer integrierten Halbleiteranordnung
EP0001550A1 (de) Integrierte Halbleiteranordnung für eine Bauelementstruktur mit kleinen Abmessungen und zugehöriges Herstellungsvefahren
DE102008003953A1 (de) Verfahren zur Herstellung eines Halbleiterelements
DE3242736A1 (de) Verfahren zum herstellen feldgesteuerter elemente mit in vertikalen kanaelen versenkten gittern, einschliesslich feldeffekt-transistoren und feldgesteuerten thyristoren
DE102005038260B3 (de) Halbleiterbauteil sowie Verfahren zu dessen Herstellung
DE112019000863T5 (de) Halbleitervorrichtung
DE19722441C2 (de) IGBT mit Grabengatestruktur und Verfahren zu seiner Herstellung
DE102007005347A1 (de) Halbleitervorrichtung
WO2007079795A1 (de) Verfahren zur herstellung einer solarzelle und solarzelle
DE102012211105A1 (de) Verfahren zur herstellung eines rückwärts sperrenden bipolaren transistorsmit isoliertem gate
DE19750221B4 (de) Verfahren zu Herstellung eines Halbleiterbauteils mit MOS-Gatesteuerung
DE102011003136A1 (de) Verfahren zur Herstellung eines rückwärts sperrenden Bipolartransistors mit isoliertem Gate
DE102006009961B4 (de) Verfahren zur Herstellung eines Halbleiterbauteils
DE102011084956A1 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102008038342B4 (de) Halbleiterbauelement mit Randbereich, in dem eine Zone aus porösem Material ausgebildet ist und Verfahren zu dessen Herstellung und Halbleiterscheibe
DE102008050298B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE102004059629A1 (de) Halbleitervorrichtung vom Typ mit dielektrischer Isolierung und Verfahren zu deren Herstellung

Legal Events

Date Code Title Description
8127 New person/name/address of the applicant

Owner name: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP

R012 Request for examination validly filed

Effective date: 20110916

R081 Change of applicant/patentee

Owner name: FUJI ELECTRIC CO., LTD, JP

Free format text: FORMER OWNER: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP

Effective date: 20111006

Owner name: FUJI ELECTRIC CO., LTD., JP

Free format text: FORMER OWNER: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP

Effective date: 20111006

R082 Change of representative

Representative=s name: BOEHMERT & BOEHMERT ANWALTSPARTNERSCHAFT MBB -, DE

Effective date: 20111006

R120 Application withdrawn or ip right abandoned