JP7175159B2 - 撮像素子および製造方法、並びに電子機器 - Google Patents

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Description

本開示は、撮像素子および製造方法、並びに電子機器に関し、特に、クロストークを低減する効果の向上を図ることができるようにした撮像素子および製造方法、並びに電子機器に関する。
従来、固体撮像装置では、特に、裏面照射型の固体撮像装置では、隣接する画素からのクロストークが発生することが知られている。特に、グローバルシャッタ機能を有した固体撮像装置では電荷蓄積部へのクロストークにより蓄積電荷が増加してしまい、グローバルシャッタ機能が低下することになってしまう。
そこで、クロストークの発生に伴う解像度や色再現性の低下、輝度段差などを回避するために、隣接する画素どうしを分離するように素子分離部を設ける技術が用いられている。
例えば、特許文献１には、裏面のフォトダイオード側からトレンチを形成し、半導体基板の表面から裏面に貫通するようなトレンチを設けたり、一部を非貫通するようなトレンチを設けたりすることで光学的な画素分離を実現する構造が提案されている。
また、特許文献２には、トレンチの先端に、半導体基板と水平な遮光部を設けた構造が提案されている。
特開２０１３－３０８０３号公報 特開２０１３－９８４４６号公報
しかしながら、上述の特許文献１で開示されている構造では、トレンチ端部における光の回折により隣接する画素へ光が漏れ込むことでクロストークが発生し、そのクロストークを抑える効果が不十分であった。また、上述の特許文献２で開示されている構造では、遮光部の体積が大きくなり過ぎるとフォトダイオードの面積が小さくなって感度が低下するだけでなく、遮光面積が大きくなるのに伴って結晶欠陥が生じる要因となっていた。
本開示は、このような状況に鑑みてなされたものであり、クロストークを低減する効果の向上を図ることができるようにするものである。
本開示の一側面の撮像素子は、照射される光を光電変換する光電変換部が形成される半導体基板と、前記半導体基板の受光面側から、複数の前記光電変換部どうしの間に設けられたトレンチ部と、前記トレンチ部の一部分において、前記トレンチ部の間隔が広がるように前記トレンチ部の側面に対して傾斜する傾斜面を少なくとも設けた突起部とを備え、前記突起部は、前記半導体基板を構成する結晶の所定の面方位に沿った前記傾斜面により構成される。
本開示の一側面の製造方法は、照射される光を光電変換する光電変換部が形成される半導体基板の受光面側から、複数の前記光電変換部どうしの間に設けられるトレンチ部を彫り込むことと、前記トレンチ部の一部分において、前記トレンチ部の間隔が広がるように前記トレンチ部の側面に対して傾斜する傾斜面を少なくとも設けた突起部を形成することとを含み、前記突起部は、前記半導体基板を構成する結晶の所定の面方位に沿った前記傾斜面により構成される。
本開示の一側面の電子機器は、照射される光を光電変換する光電変換部が形成される半導体基板と、前記半導体基板の受光面側から、複数の前記光電変換部どうしの間に設けられたトレンチ部と、前記トレンチ部の一部分において、前記トレンチ部の間隔が広がるように前記トレンチ部の側面に対して傾斜する傾斜面を少なくとも設けた突起部とを有する撮像素子を備え、前記突起部は、前記半導体基板を構成する結晶の所定の面方位に沿った前記傾斜面により構成される。
本開示の一側面においては、照射される光を光電変換する光電変換部が形成される半導体基板の受光面側から、複数の光電変換部どうしの間に設けられるトレンチ部が彫り込まれ、そのトレンチ部の一部分において、トレンチ部の間隔が広がるようにトレンチ部の側面に対して傾斜する傾斜面を少なくとも設けた突起部が形成される。そして、その突起部は、半導体基板を構成する結晶の所定の面方位に沿った傾斜面により構成される。
本技術を適用した撮像素子が備える素子分離部の基本的な構成例を説明する図である。 素子分離部の平面的な配置例を示す図である。 撮像素子の第１の構成例を表す断面図である。 撮像素子の第２の構成例を表す断面図である。 撮像素子の第３の構成例を表す断面図である。 撮像素子の第４の構成例を表す断面図である。 素子分離部の変形例を示す図である。 撮像素子の第５の構成例を表す断面図である。 撮像素子の第６の構成例を表す断面図である。 平面的に見たときの突起部と開口部との関係について説明する図である。 撮像素子の第７の構成例を表す断面図である。 撮像素子の第８の構成例を表す断面図である。 撮像素子の第９の構成例を表す断面図である。 素子分離部の平面的な配置例を示す図である。 第１の製造方法について説明する図である。 第２の製造方法について説明する図である。 第３の製造方法について説明する図である。 第４の製造方法について説明する図である。 第５の製造方法について説明する図である。 第５の製造方法について説明する図である。 第６の製造方法について説明する図である。 第７の製造方法について説明する図である。 第８の製造方法について説明する図である。 撮像装置の構成例を示すブロック図である。 イメージセンサを使用する使用例を示す図である。
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
＜突起部を有する素子分離部の基本的な構成例＞
図１を参照して、本技術を適用した撮像素子が備える素子分離部の基本的な構成例について説明する。
図１のＡには、一般的な素子分離部の断面構成の一例が示されている。図１のＢには、突起形状を有する素子分離部の断面構成の一例が示されており、図１のＣには、突起形状が拡大されて示されている。
例えば、図１のＡに示すように、一般的に、半導体基板１１の裏面（または表面）を垂直に彫り込んだトレンチによって、素子分離部２１が形成される。また、図示するように、２本の素子分離部２１ａおよび２１ｂが、それらの間に設けられる画素を、隣接する他の画素から分離する。そして、素子分離部２１は、半導体基板１１の裏面に対して略垂直となるトレンチ側面２２が形成されるとともに、素子分離部２１の底面には、トレンチ側面２２に対して略垂直な平坦面からなる平坦部２３が形成される。
これに対し、図１のＢに示すように、本技術を適用した素子分離部３１は、その先端部分に、半導体基板１１の裏面（または表面）を垂直に彫り込んだトレンチ側面３２の間隔が広がるように、断面的に見て略菱形の形状の突起部３３が形成される。また、図示するように、２本の素子分離部３１ａおよび３１ｂが、それらの間に設けられる画素を、隣接する他の画素から分離する。
そして、突起部３３は、図１のＣに示すように、断面的に見て、素子分離部３１を形成するトレンチ側面３２に対して傾斜する複数の傾斜面４１乃至４４によって構成されている。
例えば、傾斜面４１および４２は、半導体基板１１を垂直に彫り込んでトレンチを形成する際の底面（例えば、素子分離部２１では平坦部２３となる面）に対して所定の傾斜角で、そのトレンチの奥側の斜め方向に広がるように形成される。また、傾斜面４３および４４は、半導体基板１１を垂直に彫り込んでトレンチを形成する際の底面に対して所定の傾斜角で、そのトレンチの開口側の斜め方向に広がるように形成される。
具体的には、突起部３３は、シリコン基板（100）に対して、アルカリ性の薬液を用いたシリコン面方位選択エッチングを行い、エッチングレートの低いシリコン面（111）が露出することで、略菱形の形状となるように形成することができる。これにより、例えば、傾斜面４１および４２は、半導体基板１１を垂直に彫り込んでトレンチを形成する際の底面に対して傾斜角54.7°で形成される。即ち、突起部３３は、半導体基板１１を構成するシリコン結晶のシリコン面（111）の面方位に沿って傾斜する傾斜面４１乃至４４により構成される。
そして、図１のＡおよびＢでは、半導体基板１１に入射した光が破線の矢印によって表されている。
図１のＡに示すように、ある画素において、半導体基板１１内で素子分離部２１に沿って進む光は、素子分離部２１の先端部分で、その画素に隣接する他の画素の方向に向かって屈折することになる。従って、素子分離部２１を備えた固体撮像素子では、他の画素へ光が漏れ込むことによる混色（クロストーク）が発生する。
これに対し、図１のＢに示すように、ある画素において、半導体基板１１内で素子分離部３１に沿って進む光は、素子分離部３１の突起部３３で、その画素自身の方向に向かって屈折することになる。従って、素子分離部３１を備えた固体撮像素子では、他の画素への光の漏れ込みを防止することができ、混色の発生を抑制することができる。
＜素子分離部の平面的な配置例＞
図２を参照して、突起部３３を有する素子分離部３１の平面的な配置について説明する。
固体撮像素子の受光面には、カラーフィルタを透過した光を受光する複数の画素が、行列状に配置されている。図２には、赤色の光を受光する１つの画素Ｒ、緑色の光を受光する２つの画素Ｇ、および、青色の光を受光する１つの画素Ｂが、いわゆるベイヤ配列に従って２×２で配置されている例が示されている。
例えば、図２のＡに示すように、突起部３３を有する素子分離部３１は、画素Ｒ、画素Ｇ、および画素Ｂの全てについて、それらの間を分離するように、複数の画素の境界において格子状に配置することができる。
また、図２のＢに示すように、突起部３３を有する素子分離部３１は、画素Ｒ、画素Ｇ、および画素Ｂのうち、画素Ｒを囲うように配置することができる。このような配置例では、画素Ｒの周囲以外には、平坦部２３を有する素子分離部２１が配置される。即ち、赤色の光は、半導体基板１１の奥深くまで届くことよって混色の原因となり易く、少なくとも画素Ｒを囲うように、突起部３３を有する素子分離部３１を配置することで、混色の発生を低減させることができる。
また、図２のＣおよびＤに示すように、突起部３３を有する素子分離部３１は、複数の画素の境界となる格子状の交差部において連続的とならずに、交差部において不連続となるように形成することができる。例えば、交差部においてエッチング速度が異なることによるマイクロローディング効果を抑制するために、このように交差部において不連続となるように素子分離部３１を形成することが好ましい。
図２のＣに示す素子分離部３１は、平面的に見て両端部分が平坦形状となるように形成されており、交差部において素子分離部３１どうしが重ならないような形状となっている。図２のＣに示す素子分離部３１は、平面的に見て両端部分が約４５度で傾斜する凸形状となるように形成されており、交差部において素子分離部３１どうしが重なる部分が少なくなるような形状となっている。
なお、図２に示す配置例の他、例えば、単独の線や点で画素が存在する場合には、マイクロローディング効果を考慮せずに、個々の画素を囲うように連続的に（例えば、図２のＢやＣに示すように交差部において不連続とならないように）、素子分離部３１を形成することができる。
＜撮像素子の構成例＞
図３乃至図１４を参照して、突起部３３を有する素子分離部３１を備えた撮像素子の構成例について説明する。
図３には、撮像素子の第１の構成例を表す断面図が示されている。
図３に示すように、撮像素子５１は、半導体基板１１の裏面側に、平坦化膜１２、フィルター層１３、およびオンチップレンズ層１４が積層され、半導体基板１１の表面側に、配線層１５が積層されて構成される。即ち、撮像素子５１は、半導体基板１１の裏面に対して光が照射される裏面照射型である。
また、撮像素子５１は、平面的に見て、複数の画素５２が行列状に配置されて構成されており、図３には、それらの画素５２のうちの、２つの画素５２ａおよび５２ｂの断面が示されている。また、撮像素子５１では、画素５２ごとに、フィルター層１３にカラーフィルタ５３が配置され、オンチップレンズ層１４にマイクロレンズ５４が配置される。
そして、図３のＡに示すように、撮像素子５１－１は、突起部３３を有する素子分離部３１により画素５２ａおよび画素５２ｂが分離される構成となっている。図１のＢを参照して上述したように、素子分離部３１は、半導体基板１１の裏面に対して垂直なトレンチ側面３２となるようにトレンチを彫り込み、そのトレンチの先端部分に対して、アルカリ性の薬液を用いたシリコン面方位選択エッチングを行うことにより形成される菱形形状の突起部３３を有する。また、素子分離部３１は、トレンチに対してメタルなどの所望の材料が埋め込まれて形成され、その材料が半導体基板１１の裏面において平面的に形成された遮光部３４を有する構造となっている。
このように、素子分離部３１によって隣接する画素５２どうしが分離される構造の撮像素子５１－１は、画素５２ａに入射した光（破線の矢印）が、素子分離部３１の突起部３３によって、画素５２ａの方向に向かって屈折する。従って、撮像素子５１－１は、画素５２ａから画素５２ｂへ光が漏れ込むことを防止すること、即ち、混色の発生を防止することができる。
一方、図３のＢには、平坦部２３を有する素子分離部２１が隣接する画素５２どうしを分離する構造の撮像素子５１－２が示されている。また、素子分離部２１は、素子分離部３１と同様に、遮光部２４を有する構造となっている。そして、撮像素子５１－２では、図示するように、素子分離部２１の先端部分で、隣接する他の画素５２へ光が漏れ込んでしまう。
従って、撮像素子５１－１は、撮像素子５１－２と比較して、混色の発生に伴う画質の劣化を抑制することができ、より高画質な画像を撮像することができる。
図４には、撮像素子の第２の構成例を表す断面図が示されている。なお、図４に示す撮像素子５１Ａにおいて、図３の撮像素子５１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
図４に示すように、撮像素子５１Ａ－１および５１Ａ－２は、半導体基板１１Ａに対して積層される平坦化膜１２Ａの内部に、画素５２ごとにインナーレンズ５５が形成されている点で、図３の撮像素子５１－１および５１－２と異なる構成となっている。また、素子分離部３１Ａは、半導体基板１１Ａを彫り込んでトレンチ側面３２および突起部３３が形成され、半導体基板１１Ａの裏面に遮光部３５が形成されるとともに、遮光部３４からフィルター層１３まで、インナーレンズ５５どうしの間にも形成される。
従って、図４のＡに示すように、撮像素子５１Ａ－１は、素子分離部３１Ａによって画素５２ａから画素５２ｂへ光が漏れ込むことを防止することができる。
一方、図４のＢに示すように、撮像素子５１Ａ－２では、素子分離部２１Ａの先端部分で、隣接する他の画素５２へ光が漏れ込んでしまう。
このように構成される撮像素子５１Ａ－１では、図３の撮像素子５１－１と同様に、混色の発生に伴う画質の劣化を抑制することができ、より高画質な画像を撮像することができる。
図５には、撮像素子の第３の構成例を表す断面図が示されている。なお、図５に示す撮像素子５１Ｂにおいて、図３の撮像素子５１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
図５に示すように、撮像素子５１Ｂ－１では、半導体基板１１Ｂにおいて配線層１５の近傍まで、素子分離部３１Ｂが形成されている点で、図３の撮像素子５１－１と異なる構成となっている。
従って、図５のＡにおいて破線の矢印で表す光のように、撮像素子５１Ｂ－１は、画素５２ａに入射した光（破線の矢印）が、素子分離部３１の突起部３３によって、画素５２ａの方向に向かって屈折する。さらに、撮像素子５１Ｂ－１は、配線層１５の近傍まで素子分離部３１Ｂが形成されていることで、画素５２ａに入射した光が、隣接する画素５２ｂ近くの配線に当たり難くすることができる。これにより、撮像素子５１Ｂ－１は、画素５２ａから画素５２ｂへ光が漏れ込むことを、より確実に防止すること、即ち、混色の発生を防止する効果を向上させることができる。
また、図５のＢに示すように、撮像素子５１Ｂ－２でも、配線層１５の近傍まで、素子分離部２１Ｂが形成されている。
しかしながら、撮像素子５１Ｂ－２では、図示するように、素子分離部２１Ｂの先端部分で、隣接する画素５２ｂ近くの配線に当たり、その配線で散乱し、散乱光が隣接する画素５２ｂに入射されてしまう。
このように構成される撮像素子５１Ｂ－１では、図３の撮像素子５１－１と同様に、混色の発生に伴う画質の劣化を抑制することができ、より高画質な画像を撮像することができる。
図６には、撮像素子の第４の構成例を表す断面図が示されている。なお、図６に示す撮像素子５１Ｃにおいて、図４の撮像素子５１Ａと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
即ち、撮像素子５１Ｃ－１および５１Ｃ－２は、撮像素子５１Ａ－１および５１Ａ－２と同様に、画素５２ごとにインナーレンズ５５が形成されている。さらに、撮像素子５１Ｃ－１は、図５の撮像素子５１Ｂ－１と同様に、半導体基板１１Ｃにおいて配線層１５の近傍まで、素子分離部３１Ｃが形成されている。
このように構成される撮像素子５１Ｃ－１では、図３の撮像素子５１Ａ－１および図５の撮像素子５１Ｂ－１と同様に、混色の発生に伴う画質の劣化を抑制することができ、より高画質な画像を撮像することができる。
ここで、図７には、素子分離部３１の変形例が示されている。
図７のＡに示されている素子分離部３１’は、半導体基板１１を貫通するようにトレンチ側面３２’が形成され、素子分離部３１’の先端部分に略三角形の形状（例えば、図１Ｃの傾斜面４３および４４のみの形状）の突起部３３’を有している。即ち、突起部３３は、略菱形の形状に限定されることなく、トレンチ側面３２よりも側面方向に突出するような形状であれば、様々な形状を採用することができる。
図７のＢに示されている素子分離部３１’’は、半導体基板１１を彫り込んで形成されるトレンチ側面３２’’の中段に、略菱形の形状の突起部３３’’を有している。即ち、突起部３３は、素子分離部３１の先端部分に形成されるのに限定されることなく、半導体基板１１の受光面から素子分離部３１’’の先端（即ち、トレンチの底部）までの間に設けられる構成であればよい。
このような形状の素子分離部３１’および素子分離部３１’’においても、上述した素子分離部３１と同様に、半導体基板１１に入射した光が、他の画素へ漏れ込むことを防止することができ、混色の発生を抑制することができる。
図８には、撮像素子の第５の構成例を表す断面図が示されている。なお、図８に示す撮像素子５１Ｄにおいて、図４の撮像素子５１Ａと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
即ち、図８に示す撮像素子５１Ｄは、全ての画素で略同一のタイミングでフォトダイオードから電荷蓄積部６２へ電荷を転送するグローバルシャッタ機能を有しており、フォトダイオードと電荷蓄積部６２とが縦方向に配置されている構成となっている。そして、撮像素子５１Ｄは、半導体基板１１Ｄの内部で、水平方向に向かう遮光壁６１によって電荷蓄積部６２が遮光され、電荷蓄積部６２とフォトダイオードとが分離されるように構成される。また、遮光壁６１には、フォトダイオードから電荷蓄積部６２へ電荷を転送するための縦型トランジスタ（図示せず）を設けるための開口部が形成されている。
従って、図８のＡにおいて破線の矢印で表す光のように、撮像素子５１Ｄ－１は、素子分離部３１Ｄによって反射した光が水平方向の遮光壁６１に向かって反射されることで、蓄積部６２へ光が漏れ込むことを防止することができる。
一方、図８のＢに示すように、撮像素子５１Ｄ－２では、素子分離部２１Ｄに沿って伝搬する光が、蓄積部６２に至ってしまう。
このように構成される撮像素子５１Ｄ－１では、蓄積部６２への光の漏れ込みを防止することで、蓄積部６２の蓄積電荷が増加してしまうことを回避し、確実に、グローバルシャッタ機能を実現することができる。
図９には、撮像素子の第６の構成例を表す断面図が示されている。なお、図９に示す撮像素子５１Ｅにおいて、図８の撮像素子５１Ｄと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
即ち、撮像素子５１Ｅは、図８の撮像素子５１Ｄと同様に、グローバルシャッタ機能を有しており、遮光壁６１には、フォトダイオードから電荷蓄積部６２へ電荷を転送するための縦型トランジスタ（図示せず）を設けるための開口部が形成されている。
そして、撮像素子５１Ｅでは、素子分離部３１Ｅの突起部３３Ｅが、トレンチ側面３２の中段に形成されるとともに、突起部３３Ｅの水平方向の大きさが、遮光壁６１の開口部よりも大きくなるように形成される。
即ち、図１０に示すように、撮像素子５１Ｅを平面的に見たときに、素子分離部３１Ｅの突起部３３Ｅが、遮光壁６１の開口部６３よりも広くなるように形成されている。なお、撮像素子５１Ｅでは、遮光壁６１の開口部６３以外の領域では、平坦部２３を有する素子分離部２１によって、隣接する画素５２どうしを分離するように構成されている。
このような構成によって、撮像素子５１Ｅは、図８の撮像素子５１Ｄよりも、より確実に、蓄積部６２への光の漏れ込みを防止することができる。
図１１には、撮像素子の第７の構成例を表す断面図が示されている。なお、図１１に示す撮像素子５１Ｆにおいて、図３の撮像素子５１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
撮像素子５１Ｆは、グローバルシャッタ機能を有しており、フォトダイオードと電荷蓄積部６２とが横方向に配置されている構成となっている。
このような構成の撮像素子５１Ｆでは、電荷蓄積部６２が遮光部３６および遮光壁３７によって遮光されるとともに、フォトダイオードと電荷蓄積部６２との間に、突起部３３を有する素子分離部３１が形成される。
従って、図１１のＡにおいて破線の矢印で表す光のように、撮像素子５１Ｆ－１は、素子分離部３１Ｆによって反射した光がフォトダイオード側に向かって反射されることで、蓄積部６２へ光が漏れ込むことを防止することができる。
一方、図１１のＢに示すように、撮像素子５１Ｆ－２では、平坦部２３を有する素子分離部２１Ｆに沿って伝搬する光が、素子分離部２１Ｆの先端部で回折し、蓄積部６２に漏れ込んでしまう。
このように構成される撮像素子５１Ｆ－１では、蓄積部６２への光の漏れ込みを防止することで、蓄積部６２の蓄積電荷が増加してしまうことを回避し、確実に、グローバルシャッタ機能を実現することができる。
図１２には、撮像素子の第８の構成例を表す断面図が示されている。なお、図１２に示す撮像素子５１Ｇにおいて、図３の撮像素子５１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
撮像素子５１Ｇは、グローバルシャッタ機能を有しており、フォトダイオードから転送される電荷を蓄積する電荷蓄積部として、ＦＤ（Floating Diffusion）部６４が用いられる。そして、撮像素子５１Ｇでは、ＦＤ部６４を遮光するように遮光部３６が設けられ、遮光部３６からＦＤ部６４の周囲を囲うように、突起部３３を有する素子分離部３１が形成される。
従って、図１２のＡにおいて破線の矢印で表す光のように、撮像素子５１Ｇ－１は、素子分離部３１Ｇによって反射した光がフォトダイオード側に向かって反射されることで、ＦＤ部６４へ光が漏れ込むことを防止することができる。
一方、図１２のＢに示すように、撮像素子５１Ｇ－２では、平坦部２３を有する素子分離部２１Ｇに沿って伝搬する光が、素子分離部２１Ｇの先端部で回折し、ＦＤ部６４に漏れ込んでしまう。
このように構成される撮像素子５１Ｇ－１では、ＦＤ部６４への光の漏れ込みを防止することで、ＦＤ部６４の蓄積電荷が増加してしまうことを回避し、確実に、グローバルシャッタ機能を実現することができる。
図１３には、撮像素子の第９の構成例を表す断面図が示されている。なお、図１３に示す撮像素子５１Ｈにおいて、図３の撮像素子５１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
撮像素子５１Ｈは、１つの画素５２に２つのフォトダイオードが形成される構成となっており、隣接する画素５２どうしを素子分離部３１により分離するのに加えて、画素５２内の２つのフォトダイオードも分離される。
図１３のＡには、素子分離部３１と同様に、突起部７３を有する素子分離部７１によって、画素５２内の２つのフォトダイオードが分離される構成の撮像素子５１Ｈ－１が示されている。一方、図１３のＢには、素子分離部２１と同様に、平坦部８３を有する素子分離部８１によって、画素５２内の２つのフォトダイオードが分離される構成の撮像素子５１Ｈ－２が示されている。
例えば、図１２のＡにおいて破線の矢印で表す光のように、撮像素子５１Ｈ－１では、フォトダイオードを分離する素子分離部７１の突起部７３において反射した光が、隣接する画素５２に漏れ込むことが懸念される。
これに対し、図１２のＢにおいて破線の矢印で表す光のように、撮像素子５１Ｈ－２では、フォトダイオードを分離する素子分離部８１で反射した光が、隣接する画素５２に漏れ込むことがない。
従って、撮像素子５１Ｈ－２のように、１つの画素５２に２つのフォトダイオードが形成される構成では、それらのフォトダイオードを分離するのに平坦部８３を有する素子分離部８１を用い、画素５２どうしの分離には突起部３３を有する素子分離部３１を用いることが好ましい。
図１４を参照して、突起部３３を有する素子分離部３１の平面的な配置について説明する。
図１４のＡには、上述した図９の撮像素子５１Ｅのように、遮光壁６１に開口部６３が形成される構成において、開口部６３を通る個所にだけ、突起部３３を有する素子分離部３１が配置される配置例が示されている。また、この配置例では、開口部６３を通る個所以外には、平坦部２３を有する素子分離部２１が設けられている。
図１４のＢには、上述した図１１の撮像素子５１Ｆのように、フォトダイオードＰＤと電荷蓄積部６２とが横方向に配置されている構成において、フォトダイオードＰＤと電荷蓄積部６２とを分離する個所にだけ、突起部３３を有する素子分離部３１Ｆが配置される配置例が示されている。また、この配置例では、画素どうしの間には、平坦部２３を有する素子分離部２１が設けられている。
図１４のＣには、上述した図１２の撮像素子５１Ｇのように、ＦＤ部６４を設けた構成において、ＦＤ部６４を囲う個所にだけ、突起部３３を有する素子分離部３１Ｇが配置される配置例が示されている。また、この配置例では、画素どうしの間には、平坦部２３を有する素子分離部２１が設けられている。
＜撮像素子の製造方法＞
図１５乃至図２３を参照して、本技術を適用した撮像素子の製造方法における素子分離部３１または素子分離部２１を形成するプロセスについて説明する。
図１５を参照して、第１の製造方法について説明する。
第１の工程において、図１５の上から１段目に示すように、半導体基板１１の裏面全面に対して窒化シリコン（Si3N4）を成膜して、トレンチ１０２を形成する領域のみ窒化シリコン膜を除去することによりハードマスク１０１を形成する。そして、ハードマスク１０１を利用して半導体基板１１をエッチングすることによりトレンチ１０２を加工する。これにより、トレンチ１０２の側面１０３は、半導体基板１１の裏面に対して略垂直となるように形成され、トレンチ１０２の底面１０４は、平坦となるように形成される。
第２の工程において、図１５の上から２段目に示すように、トレンチ１０２の側面１０３に対してサイドウォール１０５を成膜する。例えば、トレンチ１０２の内面すべてに対して窒化シリコンを成膜した後に、トレンチ１０２の底面部分をエッチバックして窒化シリコン膜を除去することによりサイドウォール１０５が形成される。
第３の工程において、図１５の上から３段目に示すように、半導体基板１１に対するエッチバックを行って、トレンチ１０２の底面１０４を掘り下げ、サイドウォール１０５よりも深くなるようにトレンチ１０２の底面１０６を形成する。なお、第３の工程におけるエッチバックはオプションとしてもよい。
第４の工程において、図１５の上から４段目に示すように、半導体基板１１に対するアルカリエッチングを行って、トレンチ１０２の底部に、菱形形状に広がる突出部１０７を形成する。即ち、アルカリ性の薬液を用いてシリコン面方位選択エッチングを行い、エッチングレートの低いシリコン面（111）が露出することで、トレンチ１０２の突出部１０７を、側面１０３よりも広がるような菱形形状に形成することができる。
第５の工程において、図１５の上から５段目に示すように、トレンチ１０２にメタルなどの所望の材料を埋め込むことで、トレンチ側面３２よりも側面方向に突出するような菱形形状の突起部３３を有する素子分離部３１が形成される。
図１６を参照して、第２の製造方法について説明する。例えば、第２の製造方法は、突起部３３を有する素子分離部３１と、平坦部２３を有する素子分離部２１とを作り分ける製造方法である。
第１１の工程において、図１６の上から１段目に示すように、上述した図１５の第１の工程と同様に、トレンチ１０２－１および１０２－２を加工する。
第１２の工程において、図１６の上から２段目に示すように、トレンチ１０２－１および１０２－２の内面すべてに対して窒化シリコンを成膜する。これにより、トレンチ１０２－１の側面１０３－１にサイドウォール１０５－１を形成するとともに、トレンチ１０２－１の底面１０４－１にマスク１０８－１を形成する。同時に、トレンチ１０２－２の側面１０３－２にサイドウォール１０５－２を形成するとともに、トレンチ１０２－２の底面１０４－２にマスク１０８－２を形成する。さらに、トレンチ１０２－２に埋め込むようにレジスト１１１を塗布する。
第１３の工程において、図１６の上から３段目に示すように、トレンチ１０２－１の底面部分をエッチバックしてマスク１０８－１を除去した後、レジスト１１１を除去する。これにより、トレンチ１０２－１の底面１０４－１において半導体基板１１が露出する。
第１３の工程において、図１６の上から４段目に示すように、半導体基板１１に対するアルカリエッチングを行って、トレンチ１０２－１の底部に、菱形形状に広がる突出部１０７を形成する。このとき、トレンチ１０２－２の底部は、マスク１０８－２により加工されることはない。
その後、窒化シリコン膜を除去し、トレンチ１０２－１および１０２－２にメタルなどの所望の材料を埋め込むことで、それぞれ異なる深さで突起部３３－１および３３－２を有する素子分離部３１－１および３１－２が形成される。
図１７を参照して、第３の製造方法について説明する。例えば、第３の製造方法は、中段に突起部３３Ｅを有する素子分離部３１Ｅ（図９参照）と、平坦部２３を有する素子分離部２１とを作り分ける製造方法である。
第２１の工程において、半導体基板１１の裏面に対して酸化シリコン（SiO2）を成膜してハードマスク１０１を形成し、半導体基板１１をエッチングすることによりトレンチ１０２－１および１０２－２を加工する。続いて、トレンチ１０２－１および１０２－２の内部に酸化シリコンを成膜し、トレンチ１０２－１の底面１０４－１およびトレンチ１０２－２の底面１０４－１－２の酸化シリコン膜をエッチバックにより除去する。これにより、トレンチ１０２－１の側面１０３－１にサイドウォール１０５－１を形成するとともに、トレンチ１０２－２の側面１０３－２にサイドウォール１０５－２を形成する。
そして、トレンチ１０２－２を埋め込むようにレジスト（図示せず）を塗布し、半導体基板１１をエッチングすることにより、トレンチ１０２－１の底面１０４－１のみ掘り下げる。さらに、トレンチ１０２－２からレジストを除去し、トレンチ１０２－１および１０２－２の内部に窒化シリコンを成膜し、トレンチ１０２－１の底面１０４－１およびトレンチ１０２－２の底面１０４－１－２の窒化シリコン膜をエッチバックにより除去する。
これにより、図１７の上から１段目に示すように、トレンチ１０２－１の側面１０３－１に窒化シリコン膜１１２－１を形成するとともに、トレンチ１０２－２の側面１０３－２に窒化シリコン膜１１２－２を形成する。
第２２の工程において、半導体基板１１をエッチングすることにより、トレンチ１０２－１の底面１０４－１およびトレンチ１０２－２の底面１０４－２を掘り下げ、その掘り下げた部分に酸化シリコンを成膜する。これにより、図１７の上から２段目に示すように、トレンチ１０２－１の内部において窒化シリコン膜１１２－１が形成されていない領域にハードマスク１１３－１が形成されるとともに、トレンチ１０２－２の内部において窒化シリコン膜１１２－２が形成されていない領域にハードマスク１１３－２が形成される。
第２３の工程において、図１７の上から３段目に示すように、窒化シリコン膜１１２－１および窒化シリコン膜１１２－２をウォッシュアウトする。これにより、トレンチ１０２－１の側面１０３－１の中段における一部において、半導体基板１１が露出した状態となる一方で、トレンチ１０２－２の側面１０３－２は、サイドウォール１０５－２およびハードマスク１１３－２に覆われた状態となる。
第２４の工程において、半導体基板１１に対するアルカリエッチングを行って、トレンチ１０２－１の側面１０３－１の中段において露出している半導体基板１１がシリコン面方位選択エッチングされ、突出部１０９－１が形成される。そして、酸化シリコン膜を除去することで、図１７の上から４段目に示すように、中段に突出部１０９－１を有するトレンチ１０２－１と、平坦に形成された底面１０４を有するトレンチ１０２－２とを作り分けることができる。
その後、トレンチ１０２－１および１０２－２にメタルなどの所望の材料を埋め込むことで、中段に突起部３３Ｅを有する素子分離部３１Ｅ（図９参照）、および平坦部２３を有する素子分離部２１が形成される。
図１８を参照して、第４の製造方法について説明する。例えば、第４の製造方法は、異なるサイズの突起部３３を有する素子分離部３１を作り分ける製造方法である。
第３１の工程において、半導体基板１１の裏面に対して酸化シリコンを成膜してハードマスク１０１を形成し、半導体基板１１をエッチングすることによりトレンチ１０２－１および１０２－２を加工する。続いて、トレンチ１０２－１および１０２－２の内部に酸化シリコンを成膜し、トレンチ１０２－１の底面１０４－１およびトレンチ１０２－２の底面１０４－１－２の酸化シリコン膜をエッチバックにより除去する。これにより、トレンチ１０２－１の側面１０３－１にサイドウォール１０５－１を形成するとともに、トレンチ１０２－２の側面１０３－２にサイドウォール１０５－２を形成する。
そして、トレンチ１０２－１および１０２－２の内部に窒化シリコンを成膜する。このとき、トレンチ１０２－１では、側面１０３－１に窒化シリコン膜１１２が成膜されるとともに、トレンチ１０２－２では、その内部を埋め込むように窒化シリコン膜１１４が成膜される。さらに、図１８の上から１段目に示すように、トレンチ１０２－２側にレジスト１１５を塗布する。
第３２の工程において、レジスト１１５を除去した後、半導体基板１１をエッチングすることにより、図１８の上から２段目に示すように、トレンチ１０２－１を掘り下げて底面１０６－１を形成する。
第３３の工程において、窒化シリコン膜１１２および窒化シリコン膜１１４を除去する。これにより、図１８の上から３段目に示すように、トレンチ１０２－１では、側面１０３－１の先端部分と底面１０６－１とにおいて半導体基板１１が露出し、トレンチ１０２－２では、底面１０４－２のみにおいて半導体基板１１が露出する。
第３４の工程において、半導体基板１１に対するアルカリエッチングを行って、トレンチ１０２－１の内部において側面１０３－１の先端部分と底面１０６－１とにおいて露出している半導体基板１１がシリコン面方位選択エッチングされ、突出部１０７－１が形成される。一方、トレンチ１０２－２の内部において底面１０６－１において露出している半導体基板１１がシリコン面方位選択エッチングされ、突出部１０７－２が形成される。
即ち、図１８の上から４段目に示すように、トレンチ１０２－１の先端部分において大きな形状の突出部１０７－１と、トレンチ１０２－２の先端部分において小さな形状の突出部１０７－２とを作り分けることができる。
その後、トレンチ１０２－１および１０２－２にメタルなどの所望の材料を埋め込むことで、それぞれ異なるサイズの突起部３３を有する素子分離部３１が形成される。
図１９および図２０を参照して、第５の製造方法について説明する。例えば、第５の製造方法は、複数の突起部３３を有する素子分離部３１の製造方法である。
第４１の工程において、半導体基板１１の裏面に対して酸化シリコンを成膜してハードマスク１０１を形成し、半導体基板１１をエッチングすることによりトレンチ１０２を加工する。続いて、トレンチ１０２の内部に酸化シリコンを成膜し、トレンチ１０２の底面１０４の酸化シリコン膜をエッチバックにより除去することによって、図１９の上から１段目に示すように、トレンチ１０２の側面１０３にサイドウォール１０５を形成する。
第４２の工程において、半導体基板１１をエッチングすることにより、トレンチ１０２の底面１０４を掘り下げて、トレンチ１０２の内部に窒化シリコンを成膜し、トレンチ１０２－１の底面１０４の窒化シリコン膜をエッチバックにより除去する。これにより、図１９の上から２段目に示すように、トレンチ１０２の側面１０３に窒化シリコン膜１１２を形成する。
第４３の工程において、半導体基板１１をエッチングすることにより、トレンチ１０２のさらに掘り下げて底面１０６を形成し、その掘り下げた部分に酸化シリコンを成膜して、底面１０６の酸化シリコン膜をエッチバックにより除去する。これにより、図１９の上から３段目に示すように、トレンチ１０２の内部において窒化シリコン膜１１２が形成されていない領域にハードマスク１１３が形成される。
第４３の工程において、半導体基板１１をエッチングすることにより、トレンチ１０２の底面１０６をさらに掘り下げ、窒化シリコン膜１１２をウォッシュアウトする。これにより、図２０の上から１段目に示すように、トレンチ１０２の側面１０３の中段における一部と、トレンチ１０２の側面１０３の先端部分および底面１０６とにおいて半導体基板１１が露出する。
第４５の工程において、半導体基板１１に対するアルカリエッチングを行って、トレンチ１０２の内部の中段および先端において露出している半導体基板１１がシリコン面方位選択エッチングされる。これにより、トレンチ１０２の中段に突出部１０９が形成されるとともに、トレンチ１０２の先端に突出部１０７が形成される。
その後、トレンチ１０２にメタルなどの所望の材料を埋め込むことで、２つの突起部３３を有する素子分離部３１が形成される。もちろん、同様の工程を繰り返すことにより、３つ以上の突起部３３を有する素子分離部３１を形成することができる。
図２１を参照して、第６の製造方法について説明する。例えば、第６の製造方法は、異なる深さで突起部３３を有する素子分離部３１を作り分ける製造方法である。
第５１の工程において、半導体基板１１の裏面に対して酸化シリコンを成膜してハードマスク１０１を形成し、半導体基板１１をエッチングすることによりトレンチ１０２－１および１０２－２を加工する。続いて、トレンチ１０２－１および１０２－２の内部に酸化シリコンを成膜し、トレンチ１０２－１の底面１０４－１およびトレンチ１０２－２の底面１０４－１－２の酸化シリコン膜をエッチバックにより除去する。これにより、トレンチ１０２－１の側面１０３－１にサイドウォール１０５－１を形成するとともに、トレンチ１０２－２の側面１０３－２にサイドウォール１０５－２を形成する。
そして、半導体基板１１をエッチングすることにより、トレンチ１０２－１の底面１０４－１を掘り下げるとともに、トレンチ１０２－２の底面１０４－２を掘り下げ、トレンチ１０２－１および１０２－２の内部に窒化シリコンを成膜する。このとき、トレンチ１０２－１では、側面１０３－１に窒化シリコン膜１１２が成膜されるとともに、トレンチ１０２－２では、その内部を埋め込むように窒化シリコン膜１１４が成膜される。さらに、図２１の上から１段目に示すように、トレンチ１０２－２側にレジスト１１５を塗布する。
第５２の工程において、レジスト１１５を除去した後、半導体基板１１をエッチングすることにより、トレンチ１０２－１の底面１０４－１をさらに掘り下げる。そして、CVD（chemical vapor deposition）によりトレンチ１０２－１の内部に酸化シリコン膜を成膜し、トレンチ１０２－１の底面１０４－１の酸化シリコン膜をエッチバックにより除去する。これにより、図２１の上から２段目に示すように、酸化シリコン膜１１６が成膜される。
第５３の工程において、半導体基板１１をエッチングすることにより、トレンチ１０２－１を掘り下げて底面１０６－１を形成した後、窒化シリコン膜１１４をウォッシュアウトする。これにより、図２１の上から３段目に示すように、深く形成された底面１０６－１のトレンチ１０２－１と、浅く形成された底面１０４－２のトレンチ１０２－２とが形成される。
第５４の工程において、半導体基板１１に対するアルカリエッチングを行って、トレンチ１０２－１の内部において側面１０３－１の先端部分と底面１０６－１とにおいて露出している半導体基板１１がシリコン面方位選択エッチングされ、突出部１０７－１が形成される。同様に、トレンチ１０２－２の内部において側面１０３－２の先端部分と底面１０６－２とにおいて露出している半導体基板１１がシリコン面方位選択エッチングされ、突出部１０７－２が形成される。
即ち、図２１の上から４段目に示すように、深い領域に突出部１０７－１が形成されたトレンチ１０２－１と、浅い領域に突出部１０７－２が形成されたトレンチ１０２－２とを作り分けることができる。
その後、窒化シリコン膜および酸化シリコン膜を除去し、トレンチ１０２－１および１０２－２にメタルなどの所望の材料を埋め込むことで、それぞれ異なる深さで突起部３３－１および３３－２を有する素子分離部３１－１および３１－２が形成される。
なお、窒化シリコンと酸化シリコンとを成膜する工程は逆でもよく、ウォッシュアウト時のエッチング選択性を確保することができれば、その他の膜種の組み合わせも選択することが可能である。
図２２を参照して、第７の製造方法について説明する。例えば、第７の製造方法は、酸性のエッチング薬液を用いた等方性エッチングで形成される突起部３３を有する素子分離部３１の製造方法である。
第６１の工程において、図２２の上から１段目に示すように、半導体基板１１の裏面に対して酸化シリコンを成膜してハードマスク１０１を形成し、半導体基板１１をエッチングすることによりトレンチ１０２を加工する。
第６２の工程において、図２２の上から２段目に示すように、トレンチ１０２の側面１０３に対してサイドウォール１０５を成膜する。例えば、トレンチ１０２の内面すべてに対して窒化シリコンを成膜した後に、トレンチ１０２の底面部分をエッチバックして窒化シリコン膜を除去することによりサイドウォール１０５が形成される。
第６３の工程において、図２２の上から３段目に示すように、半導体基板１１に対して酸性の薬液を用いて等方性エッチングを行って、トレンチ１０２の底部に、略球形状に広がる底面１１０を形成する。
第６４の工程において、図２２の上から４段目に示すように、窒化シリコン膜を除去する。
その後、トレンチ１０２にメタルなどの所望の材料を埋め込むことで、等方性エッチングで形成される突起部３３を有する素子分離部３１が形成される。
図２３を参照して、第８の製造方法について説明する。例えば、第８の製造方法は、異種材料が埋め込まれた突起部３３を有する素子分離部３１の製造方法である。
まず、図１５を参照して説明した第１乃至第４の工程が行われることで、トレンチ１０２の突出部１０７を、側面１０３よりも広がるような菱形形状に形成する。
その後、第７１の工程において、図２３の上から１段目に示すように、トレンチ１０２に対してタングステン１２１を埋め込む。
第７２の工程において、エッチバックを行うことにより、トレンチ１０２の内部において側面１０３よりも側面方向に突出している突出部にタングステン１２２が残るように、トレンチ１０２の内部の突出部分以外のタングステン１２１を除去する。即ち、即ち、図２３の上から２段目に示すように、レンチ１０２の突出部にのみタングステン１２２が埋め込まれた状態とする。
第７３の工程において、図２３の上から３段目に示すように、トレンチ１０２の内部にアルミニウム１２３を埋め込み、CMP（Chemical Mechanical Polishing）およびドライエッチングにより半導体基板１１を平坦にする。これにより、突起部３３の突出部にタングステン１２２が埋め込まれ、突起部３３の突出部以外にアルミニウム１２３が埋め込まれた素子分離部３１が形成される。
ここで、突起部３３の突出部に埋め込まれるタングステン１２２は、その突出部以外のトレンチ１０２の内部に埋め込まれるアルミニウム１２３に対して相対的に、光を吸収しやすい材料（以下、高吸収材料と称する）である。即ち、突起部３３の突出部には、その突出部以外のトレンチ１０２の内部に埋め込まれる材料の吸収係数よりも、吸収係数が高い高吸収材料が埋め込まれる。また、突起部３３の突出部以外のトレンチ１０２の内部に埋め込まれるアルミニウム１２３は、突起部３３の突出部に埋め込まれるタングステン１２２に対して相対的に、光を反射しやすい材料（以下、高反射材料と称する）である。即ち、突起部３３の突出部以外のトレンチ１０２の内部には、突起部３３の突出部に埋め込まれる材料の反射率よりも、反射率が高い高反射材料が埋め込まれる。
例えば、素子分離部３１の深い所で起こる反射光は、隣接する画素５２への混色を引き起こしやすいことが知られている。そこで、突起部３３の突出部に高吸収材料であるタングステン１２２を埋め込み、突出部以外の突起部３３に高反射材料であるアルミニウム１２３を埋め込むことにより、隣接する画素５２への混色を抑制することができる。即ち、突起部３３の突出部以外のトレンチ１０２の内部に埋め込まれるアルミニウム１２３よりも、光に対する反射率が低く吸収係数が高いタングステン１２２を突起部３３の突出部に埋め込むことで、隣接する画素５２への混色を抑制することができる。
なお、突起部３３の突出部に埋め込まれる材質は、突起部３３の突出部以外のトレンチ１０２の内部に埋め込まれる材質よりも相対的に反射率が低ければよく、上述したような、タングステン１２２およびアルミニウム１２３の組み合わせに限定されることはない。具体的には、高反射材料として、アルミニウム以外に、銀、金、銅、コバルトなどを用いてもよく、高吸収材料として、タングステン以外に、タンタル（窒化タンタル）、チタン（窒化チタン）、クロム、モリブデン、ニッケル、プラチナなどを用いてもよい。
＜電子機器の構成例＞
上述したような撮像素子５１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
図２４は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
図２４に示すように、撮像装置２０１は、光学系２０２、撮像素子２０３、信号処理回路２０４、モニタ２０５、およびメモリ２０６を備えて構成され、静止画像および動画像を撮像可能である。
光学系２０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子２０３に導き、撮像素子２０３の受光面（センサ部）に結像させる。
撮像素子２０３としては、上述した撮像素子５１が適用される。撮像素子２０３には、光学系２０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子２０３に蓄積された電子に応じた信号が信号処理回路２０４に供給される。
信号処理回路２０４は、撮像素子２０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路２０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ２０５に供給されて表示されたり、メモリ２０６に供給されて記憶（記録）されたりする。
このように構成されている撮像装置２０１では、上述した撮像素子５１を適用することで、例えば、クロストークの抑制された、より高画質な画像を撮像することができる。
＜イメージセンサの使用例＞
図２５は、上述のイメージセンサ（撮像素子）を使用する使用例を示す図である。
上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜構成の組み合わせ例＞
なお、本技術は以下のような構成も取ることができる。
（１）
照射される光を光電変換する光電変換部が形成される半導体基板と、
前記半導体基板の受光面側から、複数の前記光電変換部どうしの間に設けられたトレンチ部と、
前記トレンチ部の一部分において、前記トレンチ部の間隔が広がるように前記トレンチ部の側面に対して傾斜する傾斜面を少なくとも設けた突起部と
を備える撮像素子。
（２）
前記突起部は、前記半導体基板を構成する結晶の所定の面方位に沿った前記傾斜面により構成される
上記（１）に記載の撮像素子。
（３）
前記突起部は、前記トレンチ部の先端に設けられる
上記（１）または（２）に記載の撮像素子。
（４）
前記突起部は、前記半導体基板の受光面から前記トレンチ部の先端までの間の中段に設けられる
上記（１）から（３）までのいずれかに記載の撮像素子。
（５）
前記突起部は、前記半導体基板の受光面から前記トレンチ部の先端までの間の複数個所に設けられる
上記（１）から（４）までのいずれかに記載の撮像素子。
（６）
前記トレンチ部および前記突起部には、光の透過を抑制する材料が埋め込まれる
上記（１）から（５）までのいずれかに記載の撮像素子。
（７）
前記突起部のうちの前記トレンチ部の側面よりも側面方向に突出している突出部に埋め込まれる第１の材料と、前記突出部以外の前記トレンチ部の内部に埋め込まれる第２の材料とは、それぞれ特性が異なる
上記（６）に記載の撮像素子。
（８）
前記第１の材料は、前記第２の材料よりも光に対する吸収係数が高く、
前記第２の材料は、前記第１の材料よりも光に対する反射率が高い
上記（７）に記載の撮像素子。
（９）
撮像素子を製造する製造装置が、
照射される光を光電変換する光電変換部が形成される半導体基板の受光面側から、複数の前記光電変換部どうしの間に設けられるトレンチ部を彫り込むことと、
前記トレンチ部の一部分において、前記トレンチ部の間隔が広がるように前記トレンチ部の側面に対して傾斜する傾斜面を少なくとも設けた突起部を形成することと
を含む製造方法。
（１０）
照射される光を光電変換する光電変換部が形成される半導体基板と、
前記半導体基板の受光面側から、複数の前記光電変換部どうしの間に設けられたトレンチ部と、
前記トレンチ部の一部分において、前記トレンチ部の間隔が広がるように前記トレンチ部の側面に対して傾斜する傾斜面を少なくとも設けた突起部と
を有する撮像素子を備える電子機器。
（１１）
前記突起部は、アルカリ薬液を用いたシリコン面方位選択エッチングによって形成される
上記（９）に記載の製造方法。
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
１１ 半導体基板， １２ 平坦化膜， １３ フィルター層， １４ オンチップレンズ層， １５ 配線層， ２１ 素子分離部， ２２ トレンチ側面， ２３ 平坦部， ２４および２５ 遮光部， ３１ 素子分離部， ３２ トレンチ側面， ３３ 突起部， ３４および３５ 遮光部 ５１ 撮像素子， ５２ 画素， ５３ カラーフィルタ， ５４ マイクロレンズ， ５５ インナーレンズ， ６１ 遮光壁， ６２ 電荷蓄積部 ６３ 開口部， ６４ ＦＤ部

Claims (9)

  1. 照射される光を光電変換する光電変換部が形成される半導体基板と、
    前記半導体基板の受光面側から、複数の前記光電変換部どうしの間に設けられたトレンチ部と、
    前記トレンチ部の一部分において、前記トレンチ部の間隔が広がるように前記トレンチ部の側面に対して傾斜する傾斜面を少なくとも設けた突起部と
    を備え、
    前記突起部は、前記半導体基板を構成する結晶の所定の面方位に沿った前記傾斜面により構成される
    撮像素子。
  2. 前記突起部は、前記トレンチ部の先端に設けられる
    請求項１に記載の撮像素子。
  3. 前記突起部は、前記半導体基板の受光面から前記トレンチ部の先端までの間の中段に設けられる
    請求項１に記載の撮像素子。
  4. 前記突起部は、前記半導体基板の受光面から前記トレンチ部の先端までの間の複数個所に設けられる
    請求項１に記載の撮像素子。
  5. 前記トレンチ部および前記突起部には、光の透過を抑制する材料が埋め込まれる
    請求項１に記載の撮像素子。
  6. 前記突起部のうちの前記トレンチ部の側面よりも側面方向に突出している突出部に埋め込まれる第１の材料と、前記突出部以外の前記トレンチ部の内部に埋め込まれる第２の材料とは、それぞれ特性が異なる
    請求項５に記載の撮像素子。
  7. 前記第１の材料は、前記第２の材料よりも光に対する吸収係数が高く、
    前記第２の材料は、前記第１の材料よりも光に対する反射率が高い
    請求項６に記載の撮像素子。
  8. 撮像素子を製造する製造装置が、
    照射される光を光電変換する光電変換部が形成される半導体基板の受光面側から、複数の前記光電変換部どうしの間に設けられるトレンチ部を彫り込むことと、
    前記トレンチ部の一部分において、前記トレンチ部の間隔が広がるように前記トレンチ部の側面に対して傾斜する傾斜面を少なくとも設けた突起部を形成することと
    を含み、
    前記突起部は、前記半導体基板を構成する結晶の所定の面方位に沿った前記傾斜面により構成される
    製造方法。
  9. 照射される光を光電変換する光電変換部が形成される半導体基板と、
    前記半導体基板の受光面側から、複数の前記光電変換部どうしの間に設けられたトレンチ部と、
    前記トレンチ部の一部分において、前記トレンチ部の間隔が広がるように前記トレンチ部の側面に対して傾斜する傾斜面を少なくとも設けた突起部と
    を有する撮像素子を備え、
    前記突起部は、前記半導体基板を構成する結晶の所定の面方位に沿った前記傾斜面により構成される
    電子機器。
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